KR100734253B1 - 반도체 메모리장치의 내부전압 발생회로 및 내부전압발생방법 - Google Patents

반도체 메모리장치의 내부전압 발생회로 및 내부전압발생방법 Download PDF

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Abstract

High VCC 마진을 감소시키지 않으면서 안정된 Low VCC 마진을 확보할 수 있는 반도체 메모리장치의 내부전압 발생회로 및 내부전압 발생방법이 개시된다. 본 발명에 따른 내부전압 발생회로는, 구동신호에 응답하여 외부전압을 소오스로 하여 내부전압을 구동하는 드라이버, 제어신호의 비활성화 동안에는 내부전압을 선택하여 출력하고 제어신호의 활성화 동안에는 소정의 구동전압을 선택하여 출력하는 선택기, 선택기의 출력신호와 제1기준전압을 비교하여 그 결과에 따라 구동신호를 발생하는 제1비교기, 및 외부전압과 제2기준전압을 비교하여 외부전압이 제2기준전압보다 높을 때에는 제어신호를 비활성화시키고 외부전압이 제2기준전압보다 낮을 때에는 제어신호를 활성화시키는 제어회로를 구비하는 것을 특징으로 한다. 여기에서 구동전압의 레벨은 내부전압의 레벨보다 높다.

Description

반도체 메모리장치의 내부전압 발생회로 및 내부전압 발생방법{Internal voltage generator of semiconductor memory device and internal voltage generating method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 도면의 간단한 설명이 제공된다.
도 1은 종래의 내부전압 발생회로의 회로도이다.
도 2는 본 발명의 제1실시예에 따른 내부전압 발생회로의 회로도이다.
도 3은 본 발명의 제2실시예에 따른 내부전압 발생회로의 회로도이다.
도 4는 본 발명의 제3실시예에 따른 내부전압 발생회로의 회로도이다.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치의 내부전압 발생회로에 관한 것이다.
일반적으로 반도체 메모리장치는 내부전압 발생회로를 구비하며 내부전압 발생회로는 반도체 메모리장치의 외부에서 인가되는 외부전압을 수신하여 외부전압보다 낮은 레벨을 갖는 내부전압을 발생한다. 내부전압 발생회로에서 발생되는 내부 전압은 메모리셀 어레이의 전원전압으로 사용된다. 이와 같이 외부전압보다 낮은 내부전압을 메모리셀 어레이의 전원전압으로 사용하는 이유는 전력소모를 줄이고 또한 잡음에 둔감하고 안정적인 AC 특성을 얻기 위해서이다.
내부전압 발생회로는 스탠바이 모드때에는 약하게 내부전압을 구동하는 반면에 액티브 명령이 외부에서 입력되면 즉 액티브 모드때에는 스탠바이 모드때보다 강하게 내부전압을 구동한다. 액티브 모드때 내부전압을 강하게 구동하는 이유는, 액티브 동작시 비트라인 센싱에 의해 내부전압에 딥(Dip) 현상이 발생되며 이러한 딥을 보상하기 위해서이다.
도 1은 종래의 내부전압 발생회로의 회로도이다.
도 1을 참조하면, 종래의 내부전압 발생회로는, 구동신호(DR)에 응답하여 외부전압(EVC)을 소오스로 하여 내부전압(VCCA)을 구동하는 피모스 드라이버(11), 제어신호(CNT)의 활성화에 응답하여 내부전압(VCCA)과 기준전압(VREF1)을 비교하여 그 결과에 따라 구동신호(DR)를 발생하는 비교기(13), 및 반도체 메모리장치의 액티브 구간동안에 활성화되는 신호(BSENSE)에 응답하여 펄스신호를 제어신호(CNT)로서 발생하는 펄스 발생기(15)를 구비한다.
그런데 도 1에 도시된 종래의 내부전압 발생회로는 액티브 구간동안에 외부전압(EVC)의 레벨에 관계없이 계속 구동신호(DR)에 의해 피모스 드라이버(11)가 구동된다. 이에 따라 외부전압(EVC)이 낮은 상태, 즉 Low VCC에서는 마진이 충분하게 안정되는 반면에 외부전압(EVC)이 높은 상태, 즉 High VCC에서는 내부전압(VCCA)이 지나치게 구동(Over drive)되어 High VCC 마진이 감소되는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, High VCC 마진을 감소시키지 않으면서 안정된 Low VCC 마진을 확보할 수 있는 반도체 메모리장치의 내부전압 발생회로를 제공하는 데 있다.
또한 본 발명이 이루고자하는 다른 기술적 과제는, High VCC 마진을 감소시키지 않으면서 안정된 Low VCC 마진을 확보할 수 있는 반도체 메모리장치의 내부전압 발생방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 내부전압 발생회로는, 외부에서 인가되는 외부전압보다 낮은 레벨을 갖는 내부전압을 생성하는 반도체 메모리장치의 내부전압 발생회로에 있어서, 구동신호에 응답하여 상기 외부전압을 소오스로 하여 상기 내부전압을 구동하는 드라이버, 제어신호의 비활성화 동안에는 상기 내부전압을 선택하여 출력하고 상기 제어신호의 활성화 동안에는 소정의 구동전압을 선택하여 출력하는 선택기, 상기 선택기의 출력신호와 제1기준전압을 비교하여 그 결과에 따라 상기 구동신호를 발생하는 제1비교기, 및 상기 외부전압과 제2기준전압을 비교하여 상기 외부전압이 상기 제2기준전압보다 높을 때에는 상기 제어신호를 비활성화시키고 상기 외부전압이 상기 제2기준전압보다 낮을 때에는 상기 제어신호를 활성화시키는 제어회로를 구비하는 것을 특징으로 한다.
상기 구동전압의 레벨은 상기 내부전압의 레벨보다 높다.
바람직한 실시예에 따르면 상기 드라이버는, 소오스에 상기 외부전압이 인가 되고 게이트에 상기 구동신호가 인가되며 드레인으로부터 상기 내부전압이 출력되는 피모스 트랜지스터를 구비한다.
바람직한 실시예에 따르면 상기 제어회로는, 상기 외부전압과 상기 제2기준전압을 비교하는 제2비교기, 및 상기 반도체 메모리장치의 액티브 구간동안에, 상기 제2비교기의 출력에 응답하여 상기 외부전압이 상기 제2기준전압보다 낮을 때에만 활성화되는 펄스신호를 상기 제어신호로서 발생하는 펄스 발생기를 구비한다.
바람직한 실시예에 따르면 상기 내부전압 발생회로는 상기 반도체 메모리장치의 액티브 구간동안에 활성화되는 펄스신호를 발생하는 펄스 발생기를 더 구비하고, 상기 제1비교기는 상기 펄스신호에 의해 제어된다.
바람직한 다른 실시예에 따르면 상기 내부전압 발생회로는, 상기 반도체 메모리장치의 액티브 구간동안에 활성화되는 펄스신호를 발생하는 펄스 발생기, 및 상기 제어신호 및 상기 펄스신호를 논리합하여 출력하는 논리합 회로를 더 구비하고, 상기 제1비교기는 상기 논리합 회로의 출력신호에 의해 제어된다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 내부전압 발생방법은, 외부에서 인가되는 외부전압보다 낮은 레벨을 갖는 내부전압을 발생하는 반도체 메모리장치의 내부전압 발생방법에 있어서, (a) 상기 외부전압과 제1기준전압을 비교하여 상기 외부전압이 상기 제1기준전압보다 높을 때에는 제어신호를 비활성화시키고 상기 외부전압이 상기 제1기준전압보다 낮을 때에는 상기 제어신호를 활성화시키는 단계, (b) 상기 제어신호의 비활성화 동안에는 상기 내부전압을 선택하고 상기 제어신호의 활성화 동안에는 소정의 구동전압을 선택하는 단계, (c) 상기 (b)단계에서 선택된 전압과 제2기준전압을 비교하여 그 결과에 따라 구동신호를 발생하는 단계, 및 (d) 상기 구동신호에 응답하여 상기 외부전압을 소오스로 하여 상기 내부전압을 구동하는 단계를 구비하는 것을 특징으로 한다.
상기 구동전압의 레벨은 상기 내부전압의 레벨보다 높다.
바람직한 실시예에 따르면, 상기 (a)단계는, 상기 외부전압과 상기 제1기준전압을 비교하는 단계, 및 상기 반도체 메모리장치의 액티브 구간동안에, 상기 외부전압이 상기 제1기준전압보다 낮을 때에만 활성화되는 펄스신호를 상기 제어신호로서 발생하는 단계를 구비한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제1실시예에 따른 내부전압 발생회로의 회로도이다.
도 2를 참조하면, 본 발명의 제1실시예에 따른 내부전압 발생회로는, 드라이버(21), 선택기(22), 제1비교기(23), 제어회로(24), 및 펄스 발생기(25)를 구비하며, 본 발명에 따른 내부전압 발생방법에 따라 동작된다.
드라이버(21)는 구동신호(DR)에 응답하여 반도체 메모리장치의 외부에서 인가되는 외부전압(EVC)을 소오스로 하여 내부전압(VCCA)을 구동한다. 드라이버(21) 는 소오스에 외부전압(EVC)이 인가되고 게이트에 구동신호(DR)가 인가되며 드레인으로부터 내부전압(VCCA)이 출력되는 피모스 트랜지스터로 구성된다.
선택기(22)는 멀티플렉서로 구성되며 제어신호(CNT)의 비활성화 동안에는 내부전압(VCCA)을 선택하여 출력하고 제어신호(CNT)의 활성화 동안에는 소정의 구동전압(VBL)을 선택하여 출력한다. 구동전압(VBL)은 내부전압(VCCA)보다 높은 전압 레벨을 갖는다. 제1비교기(23)는 펄스 발생기(25)의 출력신호의 활성화동안에 선택기(22)의 출력신호와 기준전압(VREF1)을 비교하여 그 결과에 따라 구동신호(DR)를 발생한다.
제어회로(24)는 외부전압(EVC)과 또 다른 기준전압(VREF2)을 비교하여 외부전압(EVC)이 기준전압(VREF2)보다 높을 때에는 제어신호(CNT)를 비활성화시키고 외부전압(EVC)이 기준전압(VREF2)보다 낮을 때에는 제어신호(CNT)를 활성화시킨다. 제어회로(24)는 제2비교기(24a) 및 펄스 발생기(24b)를 포함하여 구성된다. 제2비교기(24a)는 외부전압(EVC)과 기준전압(VREF2)을 비교하고, 펄스 발생기(24b)는 반도체 메모리장치의 액티브 구간동안에 즉 신호(BSENSE)의 활성화 동안에 제2비교기(24a)의 출력에 응답하여 외부전압(EVC)이 기준전압(VREF2)보다 낮을 때에만 활성화되는 펄스신호를 제어신호(CNT)로서 발생한다.
펄스 발생기(25)는 반도체 메모리장치의 액티브 구간동안에 즉 신호(BSENSE)의 활성화 동안에 활성화되는 펄스신호를 발생하고 이 펄스신호에 의해 제1비교기(23)가 제어된다.
이상과 같은 구성요소들로 구성되는 본 발명에 따른 내부전압 발생회로의 동 작을 좀더 설명하겠다.
드라이버(21)는 외부전압(EVC)이 낮을 때에는 내부전압(VCCA)에 대한 구동능력이 감소되고 외부전압(EVC)이 높을 때에는 내부전압(VCCA)에 대한 구동능력이 증가된다. 따라서 본 발명에 따른 내부전압 발생회로에서는 외부전압(EVC)이 소정의 기준전압(VREF2)보다 낮을 때에는 제어회로(24)에 의해 제어신호(CNT)가 활성화되고, 이에 따라 선택기(22)가 내부전압(VCCA)보다 높은 전압 레벨을 갖는 구동전압(VBL)을 선택하여 제1비교기(23)로 출력한다.
그 결과 제1비교기(23)의 출력 즉 구동신호(DR)는 도 1에 도시된 종래기술에 비하여 빠른 속도로 로우 레벨로 떨어지고 또한 더 낮은 레벨로 떨어진다. 따라서 외부전압(EVC)이 기준전압(VREF2)보다 낮을 때에는 즉 Low VCC에서는 드라이버(21)의 구동능력이 향상되어 결국 내부전압(VCCA)에 대한 구동능력이 감소되는 것을 방지한다. 즉 내부전압(VCCA)가 지나치게 낮아지는 것이 방지된다.
한편 외부전압(EVC)이 소정의 기준전압(VREF2)보다 높을 때에는 제어회로(24)에 의해 제어신호(CNT)가 비활성화되고, 이에 따라 선택기(22)는 내부전압(VCCA)을 선택하여 제1비교기(23)로 출력한다.
그 결과 제1비교기(23)의 출력 즉 구동신호(DR)는 상술한 경우에 비하여 다소 느린 속도로 로우 레벨로 떨어지고 또한 로우 레벨도 다소 높은 값을 갖는다. 따라서 외부전압(EVC)이 기준전압(VREF2)보다 높을 때에는 즉 High VCC에서는 드라이버(21)의 구동능력이 지나치게 커져서 내부전압(VCCA)이 필요이상으로 높아지는 것이 방지된다.
결국 상술한 본 발명에 따른 내부전압 발생회로는 High VCC 마진을 감소시키지 않으면서 안정된 Low VCC 마진을 확보할 수 있는 장점이 있다.
도 3은 본 발명의 제2실시예에 따른 내부전압 발생회로의 회로도이다.
도 3을 참조하면, 본 발명의 제2실시예에 따른 내부전압 발생회로는 논리합 회로(36)를 더 구비하는 것만이 도 2에 도시된 제1실시예와 다르며 나머지는 제1실시예와 동일하다.
논리합 회로(36)는 제어회로(24)에서 발생되는 제어신호(CNT) 및 펄스 발생기(25)에서 발생되는 펄스신호를 논리합하여 출력하고, 제1비교기(23)는 논리합 회로(36)의 출력신호에 의해 제어된다.
도 4는 본 발명의 제3실시예에 따른 내부전압 발생회로의 회로도이다.
도 4를 참조하면, 본 발명의 제3실시예에 따른 내부전압 발생회로는 제어회로(44)의 구성이 도 3에 도시된 제2실시예와 다르며 나머지는 제2실시예와 동일하다.
제어회로(44)는 제어신호(CNT)에 응답하여 외부전압(EVC)과 기준전압(VREF2)을 비교하는 비교기(44a) 및 반도체 메모리장치의 액티브 구간동안에 즉 신호(BSENSE)의 활성화 동안에 비교기(44a)의 출력에 응답하여 외부전압(EVC)이 기준전압(VREF2)보다 낮을 때에만 활성화되는 펄스신호를 제어신호(CNT)로서 발생하는 펄스 발생기(44b)를 구비한다.
상기 도 3에 도시된 제2실시예에 따른 내부전압 발생회로와 도 4에 도시된 제3실시예에 따른 내부전압 발생회로의 동작은 도 2에 도시된 제1실시예에 따른 내 부전압 발생회로의 동작과 거의 유사하므로 여기에서 상세한 설명은 생략된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 내부전압 발생회로 및 내부전압 발생방법은 High VCC 마진을 감소시키지 않으면서 안정된 Low VCC 마진을 확보할 수 있는 장점이 있다.

Claims (10)

  1. 외부에서 인가되는 외부전압보다 낮은 레벨을 갖는 내부전압을 생성하는 반도체 메모리장치의 내부전압 발생회로에 있어서,
    구동신호에 응답하여 상기 외부전압을 소오스로 하여 상기 내부전압을 구동하는 드라이버;
    제어신호의 비활성화 동안에는 상기 내부전압을 선택하여 출력하고 상기 제어신호의 활성화 동안에는 소정의 구동전압을 선택하여 출력하는 선택기;
    상기 선택기의 출력신호와 제1기준전압을 비교하여 그 결과에 따라 상기 구동신호를 발생하는 제1비교기; 및
    상기 외부전압과 제2기준전압을 비교하여 상기 외부전압이 상기 제2기준전압보다 높을 때에는 상기 제어신호를 비활성화시키고 상기 외부전압이 상기 제2기준전압보다 낮을 때에는 상기 제어신호를 활성화시키는 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.
  2. 제1항에 있어서, 상기 구동전압의 레벨은 상기 내부전압의 레벨보다 높은 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.
  3. 제1항에 있어서, 상기 드라이버는,
    소오스에 상기 외부전압이 인가되고 게이트에 상기 구동신호가 인가되며 드레인으로부터 상기 내부전압이 출력되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.
  4. 제1항에 있어서, 상기 제어회로는,
    상기 외부전압과 상기 제2기준전압을 비교하는 제2비교기; 및
    상기 반도체 메모리장치의 액티브 구간동안에, 상기 제2비교기의 출력에 응답하여 상기 외부전압이 상기 제2기준전압보다 낮을 때에만 활성화되는 펄스신호를 상기 제어신호로서 발생하는 펄스 발생기를 구비하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.
  5. 제1항에 있어서, 상기 내부전압 발생회로는,
    상기 반도체 메모리장치의 액티브 구간동안에 활성화되는 펄스신호를 발생하는 펄스 발생기를 더 구비하고,
    상기 제1비교기는 상기 펄스신호에 의해 제어되는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.
  6. 제1항에 있어서, 상기 내부전압 발생회로는,
    상기 반도체 메모리장치의 액티브 구간동안에 활성화되는 펄스신호를 발생하는 펄스 발생기; 및
    상기 제어신호 및 상기 펄스신호를 논리합하여 출력하는 논리합 회로를 더 구비하고,
    상기 제1비교기는 상기 논리합 회로의 출력신호에 의해 제어되는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.
  7. 제1항에 있어서, 상기 제어회로는,
    상기 제어신호에 응답하여 상기 외부전압과 상기 제2기준전압을 비교하는 제2비교기; 및
    상기 반도체 메모리장치의 액티브 구간동안에, 상기 제2비교기의 출력에 응답하여 상기 외부전압이 상기 제2기준전압보다 낮을 때에만 활성화되는 펄스신호를 상기 제어신호로서 발생하는 펄스 발생기를 구비하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.
  8. 외부에서 인가되는 외부전압보다 낮은 레벨을 갖는 내부전압을 발생하는 반도체 메모리장치의 내부전압 발생방법에 있어서,
    (a) 상기 외부전압과 제1기준전압을 비교하여 상기 외부전압이 상기 제1기준전압보다 높을 때에는 제어신호를 비활성화시키고 상기 외부전압이 상기 제1기준전압보다 낮을 때에는 상기 제어신호를 활성화시키는 단계;
    (b) 상기 제어신호의 비활성화 동안에는 상기 내부전압을 선택하고 상기 제어신호의 활성화 동안에는 소정의 구동전압을 선택하는 단계;
    (c) 상기 (b)단계에서 선택된 전압과 제2기준전압을 비교하여 그 결과에 따라 구동신호를 발생하는 단계; 및
    (d) 상기 구동신호에 응답하여 상기 외부전압을 소오스로 하여 상기 내부전압을 구동하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생방법.
  9. 제8항에 있어서, 상기 구동전압의 레벨은 상기 내부전압의 레벨보다 높은 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생방법.
  10. 제8항에 있어서, 상기 (a)단계는,
    (a1) 상기 외부전압과 상기 제1기준전압을 비교하는 단계; 및
    (a2) 상기 반도체 메모리장치의 액티브 구간동안에, 상기 외부전압이 상기 제1기준전압보다 낮을 때에만 활성화되는 펄스신호를 상기 제어신호로서 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생방법.
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KR20020053749A (ko) * 2000-12-27 2002-07-05 무라타 야스타카 티탄산바륨 분말 및 그 제조방법

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