JP2022012642A - パワーダウン検出回路および半導体記憶装置 - Google Patents

パワーダウン検出回路および半導体記憶装置 Download PDF

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Abstract

【課題】 供給電圧の低下をより正確に検出することができるパワーダウン検出回路を提供する。【解決手段】 本発明のパワーダウン検出回路１８０は、基準電圧ＶＲＥＦを生成するＢＧＲ回路２００と、供給電圧ＶＣＣに基づき第１の内部電圧ＶＣＣ＿ＤＩＶ１、第２の内部電圧ＶＣＣ＿ＤＩＶ２を生成する抵抗分割回路２１０と、ＶＣＣ＿ＤＩＶ１＜ＶＲＥＦを検出したときリセット信号ＰＤＤＲＳＴを出力する第１のコンパレータ２２０Ａと、ＶＣＣ＿ＤＩＶ２＜ＶＲＥＦを検出したとき切替信号ＳＥＬを出力する第２のコンパレータ２２０Ｂと、供給電圧ＶＣＣに基づき昇圧された電圧ＶＸＸを生成するチャージポンプ回路２３０と、切替信号ＳＥＬに基づきＢＧＲ回路２００に供給する動作電圧を供給電圧ＶＣＣまたは昇圧された電圧ＶＸＸに切替える切替回路２４０とを有する。【選択図】 図５

Description

本発明は、フラッシュメモリ等の半導体記憶装置に関し、特に、供給電圧の降下の検出（パワーダウン検出）に関する。
ＮＡＮＤ型フラッシュメモリは、読出し、プログラム、消去等のための電圧の設定やユーザーのオプションなどの設定情報を格納するためフューズセルを使用している。フューズセルは、例えば、メモリセルアレイ内のユーザーによってアクセスすることができない記憶領域に設定される。フラッシュメモリの電源投入時、パワーアップ動作としてフューズセルから設定情報が読み出され、これが内部レジスタにロードされ、パワーアップ動作終了後、コントローラは、内部レジスタに保持された設定情報に基づき各動作を制御する（特許文献１）。
特許第６４９４１３９号公報
フラッシュメモリは、ノイズやピーク消費電流等によって引き起こされる供給電圧ＶＣＣの降下を検出するためにパワーダウン検出回路を備えている。パワーダウン検出回路の目的は、低い供給電圧ＶＣＣレベルによって生じ得る予測されない異常な動作（例えば、プログラム動作や消去動作）を防止することである。ＣＭＯＳ回路や他の内部回路は、正確に動作するための供給電圧ＶＣＣのレンジを有している。例えば、供給電圧ＶＣＣが１．８Ｖの製品であれば、正確に動作するレンジは１．６～２．０Ｖである。しかし、供給電圧ＶＣＣがこのレンジを下回ると、回路は、正確な動作を保証することができない。特に、供給電圧ＶＣＣがＮＭＯＳのしきい値＋ＰＭＯＳのしきい値よりも小さくなると、ＣＭＯＳ回路は、正確に動作することができない。これは、フラッシュメモリがあらゆる動作を保証することができないことを意味する。
一方、フラッシュメモリは、パワーオンの検出も行う必要がある。それ故、パワーダウン検出レベルは、次のような関係を満足しなければならない。
ＶＬＬＯＧＩＣ＜ＶＰＤＤ＜ＶＰＯＤ＜正確に動作するＶＣＣレンジ
ＶＬＬＯＧＩＣ：内部論理回路を正確に動作させるための供給電圧ＶＣＣの限界
ＶＰＤＤ：パワーダウン検出レベル
ＶＰＯＤ：パワーオン検出レベル
このような関係式の要求から、フラッシュメモリは、パワーダウン検出レベルのプロセス／温度の変動を最小限に抑制する必要がある。
図１は、従来のパワーダウン検出回路の構成を示す図である。パワーダウン検出回路１０は、供給電圧ＶＣＣに基づき基準電圧ＶＲＥＦを生成するＢＧＲ（Band Gap Reference）回路２０と、供給電圧ＶＣＣを抵抗分割して内部電圧ＶＣＣ＿ＤＩＶをノードＮに生成する抵抗分割回路３０と、基準電圧ＶＲＥＦと内部電圧ＶＣＣ＿ＤＩＶとを比較し、ＶＣＣ＿ＤＩＶ＜ＶＲＥＦを検出したときＨレベルからＬレベルに遷移するリセット信号ＰＤＤＲＳＴを出力するコンパレータ４０とを含む。
ＢＧＲ回路２０は、供給電圧ＶＣＣの変動や動作温度に依存しない基準電圧ＶＲＥＦを生成し、これによりパワーダウン検出レベルの変動を抑制している。供給電圧ＶＣＣがパワーダウン検出レベルに降下したとき、コンパレータ４０がＶＣＣ＿ＤＩＶ＜ＶＲＥＦを検出し、Ｌレベルのリセット信号ＰＤＤＲＳＴが出力される。リセット信号ＰＤＤＲＳＴは、ＣＰＵやロジック回路等の内部回路に出力され、内部回路は、リセット信号ＰＤＤＲＳＴに応答してパワーダウン動作を実行し、例えば、チャージポンプ回路の動作を停止したり、ＣＰＵやロジック等をリセットする。
図２は、パワーダウン検出回路１０の理想的な動作波形の例示である。例えば、供給電圧ＶＣＣが１．８Ｖ、ＢＧＲ回路２０の基準電圧ＶＲＥＦが１．２Ｖ、パワーダウン検出レベルが１．３Ｖとする。時刻ｔ１で供給電圧ＶＣＣが降下すると、それに応じて内部電圧ＶＣＣ＿ＤＩＶが降下する。時刻ｔ２で供給電圧ＶＣＣが１．３Ｖに降下したとき、内部電圧ＶＣＣ＿ＤＩＶと基準電圧ＶＲＥＦとが交差し、つまり、コンパレータ４０がＶＣＣ＿ＤＩＶ＜ＶＲＥＦを検出し、Ｌレベルのリセット信号ＰＤＤＲＳＴが出力される。
ＢＧＲ回路２０は、供給電圧ＶＣＣの低下が大きくなると、期待通りの基準電圧ＶＲＥＦよりも低い電圧を生成する可能性がある。例えば、基準電圧ＶＲＥＦが１．２Ｖを生成するように設計されているとき、供給電圧ＶＣＣが１．３Ｖ程度まで降下すると、基準電圧ＶＲＥＦが１．２Ｖよりも低くなることがある。そうすると、供給電圧ＶＣＣがパワーダウン検出レベルまで降下しても、コンパレータ４０は、ＶＣＣ＿ＤＩＶ＜ＶＲＥＦを検出することができず、リセットを適切に行えないといった事態が生じてしまう。
この様子を図３に示す。時刻ｔ１で、供給電圧ＶＣＣが降下し、それに応じて内部電圧ＶＣＣ＿ＤＩＶが降下する。時刻ｔ２で、供給電圧ＶＣＣがパワーダウン検出レベルまで降下する。時刻ｔ２より前の時刻ｔ１Ａで、ＢＧＲ回路２０の動作が不安定になると、基準電圧ＶＲＥＦが低下し、時刻ｔ２で、基準電圧ＶＲＥＦが内部電圧ＶＣＣ＿ＤＩＶと交差せず、コンパレータ４０は、内部電圧ＶＣＣ＿ＤＩＶを検出することができない。その結果、供給電圧ＶＣＣのパワーダウンを正確に検出することができなくなってしまう。
本発明は、このような従来の課題を解決するものであり、供給電圧の低下をより正確に検出することができるパワーダウン検出回路および半導体記憶装置を提供することを目的とする。
本発明に係るパワーダウン検出回路は、基準電圧を生成する基準電圧生成回路と、供給電圧に基づき第１の内部電圧および当該第１の内部電圧よりも低い第２の内部電圧を生成する内部電圧生成回路と、前記第１の内部電圧が前記基準電圧より低下したことを検出したときパワーダウンリセット信号を出力する第１の検出回路と、前記第２の内部電圧が前記基準電圧より低下したことを検出したとき切替信号を出力する第２の検出回路と、前記供給電圧に基づき昇圧された電圧を生成する昇圧回路と、前記切替信号に基づき前記供給電圧または前記昇圧回路の電圧を前記基準電圧生成回路に供給する切替手段とを有する。
ある実施態様では、前記切替手段は、前記第２の検出回路により前記第２の内部電圧が前記基準電圧より低下したことが検出されたとき、前記昇圧回路の電圧を前記基準電圧生成回路に供給する。ある実施態様では、前記第１の内部電圧は、パワーダウン検出レベルを規定し、前記第２の内部電圧は、前記基準電圧生成回路に関する前記供給電圧から前記昇圧回路の電圧の切替検出レベルを規定する。ある実施態様では、前記切替手段は、前記昇圧回路の電圧から一定の電圧を生成するレギュレータと、当該レギュレータで生成された電圧と前記供給電圧とを受け取り、前記切替信号に基づき前記一定の電圧または前記供給電圧のいずれかを前記基準電圧生成回路に供給するスイッチ回路とを含む。ある実施態様では、前記内部電圧生成回路および前記別の内部電圧生成回路は、抵抗分割回路を含む。ある実施態様では、前記基準電圧生成回路は、ＢＧＲ回路を含む。ある実施態様では、前記第１の検出回路は、前記第１の内部電圧と前記基準電圧とを比較する第１のコンパレータを含み、前記第２の検出回路は、前記第２の内部電圧と前記基準電圧とを比較する第２のコンパレータを含む。
本発明に係る半導体記憶装置は、上記記載のパワーダウン検出回路と、前記パワーダウン検出回路の前記第１の検出回路の検出結果に応答してパワーダウン動作を実行する実行手段とを含む。
ある実施態様では、前記パワーダウン動作は、内部回路のリセットを含む。ある実施態様では、前記昇圧回路は、ＮＡＮＤ型メモリセルアレイの読出し、プログラムまたは消去を行うときに動作するチャージポンプ回路である。ある実施態様では、前記パワーダウン検出回路は、読出し、プログラムまたは消去動作のビジー期間中に動作する。
本発明によれば、供給電圧がパワーダウン検出レベルまで降下する前に、基準電圧生成回路に供給される電圧を供給電圧から昇圧回路の電圧に切替えることで基準電圧生成回路の動作を一定期間安定化させ、その間、基準電圧が低下するのを抑制し、これにより供給電圧がパワーダウン検出レベルに降下したことを正確に検出することができる。
従来のパワーダウン検出回路の構成を示す図である。 図１に示すパワーダウン検出回路の理想的な動作波形を示す図である。 図１に示すパワーダウン検出回路のＢＧＲ回路の基準電圧が低下したときの動作波形を示す図である。 本発明の実施例に係るフラッシュメモリの内部構成を示すブロック図である。 本発明の実施例に係るパワーダウン検出回路の構成を示す図である。 本発明の実施例に係るパワーダウン検出回路の動作波形を示す図である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の半導体記憶装置は、好ましい態様では、ＮＡＮＤ型やＮＯＲ型のフラッシュメモリ、抵抗変化型メモリ、磁気変化型メモリ等の不揮発性メモリ、あるいはこのような不揮発性メモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。以下の説明では、ＮＡＮＤ型のフラッシュメモリを例示する。
本発明の実施例に係るＮＡＮＤ型フラッシュメモリの概略構成を図４に示す。本実施例のフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリセルアレイ１１０と、外部入出力端子Ｉ／Ｏに接続された入出力バッファ１２０と、入出力バッファ１２０からアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０からコマンドデータ等を受け取り、各部を制御するコントローラ１４０と、アドレスレジスタ１３０からの行アドレス情報Ａｘのデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページにプログラムすべきデータを保持するページバッファ／センス回路１６０と、アドレスレジスタ１３０からの列アドレス情報Ａｙのデコード結果に基づき列等を選択する列選択回路１７０と、電源端子に供給される供給電圧ＶＣＣがパワーダウン検出レベルに降下したことを検出したときリセット信号ＰＤＤＲＳＴを出力するパワーダウン検出回路１８０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。
メモリセルアレイ１１０は、列方向に配置されたｍ個のブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのブロックには、複数のＮＡＮＤストリングが形成され、１つのＮＡＮＤストリングは、複数のメモリセル(例えば、６４個)と、ビット線側選択トランジスタと、ソース線側選択トランジスタとを直列に接続して構成される。ビット線側選択トランジスタのドレインは、対応する１つのビット線に接続され、ソース線側選択トランジスタのソースは、共通のソース線に接続される。ＮＡＮＤストリングは、基板表面上に２次元的に形成されてもよいし、基板表面上に３次元的に形成されてもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するタイプであってもよい。
読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタおよびソース線側選択トランジスタを導通させ、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択ワード線に高電圧のプログラム電圧Vpgm（１５～２０Ｖ）を印加し、非選択ワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加する。
パワーダウン検出回路１８０は、供給電圧ＶＣＣがパワーダウン検出レベルに降下したことを検出すると、ＨレベルからＬレベルに遷移したリセット信号ＰＤＤＲＳＴをコントローラ１４０や他の内部回路に出力する。コントローラ１４０は、リセット信号ＰＤＤＲＳＴに応答してＲＯＭ／ＲＡＭから読み出されたコードに従いパワーダウン動作を実行する。パワーダウン動作では、例えば、コントローラ１４０を含む内部回路のリセットや、内部電圧発生回路１９０に含まれるチャージポンプ回路の停止等が行われる。
図５に、パワーダウン検出回路１８０の内部構成を示す。パワーダウン検出回路１８０は、供給電圧ＶＣＣの変動や温度依存性の少ない基準電圧ＶＲＥＦを生成するＢＧＲ回路２００と、供給電圧ＶＣＣに基づきノードＮ１に第１の内部電圧ＶＣＣ＿ＤＩＶ１を生成し、かつノードＮ２に第１の内部電圧ＶＣＣ＿ＤＩＶ１よりも低い第２の内部電圧ＶＣＣ＿ＤＩＶ２を生成する抵抗分割回路２１０と、基準電圧ＶＲＥＦと第１の内部電圧ＶＣＣ＿ＤＩＶ１とを比較し、ＶＲＥＦ＞ＶＣＣ＿ＤＩＶ１を検出したときＬレベルのリセット信号ＰＤＤＲＳＴを出力する第１のコンパレータ２２０Ａと、基準電圧ＶＲＥＦと第２の内部電圧ＶＣＣ＿ＤＩＶ２とを比較し、ＶＲＥＦ＞ＶＣＣ＿ＤＩＶ２を検出したときＨレベルからＬレベルに遷移する切替信号ＳＥＬを出力する第２のコンパレータ２２０Ｂと、供給電圧ＶＣＣに基づき出力ノードＮ３に昇圧した電圧ＶＸＸを生成するチャージポンプ回路２３０と、切替信号ＳＥＬに基づきチャージポンプ２３０で生成された電圧ＶＸＸまたは供給電圧ＶＣＣをＢＧＲ回路３０に供給する切替回路２４０とを含む。
抵抗分割回路２１０は、第１の内部電圧ＶＣＣ＿ＤＩＶ１と第２の内部電圧ＶＣＣ＿ＤＩＶ２を生成するが、第１の内部電圧ＶＣＣ＿ＤＩＶ１は、図１に示す内部電圧ＶＣＣ＿ＤＩＶと同じものであり、パワーダウン検出レベルを設定する電圧である。第２の内部電圧ＶＣＣ＿ＤＩＶ２は、供給電圧ＶＣＣがパワーダウン検出レベルに降下するよりも前に供給電圧ＶＣＣが一定レベルまで降下したことを検出するための電圧であり、後述するように、ＢＧＲ回路２００への電力供給を切替えるための切替検出レベルを設定する電圧である。第１および第２の内部電圧は、ＶＣＣ＿ＤＩＶ２＜ＶＣＣ＿ＤＩＶ１の関係にある。
ある実施態様では、チャージポンプ回路２３０は、内部電圧発生回路１９０に含まれ、フラッシュメモリ１００がビジー状態（スタンバイ状態でないとき）のときに動作する。チャージポンプ回路２３０は、供給電圧ＶＣＣから種々の昇圧した電圧ＶＸＸを生成する。例えば、供給ＶＣＣが１．８Ｖであるとき、読出しパス電圧（例えば、６Ｖ）、プログラム電圧（例えば、１６Ｖ～）、消去電圧（例えば、２０Ｖ～）などを生成する。他の実施態様では、チャージポンプ回路２３０は、内部電圧発生回路１９０とは別に、パワーダウン検出回路１８０に専用に設けられたものであってもよい。この場合、チャージポンプ回路２３０は、フラッシュメモリ１００のビジー状態か否かにかかわらず常時動作することが可能である。
切替回路２４０は、ＶＣＣ＿ＢＧＲレギュレータ２４２とＶＣＣ＿ＢＧＲスイッチ回路２４４とを含む。レギュレータ２４２は、チャージポンプ回路２３０のノードＮ３に接続され、ノードＮ３を介して供給された電圧ＶＸＸからＢＧＲ回路２００に供給するための電圧ＶＣＣ＿ＢＧＲを生成する。電圧ＶＣＣ＿ＢＧＲは、供給電圧ＶＣＣに概ね等しいか、あるいはそれよりも低い電圧（但し、ＢＧＲ回路が正常に基準電圧ＶＲＥＦを生成することができる電圧）である。レギュレータ２４２の回路構成は特に限定されないが、例えば、抵抗分割回路やコンパレータ等から構成することができる。
スイッチ回路２４４は、レギュレータ２４２により生成された電圧ＶＣＣ＿ＢＧＲと供給電圧ＶＣＣとを受け取り、第２のコンパレータ２２０Ｂの切替信号ＳＥＬに応答して電圧ＶＣＣ＿ＢＧＲまたは供給電圧ＶＣＣのいずれかをＢＧＲ回路２００に供給する。具体的には、スイッチ回路２４４は、切替信号ＳＥＬがＨレベルのとき、供給電圧ＶＣＣをＢＧＲ回路２００に供給し、切替信号ＳＥＬがＬレベルのとき、電圧ＶＣＣ＿ＢＧＲをＢＧＲ回路２００に供給する。
図６に、本実施例のパワーダウン検出回路の動作波形を示す。供給電圧ＶＣＣが正常のレンジであるとき、切替信号ＳＥＬはＨレベルであり、スイッチ回路２４４は、供給電圧ＶＣＣをＢＧＲ回路２００に供給する。時刻ｔ１で、供給電圧ＶＣＣが降下すると、それに応じて第１および第２の内部電圧ＶＣＣ＿ＤＩＶ１、ＶＣＣ＿ＤＩＶ２も降下する。
時刻ｔ２で、供給電圧ＶＣＣが切替検出レベルにまで降下すると、第２のコンパレータ２２０Ｂは、ＶＣＣ＿ＤＩＶ２＜ＶＲＥＦを検出し、ＨレベルからＬレベルに遷移した切替信号ＳＥＬを出力する。スイッチ回路２４４は、切替信号ＳＥＬに応答してＢＧＲ回路２００に供給する電圧を供給電圧ＶＣＣからレギュレータ２４２で生成された電圧ＶＣＣ＿ＢＧＲに切替える。
その後、供給電圧ＶＣＣがさらに降下しても（破線で示す）、レギュレータ２４２で生成された電圧ＶＣＣ＿ＢＧＲは、昇圧された電圧ＶＸＸにより即座には降下せず、一定期間、ある程度の電位を保つ。電圧ＶＣＣ＿ＢＧＲがある電位を保つことで、その間、ＢＧＲ回路２００の動作は安定し、期待された基準電圧ＶＲＥＦを生成する。
時刻ｔ３で、供給電圧ＶＣＣがパワーダウン検出レベルに降下したとき、コンパレータ２２０Ａは、ＶＣＣ＿ＤＩＶ１＜ＶＲＥＦを検出し、ＨレベルからＬレベルに遷移したリセット信号ＰＤＤＲＳＴを出力する。フラッシュメモリ１００は、リセット信号ＰＤＤＲＳＴに応答してリセット動作を実行する。
ＢＧＲ回路２００は、供給電圧ＶＣＣが正常のレンジであれば、期待された基準電圧ＶＲＥＦを生成するが、供給電圧ＶＣＣの低下が大きくなると、基準電圧ＶＲＥＦが低下するおそれがある。例えば、ＢＧＲ回路２００の基準電圧ＶＲＥＦが１．２Ｖであり、パワーダウン検出レベルが１．３Ｖに設定されている場合に、供給電圧ＶＣＣが１．３Ｖ程度まで降下すると、基準電圧ＶＲＥＦＩが１．２Ｖよりも低くなり得る。そうすると、供給電圧ＶＣＣがパワーダウン検出レベルまで降下しても、コンパレータ２２０ＡがＶＣＣ＿ＤＩＶ１＜ＶＲＥＦを検出することができなくなる。
本実施例では、供給電圧ＶＣＣがパワーダウン検出レベルに降下する前に、供給電圧ＶＣＣを昇圧した電圧ＶＸＸから生成された電圧ＶＣＣ＿ＢＧＲをＢＧＲ回路２００に供給することで、ＢＧＲ回路２００の安定した動作を一定期間保証し、その間、基準電圧ＶＲＥＦが低下するのを抑制し、供給電圧ＶＣＣがパワーダウン検出レベルに到達したことを確実に検出することを可能にする。なお、ビジー期間中、フラッシュメモリの消費電力は大きく、供給電圧ＶＣＣの降下も大きくなる。チャージポンプ回路２３０の電力の一部をパワーダウン検出回路１８０に利用したとしても、それは全体の消費電力から見れば極わずかであり特に問題はない。
上記実施例では、供給電圧ＶＣＣを昇圧する回路としてチャージポンプ回路を例示したが、昇圧回路は、それ以外の回路（例えば、昇圧型のＤＣ／ＤＣコンバータ）であってもよい。
さらに上記実施例で示す切替回路２４０の構成は一例であり、要は、切替信号ＳＥＬに基づき昇圧した電圧ＶＣＣ＿ＢＧＲまたは供給電圧ＶＣＣのいずれかＢＧＲ回路２００に供給できるような回路であればよい。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：フラッシュメモリ １１０：メモリセルアレイ
１２０：入出力バッファ １３０：アドレスレジスタ
１４０：コントローラ １５０：ワード線選択回路
１６０：ページバッファ／センス回路 １７０：列選択回路
１８０：パワーダウン検出回路 １９０：内部電圧発生回路
２００：ＢＧＲ回路
２１０：抵抗分割回路
２２０Ａ、２２０Ｂ、２４４：コンパレータ
２３０：チャージポンプ回路
２４０：切替回路
２４２：ＶＣＣ＿ＢＧＲレギュレータ
２４４：ＶＣＣ＿ＢＧＲスイッチ回路

Claims (11)

  1. 基準電圧を生成する基準電圧生成回路と、
    供給電圧に基づき第１の内部電圧および当該第１の内部電圧よりも低い第２の内部電圧を生成する内部電圧生成回路と、
    前記第１の内部電圧が前記基準電圧より低下したことを検出したときパワーダウンリセット信号を出力する第１の検出回路と、
    前記第２の内部電圧が前記基準電圧より低下したことを検出したとき切替信号を出力する第２の検出回路と、
    前記供給電圧に基づき昇圧された電圧を生成する昇圧回路と、
    前記切替信号に基づき前記供給電圧または前記昇圧回路の電圧を前記基準電圧生成回路に供給する切替手段と、
    を含むパワーダウン検出回路。
  2. 前記切替手段は、前記第２の検出回路により前記第２の内部電圧が前記基準電圧より低下したことが検出されたとき、前記昇圧回路の電圧を前記基準電圧生成回路に供給する、請求項１に記載のパワーダウン検出回路。
  3. 前記第１の内部電圧は、パワーダウン検出レベルを規定し、前記第２の内部電圧は、前記基準電圧生成回路に関する前記供給電圧から前記昇圧回路の電圧の切替検出レベルを規定する、請求項１または２に記載のパワーダウン検出回路。
  4. 前記切替手段は、前記昇圧回路の電圧から一定の電圧を生成するレギュレータと、当該レギュレータで生成された電圧と前記供給電圧とを受け取り、前記切替信号に基づき前記一定の電圧または前記供給電圧のいずれかを前記基準電圧生成回路に供給するスイッチ回路とを含む、請求項１または２に記載のパワーダウン検出回路。
  5. 前記内部電圧生成回路は、抵抗分割回路を含む、請求項１に記載のパワーダウン検出回路。
  6. 前記基準電圧生成回路は、ＢＧＲ回路を含む、請求項１に記載のパワーダウン検出回路。
  7. 前記第１の検出回路は、前記第１の内部電圧と前記基準電圧とを比較する第１のコンパレータを含み、前記第２の検出回路は、前記第２の内部電圧と前記基準電圧とを比較する第２のコンパレータを含む、請求項１に記載のパワーダウン検出回路。
  8. 請求項１ないし７いずれか１つに記載のパワーダウン検出回路と、
    前記パワーダウン検出回路の前記第１の検出回路の検出結果に応答してパワーダウン動作を実行する実行手段と、
    を含む半導体記憶装置。
  9. 前記パワーダウン動作は、内部回路のリセットを含む、請求項８に記載の半導体記憶装置。
  10. 前記昇圧回路は、ＮＡＮＤ型メモリセルアレイの読出し、プログラムまたは消去を行うときに動作するチャージポンプ回路である、請求項８に記載の半導体記憶装置。
  11. 前記パワーダウン検出回路は、読出し、プログラムまたは消去動作のビジー期間中に動作する、請求項８に記載の半導体記憶装置。
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