KR20220003957A - 파워다운 검출 회로 및 반도체 기억 장치 - Google Patents

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Abstract

[과제] 공급 전압의 저하를 보다 정확하게 검출할 수 있는 파워다운 검출 회로를 제공한다.
[해결수단] 본 발명의 파워다운 검출 회로는, 기준 전압(VREF)을 생성하는 BGR 회로와, 공급 전압(VCC)에 근거해 제1 내부 전압(VCC＿DIV1), 제2 내부 전압(VCC＿DIV2)을 생성하는 저항 분할 회로와, VCC＿DIV1＜VREF를 검출했을 때 리셋 신호(PDDRST)를 출력하는 제1 콤퍼레이터와, VCC＿DIV2＜VREF를 검출했을 때 전환 신호(SEL)를 출력하는 제2 콤퍼레이터와, 공급 전압(VCC)에 근거해 승압된 전압(VXX)을 생성하는 차지 펌프 회로와, 전환 신호(SEL)에 근거해 BGR 회로에 공급하는 동작 전압을 공급 전압(VCC) 또는 승압된 전압(VXX)으로 전환하는 전환 회로를 가진다.

Description

파워다운 검출 회로 및 반도체 기억 장치{POWER DOWN DETECTION CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 플래쉬 메모리 등의 반도체 기억 장치에 관한 것으로, 특히, 공급 전압의 강하 검출(파워다운 검출)에 관한 것이다.
플래쉬 메모리는, 노이즈나 피크 소모 전류 등에 의해 생기는 공급 전압(VCC)의 강하를 검출하기 위해 파워다운 검출 회로를 갖추고 있다. 파워다운 검출 회로의 목적은, 낮은 공급 전압(VCC) 레벨에 의해 생길 수 있는 예측되지 않는 이상 동작(예를 들면, 프로그램 동작이나 소거 동작)을 방지하는 것이다. CMOS 회로나 다른 내부 회로는, 정확하게 동작하기 위한 공급 전압(VCC)의 레인지를 가지고 있다.
한편, 플래쉬 메모리는, 파워온의 검출도 실시할 필요가 있다. 그러므로, 파워다운 검출 레벨은, 다음과 같은 관계를 만족해야 한다.
VLLOGIC ＜ VPDD ＜ VPOD ＜ 정확히 동작하는 VCC 레인지
VLLOGIC: 내부 논리회로를 정확히 동작시키기 위한 공급 전압(VCC)의 한계
VPDD：파워다운 검출 레벨
VPOD：파워온 검출 레벨
이러한 관계식의 요구로부터, 플래쉬 메모리는, 파워다운 검출 레벨의 프로세스/온도의 변동을 최소한으로 억제할 필요가 있다.
도 1은, 종래의 파워다운 검출 회로의 구성을 나타내는 도이다. 파워다운 검출 회로(10)는, 공급 전압(VCC)에 근거해 기준 전압(VREF)을 생성하는 BGR(Band Gap Reference) 회로(20)와, 공급 전압(VCC)을 저항 분할해 내부 전압(VCC＿DIV)을 노드(N)에 생성하는 저항 분할 회로(30)와, 기준 전압(VREF)과 내부 전압(VCC＿DIV)을 비교하고, VCC＿DIV＜VREF를 검출했을 때 H레벨로부터 L레벨에 천이하는 리셋 신호(PDDRST)를 출력하는 콤퍼레이터(comparator)(40)를 포함한다.
BGR 회로(20)는, 공급 전압(VCC)의 변동이나 동작 온도에 의존하지 않는 기준 전압(VREF)을 생성하고, 이것에 의해 파워다운 검출 레벨의 변동을 억제하고 있다. 공급 전압(VCC)이 파워다운 검출 레벨에 강하했을 때, 콤퍼레이터(40)가 VCC＿DIV＜VREF를 검출하고, L레벨의 리셋 신호(PDDRST)가 출력된다. 리셋 신호(PDDRST)는, CPU나 논리회로 등의 내부 회로에 출력되고, 내부 회로는, 리셋 신호(PDDRST)에 응답하여 파워다운 동작을 실행하고, 예를 들면, 차지 펌프 회로의 동작을 정지하거나, CPU나 논리회로 등을 리셋한다.
도 2는, 파워다운 검출 회로(10)의 이상적인 동작 파형의 예시이다. 예를 들면, 공급 전압(VCC)이 1.8V, BGR 회로(20)의 기준 전압(VREF)이 1.2V, 파워다운 검출 레벨이 1.3V로 한다. 시각(t1)에서 공급 전압(VCC)이 강하하면, 그에 따라 내부 전압(VCC＿DIV)이 강하한다. 시각(t2)에서 공급 전압(VCC)이 1.3V에 강하했을 때, 내부 전압(VCC＿DIV)과 기준 전압(VREF)이 교차하고, 즉, 콤퍼레이터(40)가 VCC＿DIV＜VREF를 검출하고, L레벨의 리셋 신호(PDDRST)가 출력된다.
BGR 회로(20)는, 공급 전압(VCC)의 저하가 커지면, 기대 대로의 기준 전압(VREF)보다 낮은 전압을 생성할 가능성이 있다. 예를 들면, 기준 전압(VREF)이 1.2V를 생성하도록 설계되어 있을 때, 공급 전압(VCC)이 1.3V 정도까지 강하하면, 기준 전압(VREF)이 1.2V 보다 낮아지는 경우가 있다. 그러면, 공급 전압(VCC)이 파워다운 검출 레벨까지 강하해도, 콤퍼레이터(40)는, VCC＿DIV＜VREF를 검출할 수 없어, 리셋을 적절하게 실시할 수 없는 것과 같은 사태가 생겨 버린다.
이 양태를 도 3에 나타낸다. 시각(t1)에서, 공급 전압(VCC)이 강하하고, 그에 따라 내부 전압(VCC＿DIV)이 강하한다. 시각(t2)에서, 공급 전압(VCC)이 파워다운 검출 레벨까지 강하한다. 시각(t2)보다 전의 시각(t1A)에서, BGR 회로(20)의 동작이 불안정해지면, 기준 전압(VREF)이 저하하고, 시각(t2)에서, 기준 전압(VREF)이 내부 전압(VCC＿DIV)과 교차하지 않아, 콤퍼레이터(40)는, 내부 전압(VCC＿DIV)을 검출할 수 없다. 그 결과, 공급 전압(VCC)의 파워다운을 정확하게 검출할 수 없게 되어 버린다.
본 발명은, 이러한 종래의 과제를 해결하는 것이며, 공급 전압의 저하를 보다 정확하게 검출할 수 있는 파워다운 검출 회로 및 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 파워다운 검출 회로는, 기준 전압을 생성하는 기준 전압 생성 회로와, 공급 전압에 근거해 제1 내부 전압 및 상기 제1 내부 전압 보다 낮은 제2 내부 전압을 생성하는 내부 전압 생성 회로와, 상기 제1 내부 전압이 상기 기준 전압 보다 저하한 것을 검출했을 때 파워다운 리셋 신호를 출력하는 제1 검출 회로와, 상기 제2 내부 전압이 상기 기준 전압 보다 저하한 것을 검출했을 때 전환 신호를 출력하는 제2 검출 회로와, 상기 공급 전압에 근거해 승압된 전압을 생성하는 승압 회로와, 상기 전환 신호에 근거해 상기 공급 전압 또는 상기 승압 회로의 전압을 상기 기준 전압 생성 회로에 공급하는 전환 수단을 가진다.
본 발명에 따른 반도체 기억 장치는, 상기 기재된 파워다운 검출 회로와, 상기 파워다운 검출 회로의 상기 제1 검출 회로의 검출 결과에 응답하여 파워다운 동작을 실행하는 실행 수단을 포함한다.
본 발명에 의하면, 공급 전압이 파워다운 검출 레벨까지 강하하기 전에, 기준 전압 생성 회로에 공급되는 전압을 공급 전압으로부터 승압 회로의 전압으로 전환함으로써 기준 전압 생성 회로의 동작을 일정 기간 안정화시키고, 그 동안, 기준 전압이 저하하는 것을 억제하여, 이에 따라 공급 전압이 파워다운 검출 레벨에 강하한 것을 정확하게 검출할 수 있다.
[도 1] 종래의 파워다운 검출 회로의 구성을 나타낸다.
[도 2] 도 1에 나타낸 파워다운 검출 회로의 이상적인 동작 파형을 나타낸다.
[도 3] 도 1에 나타낸 파워다운 검출 회로의 BGR 회로의 기준 전압이 저하했을 때의 동작 파형을 나타낸다.
[도 4] 본 발명의 실시예에 따른 플래쉬 메모리의 내부 구성을 나타낸다.
[도 5] 본 발명의 실시예에 따른 파워다운 검출 회로의 구성을 나타낸다.
[도 6] 본 발명의 실시예에 따른 파워다운 검출 회로의 동작 파형을 나타낸다.
다음에, 본 발명의 실시 형태에 대해 도면을 참조해 상세히 설명한다. 본 발명의 반도체 기억 장치는, 바람직한 양태에서는, NAND형이나 NOR형 플래쉬 메모리, 저항 변화형 메모리, 자기 변화형 메모리 등의 불휘발성 메모리, 혹은 이러한 불휘발성 메모리를 내장한 마이크로 프로세서, 마이크로 컨트롤러, 논리회로, ASIC, 화상이나 음성을 처리하는 프로세서, 무선 신호 등의 신호를 처리하는 프로세서 등이다. 이하의 설명에서는, NAND형의 플래쉬 메모리를 예시한다.
본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 개략 구성을 도 4에 나타낸다. 본 실시예의 플래쉬 메모리(100)는, 복수의 메모리셀이 행렬상(matrix shape)으로 배열된 메모리셀 어레이(110)와, 외부 입출력 단자(I/O)에 접속된 입출력 버퍼(120)와, 입출력 버퍼(120)로부터 주소 데이터를 수취하는 주소 레지스터(130)와, 입출력 버퍼(120)로부터 커맨드 데이터 등을 수취해, 각 부를 제어하는 컨트롤러(140)와, 주소 레지스터(130)로부터의 행 주소 정보(Ax)의 디코드 결과에 근거해 블록 선택 및 워드선 선택 등을 실시하는 워드선 선택 회로(150)와, 워드선 선택 회로(150)에 의해 선택된 페이지로부터 독출된 데이터를 유지하거나, 선택된 페이지에 프로그램 해야 할 데이터를 유지하는 페이지 버퍼/센스 회로(160)와, 주소 레지스터(130)로부터의 열 주소 정보(Ay)의 디코드 결과에 근거해 열 등을 선택하는 열 선택 회로(170)와, 전원 단자에 공급되는 공급 전압(VCC)이 파워다운 검출 레벨에 강하한 것을 검출했을 때 리셋 신호(PDDRST)를 출력하는 파워다운 검출 회로(180)와, 데이터의 독출, 프로그램 및 소거 등을 위해 필요한 여러 가지의 전압(프로그램 전압(Vpgm), 패스 전압(Vpass), 독출 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부 전압 발생 회로(190)를 포함해 구성된다.
메모리셀 어레이(110)는, 열 방향으로 배치된 m개의 블록(BLK(0), BLK(1), …, BLK(m-1))을 가진다. 1개의 블록에는, 복수의 NAND 스트링이 형성되고, 1개의 NAND 스트링은, 복수의 메모리셀(예를 들면, 64개)과, 비트선측 선택 트랜지스터와, 소스선측 선택 트랜지스터를 직렬로 접속해 구성된다. 비트선측 선택 트랜지스터의 드레인은, 대응하는 1개의 비트선에 접속되고, 소스선측 선택 트랜지스터의 소스는, 공통의 소스선에 접속된다. NAND 스트링은, 기판 표면 상에 2차원적으로 형성되어도 무방하고, 기판 표면 상에 3차원적으로 형성되어도 무방하다. 또, 메모리셀은, 1비트(2값 데이터)를 기억하는 SLC 타입이어도 되고, 다 비트를 기억하는 타입이어도 무방하다.
독출 동작에서는, 비트선에 어느 정(正)의 전압을 인가하고, 선택 워드선에 어느 전압(예를 들면, 0V)을 인가하고, 비선택 워드선에 패스 전압(Vpass)(예를 들면, 4.5V)를 인가하고, 비트선측 선택 트랜지스터 및 소스선측 선택 트랜지스터를 도통시키고, 공통 소스선에 0V를 인가한다. 프로그램(기재(Write-in)) 동작에서는, 선택 워드선에 고전압의 프로그램 전압(Vpgm)(15~20V)을 인가하고, 비선택 워드선에 중간 전위(예를 들면, 10V)를 인가하고, 비트선측 선택 트랜지스터를 온 시키고, 소스선측 선택 트랜지스터를 오프 시키고, 「0」 또는 「1」의 데이터에 따른 전위를 비트선에 공급한다. 소거 동작에서는, 블록 내의 선택 워드선에 0V를 인가하고, P웰에 고전압(예를 들면, 20V)을 인가한다.
파워다운 검출 회로(180)는, 공급 전압(VCC)이 파워다운 검출 레벨에 강하한 것을 검출하면, H레벨로부터 L레벨에 천이한 리셋 신호(PDDRST)를 컨트롤러(140)나 다른 내부 회로에 출력한다. 컨트롤러(140)는, 리셋 신호(PDDRST)에 응답하여 ROM/RAM으로부터 독출된 코드에 따라 파워다운 동작을 실행한다. 파워다운 동작에서는, 예를 들면, 컨트롤러(140)를 포함한 내부 회로의 리셋이나, 내부 전압 발생 회로(190)에 포함되는 차지 펌프 회로의 정지 등이 실시된다.
도 5에, 파워다운 검출 회로(180)의 내부 구성을 나타낸다. 파워다운 검출 회로(180)는, 공급 전압(VCC)의 변동이나 온도 의존성이 적은 기준 전압(VREF)을 생성하는 BGR 회로(200)와, 공급 전압(VCC)에 근거해 노드(N1)에 제1 내부 전압(VCC＿DIV1)을 생성하고, 또한 노드(N2)에 제1 내부 전압(VCC＿DIV1)보다 낮은 제2 내부 전압(VCC＿DIV2)을 생성하는 저항 분할 회로(210)와, 기준 전압(VREF)과 제1 내부 전압(VCC＿DIV1)을 비교하고, VREF＞VCC＿DIV1를 검출했을 때 L레벨의 리셋 신호(PDDRST)를 출력하는 제1 콤퍼레이터(220A)와, 기준 전압(VREF)과 제2 내부 전압(VCC＿DIV2)을 비교하고, VREF＞VCC＿DIV2를 검출했을 때 H레벨로부터 L레벨에 천이하는 전환 신호(SEL)를 출력하는 제2 콤퍼레이터(220B)와, 공급 전압(VCC)에 근거해 노드(N3)에 승압한 전압(VXX)을 생성하는 차지 펌프 회로(230)와, 전환 신호(SEL)에 근거해 차지 펌프 회로(230)에서 생성된 전압(VXX) 또는 공급 전압(VCC)을 BGR 회로(200)에 공급하는 전환 회로(240)를 포함한다.
저항 분할 회로(210)는, 제1 내부 전압(VCC＿DIV1)과 제2 내부 전압(VCC＿DIV2)을 생성하지만, 제1 내부 전압(VCC＿DIV1)은, 도 1에 나타낸 내부 전압(VCC＿DIV)과 동일한 것이며, 파워다운 검출 레벨을 설정하는 전압이다. 제2 내부 전압(VCC＿DIV2)은, 공급 전압(VCC)이 파워다운 검출 레벨에 강하하는 것보다도 전에, 공급 전압(VCC)이 일정 레벨까지 강하한 것을 검출하기 위한 전압이며, 후술하는 것처럼, BGR 회로(200)로의 전력 공급을 전환하기 위한 전환 검출 레벨을 설정하는 전압이다. 제1 및 제2 내부 전압은, VCC＿DIV2＜VCC＿DIV1의 관계에 있다.
어느 실시 양태에서는, 차지 펌프 회로(230)는, 내부 전압 발생 회로(190)에 포함되고, 플래쉬 메모리(100)가 Busy 상태(Standby 상태가 아닐 때)일 때 동작한다. 차지 펌프 회로(230)는, 공급 전압(VCC)으로부터 여러 가지의 승압한 전압(VXX)을 생성한다. 예를 들면, 공급 전압(VCC)이 1.8V일 때, 독출 패스 전압(예를 들면, 6V), 프로그램 전압(예를 들면, 16V), 소거 전압(예를 들면, 20V) 등을 생성한다. 다른 실시 양태에서는, 차지 펌프 회로(230)는, 내부 전압 발생 회로(190)와는 별도로, 파워다운 검출 회로(180)에 전용으로 설치된 것이어도 무방하다. 이 경우, 차지 펌프 회로(230)는, 플래쉬 메모리(100)의 Busy 상태인지 여부에 관계없이 상시 동작하는 것이 가능하다.
전환 회로(240)는, VCC＿BGR 레귤레이터(242)와 VCC＿BGR 스위치 회로(244)를 포함한다. VCC＿BGR 레귤레이터(242)는, 차지 펌프 회로(230)의 노드(N3)에 접속되고, 노드(N3)를 통해 공급된 전압(VXX)으로부터 BGR 회로(200)에 공급하기 위한 전압(VCC＿BGR)을 생성한다. 전압(VCC＿BGR)은, 공급 전압(VCC)에 대체로 동일하거나, 혹은 그보다 낮은 전압(단, BGR 회로가 정상적으로 기준 전압(VREF)을 생성할 수 있는 전압)이다. VCC＿BGR 레귤레이터(242)의 회로 구성은 특별히 한정되지 않지만, 예를 들면, 저항 분할 회로나 콤퍼레이터 등으로 구성할 수 있다.
VCC＿BGR 스위치 회로(244)는, VCC＿BGR 레귤레이터(242)에 의해 생성된 전압(VCC＿BGR)과 공급 전압(VCC)을 수취하고, 제2 콤퍼레이터(220B)의 전환 신호(SEL)에 응답하여 전압(VCC＿BGR) 또는 공급 전압(VCC)의 어느 하나를 BGR 회로(200)에 공급한다. 구체적으로는, VCC＿BGR 스위치 회로(244)는, 전환 신호(SEL)가 H레벨일 때, 공급 전압(VCC)을 BGR 회로(200)에 공급하고, 전환 신호(SEL)가 L레벨일 때, 전압(VCC＿BGR)을 BGR 회로(200)에 공급한다.
도 6에, 본 실시예의 파워다운 검출 회로의 동작 파형을 나타낸다. 공급 전압(VCC)이 정상의 레인지일 때, 전환 신호(SEL)는 H레벨이며, VCC＿BGR 스위치 회로(244)는, 공급 전압(VCC)을 BGR 회로(200)에 공급한다. 시각(t1)에서, 공급 전압(VCC)이 강하하면, 그에 따라 제1 및 제2 내부 전압(VCC＿DIV1, VCC＿DIV2)도 강하한다.
시각(t2)에서, 공급 전압(VCC)이 전환 검출 레벨에까지 강하하면, 제2 콤퍼레이터(220B)는, VCC＿DIV2＜VREF를 검출하고, H레벨로부터 L레벨에 천이한 전환 신호(SEL)를 출력한다. VCC＿BGR 스위치 회로(244)는, 전환 신호(SEL)에 응답하여 BGR 회로(200)에 공급하는 전압을, 공급 전압(VCC)으로부터 VCC＿BGR 레귤레이터(242)에서 생성된 전압(VCC＿BGR)으로 전환한다.
그 후, 공급 전압(VCC)이 더 강하해도(파선으로 나타낸다), VCC＿BGR 레귤레이터(242)에서 생성된 전압(VCC＿BGR)은, 승압된 전압(VXX)에 의해 즉석으로는 강하하지 않고, 일정 기간, 어느 정도의 전위를 유지한다. 전압(VCC＿BGR)이 어느 전위를 유지하는 것으로, 그 동안, BGR 회로(200)의 동작은 안정되고, 기대된 기준 전압(VREF)을 생성한다.
시각(t3)에서, 공급 전압(VCC)이 파워다운 검출 레벨에 강하했을 때, 제1 콤퍼레이터(220A)는, VCC＿DIV1＜VREF를 검출하고, H레벨로부터 L레벨에 천이한 리셋 신호(PDDRST)를 출력한다. 플래쉬 메모리(100)는, 리셋 신호(PDDRST)에 응답하여 리셋 동작을 실행한다.
BGR 회로(200)는, 공급 전압(VCC)이 정상의 레인지이면, 기대된 기준 전압(VREF)을 생성하지만, 공급 전압(VCC)의 저하가 커지면, 기준 전압(VREF)이 저하할 우려가 있다. 예를 들면, BGR 회로(200)의 기준 전압(VREF)이 1.2V이며, 파워다운 검출 레벨이 1.3V로 설정되어 있는 경우에, 공급 전압(VCC)이 1.3V 정도까지 강하하면, 기준 전압(VREF)이 1.2V 보다 낮아질 수 있다. 그러면, 공급 전압(VCC)이 파워다운 검출 레벨까지 강하해도, 제1 콤퍼레이터(220A)가 VCC＿DIV1＜VREF를 검출할 수 없게 된다.
본 실시예에서는, 공급 전압(VCC)이 파워다운 검출 레벨에 강하하기 전에, 공급 전압(VCC)을 승압한 전압(VXX)으로부터 생성된 전압(VCC＿BGR)을 BGR 회로(200)에 공급함으로써, BGR 회로(200)의 안정된 동작을 일정 기간 보증하고, 그 동안, 기준 전압(VREF)이 저하하는 것을 억제해, 공급 전압(VCC)이 파워다운 검출 레벨에 도달한 것을 확실히 검출하는 것을 가능하게 한다. 덧붙여, Busy 기간 중, 플래쉬 메모리의 소비 전력은 커지고, 공급 전압(VCC)의 강하도 커진다. 차지 펌프 회로(230)의 전력의 일부를 파워다운 검출 회로(180)에 이용했다고 해도, 그것은 전체 소비 전력에서 보면 극히 적으며 특별히 문제가 되지 않는다.
상기 실시예에서는, 공급 전압(VCC)을 승압하는 회로로서 차지 펌프 회로를 예시했지만, 승압 회로는, 그 이외의 회로(예를 들면, 승압형의 DC/DC 컨버터)여도 무방하다.
게다가, 상기 실시예에서 나타낸 전환 회로(240)의 구성은 일례이며, 요점은, 전환 신호(SEL)에 근거해, 승압한 전압(VCC＿BGR) 또는 공급 전압(VCC)의 어느 하나를 BGR 회로(200)에 공급할 수 있는 회로이면 무방하다.
본 발명의 바람직한 실시 형태에 대해 상술했지만, 본 발명은, 특정의 실시 형태로 한정되는 것이 아니고, 특허 청구범위에 기재된 발명의 요지의 범위 내에서, 다양한 변형·변경이 가능하다.
100: 플래쉬 메모리 110：메모리셀 어레이
120: 입출력 버퍼 130: 주소 레지스터
140: 컨트롤러 150: 워드선 선택 회로
160: 페이지 버퍼/센스 회로 170: 열 선택 회로
180: 파워다운 검출 회로 190: 내부 전압 발생 회로
200: BGR 회로
210: 저항 분할 회로
220A, 220B: 콤퍼레이터
230: 차지 펌프 회로
240: 전환 회로
242: VCC＿BGR 레귤레이터
244: VCC＿BGR 스위치 회로

Claims (11)

  1. 기준 전압을 생성하는 기준 전압 생성 회로와,
    공급 전압에 근거해, 제1 내부 전압 및 상기 제1 내부 전압 보다 낮은 제2 내부 전압을 생성하는 내부 전압 생성 회로와,
    상기 제1 내부 전압이 상기 기준 전압 보다 저하한 것을 검출했을 때, 파워다운 리셋 신호를 출력하는 제1 검출 회로와,
    상기 제2 내부 전압이 상기 기준 전압 보다 저하한 것을 검출했을 때, 전환 신호를 출력하는 제2 검출 회로와,
    상기 공급 전압에 근거해, 승압된 전압을 생성하는 승압 회로와,
    상기 전환 신호에 근거해, 상기 공급 전압 또는 상기 승압 회로의 전압을 상기 기준 전압 생성 회로에 공급하는 전환 수단
    을 포함하는 파워다운 검출 회로.
  2. 제1항에 있어서,
    상기 전환 수단은,
    상기 제2 검출 회로에 의해 상기 제2 내부 전압이 상기 기준 전압 보다 저하한 것이 검출되었을 때, 상기 승압 회로의 전압을 상기 기준 전압 생성 회로에 공급하는
    파워다운 검출 회로.
  3. 제1항에 있어서,
    상기 제1 내부 전압은, 파워다운 검출 레벨을 규정하고,
    상기 제2 내부 전압은, 상기 기준 전압 생성 회로에 관한 상기 공급 전압으로부터 상기 승압 회로의 전압의 전환 검출 레벨을 규정하는
    파워다운 검출 회로.
  4. 제1항에 있어서,
    상기 전환 수단은,
    상기 승압 회로의 전압으로부터 일정 전압을 생성하는 레귤레이터와,
    상기 레귤레이터에서 생성된 전압과 상기 공급 전압을 수취하고, 상기 전환 신호에 근거해, 상기 일정 전압 또는 상기 공급 전압의 어느 하나를 상기 기준 전압 생성 회로에 공급하는 스위치 회로
    를 포함하는 파워다운 검출 회로.
  5. 제1항에 있어서,
    상기 내부 전압 생성 회로는,
    저항 분할 회로
    를 포함하는 파워다운 검출 회로.
  6. 제1항에 있어서,
    상기 기준 전압 생성 회로는,
    BGR 회로
    를 포함하는 파워다운 검출 회로.
  7. 제1항에 있어서,
    상기 제1 검출 회로는,
    상기 제1 내부 전압과 상기 기준 전압을 비교하는 제1 콤퍼레이터
    를 포함하고,
    상기 제2 검출 회로는,
    상기 제2 내부 전압과 상기 기준 전압을 비교하는 제2 콤퍼레이터
    를 포함하는 파워다운 검출 회로.
  8. 제1항 내지 제7항 중 어느 한 항에 기재된 파워다운 검출 회로와,
    상기 파워다운 검출 회로의 상기 제1 검출 회로의 검출 결과에 응답하여, 파워다운 동작을 실행하는 실행 수단
    을 포함하는 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 파워다운 동작은,
    내부 회로의 리셋을 포함하는
    반도체 기억 장치.
  10. 제8항에 있어서,
    상기 승압 회로는,
    NAND형 메모리셀 어레이의 독출, 프로그램 또는 소거를 실시할 때 동작하는 차지 펌프 회로인
    반도체 기억 장치.
  11. 제8항에 있어서,
    상기 파워다운 검출 회로는,
    독출, 프로그램 또는 소거 동작의 Busy 기간 중에 동작하는
    반도체 기억 장치.
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