TWI407447B - 記憶體電路及用於記憶體電路之追蹤電路 - Google Patents

記憶體電路及用於記憶體電路之追蹤電路 Download PDF

Info

Publication number
TWI407447B
TWI407447B TW098100299A TW98100299A TWI407447B TW I407447 B TWI407447 B TW I407447B TW 098100299 A TW098100299 A TW 098100299A TW 98100299 A TW98100299 A TW 98100299A TW I407447 B TWI407447 B TW I407447B
Authority
TW
Taiwan
Prior art keywords
node
nmos transistor
voltage
coupled
word line
Prior art date
Application number
TW098100299A
Other languages
English (en)
Other versions
TW201019340A (en
Inventor
Chia Wei Wang
Original Assignee
Mediatek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mediatek Inc filed Critical Mediatek Inc
Publication of TW201019340A publication Critical patent/TW201019340A/zh
Application granted granted Critical
Publication of TWI407447B publication Critical patent/TWI407447B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/227—Timing of memory operations based on dummy memory elements or replica circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Description

記憶體電路及用於記憶體電路之追蹤電路
本發明是有關於一種記憶體電路，更具體地，是關於使用感測放大器(sense amplifiers)之記憶體電路。
記憶體電路包含儲存複數個資料位元的記憶體單元，當讀取記憶體單元時，記憶體電路之控制電路使能耦接於記憶體單元陣列的字線(Word Line，WL)，並由該字線觸發之記憶體單元陣列讀取資料位元至位元線(bit line)。然而，記憶體單元陣列(memory cell array)驅動記憶體電路之輸出電壓的能力較差，因此，使用感測放大器(sense amplifier)來偵測於位元線上讀取之資料位元，並根據讀取之資料位元產生輸出信號。
請參閱第1圖，圖示為記憶體電路之字線WL，位元線BL以及第一使能信號SAE之電壓變化示意圖。首先控制電路於t0 時刻提升字線WL之電壓至高位準，以啟動記憶體單元陣列之讀取。然後，記憶體單元陣列輸出資料位元至位元線BL。當讀取之資料位元為「1」時，位元線BL之電壓維持在高位準102。當讀取之資料位元為「0」時，記憶體單元陣列降低位元線BL之電壓至低位準，如標示104所示。高位準102與降位準的差值M作為讀取餘裕(read margin)，亦稱感測餘裕(sensing margin)。
如果t0 時刻與t1 時刻之間的延遲時間TD 不夠長，則讀取餘裕M有可能小於感測放大器之解析度(resolution)，然後感測放大器會將輸出資料位元「0」錯誤地識別為資料位元「1」，從而導致記憶體電路之讀取錯誤。當延長延遲時間TD 來增加讀取餘裕M，以保證感測放大器資料偵測之準確度時，便增加了記憶體電路之存取時間。因此，必須適當決定延遲時間和讀取餘裕。
請參閱第2圖，圖示為感測放大器220於記憶體電路200中之電路示意圖。感測放大器220包含兩個PMOS電晶體228和230，以及三個NMOS電晶體222，224和226。在字線被使能前，預充電荷信號PRE導通電晶體202和204，以使節點206和208之電壓充電至高電壓VDD 。然後，字線被使能以觸發記憶體單元陣列來輸出資料至位元線BL和位元線列(bit line bar)BLB。之後，信號pgB導通電晶體212和214以將位元線BL和位元線列BLB上之資料輸入至節點206和208。然後，第一使能信號SAE被使能以導通NMOS電晶體226，從而使能感測放大器220以偵測節點206與208之資料位元。
請參閱第3A圖，圖示為感測放大器之偏置電壓(offset voltage)的機率分佈，以及在較高電壓供應位準1.2V之下的記憶體單元電流影響之位元線的電壓的機率分佈。圖中實線P_sa所示為感測放大器之偏置電壓的機率分佈，虛線P_cell所示為受記憶體單元電流影響之位元線的電壓的機率分佈。兩機率分佈之重疊部分導致感測放大器之讀取錯誤。若兩機率分佈具有重疊部分，則重疊部分表示記憶體單元陣列之單元電流已產生位元線電壓，而感測放大器無法偵測得到位元線電壓，從而導致感測放大器之讀取錯誤。換言之，讀取錯誤之出現機率等於第3A圖所示兩機率分佈函數之卷積。
當供應至記憶體電路之電壓源VDD 的電壓位準降低時，記憶體電路之記憶體單元產生的單元電流位準降低，從而減小位元線之讀取餘裕，並對感測放大器產生之輸出資料的準確度產生負面影響。請參閱第3B圖，圖示實線P_sa和虛線P_cell分別為感測放大器之偏置電壓的機率分佈以及在較低電壓供應位準0.72V之下的記憶體單元電流影響之位元線的電壓的機率分佈。第3B圖所示兩機率分佈之重疊部分較第3A圖所示擴大了。由於讀取錯誤之出現機率等於兩機率分佈函數之卷積，所以，第3B圖中讀取錯誤之出現機率因供應電壓位準之降低而增加。因此，當供應至記憶體電路之電壓源的電壓位準降低時，感測放大器可偵測錯誤資料位元，從而產生錯誤輸出信號。
請參閱第4圖，圖示為產生第一使能信號SAE之傳統追蹤電路400的方塊圖。追蹤電路400包含複數個反向器(inverter)402，404，406和及閘(AND gate)408。反向器402，404和406順序反向(invert)字線WL之電壓。反向器402，404和406中之每一個將該字線WL上之信號延遲一短週期(period)。之後，及閘408對該字線之電壓與反向器406輸出之反向電壓執行一及操作，以得到第一使能信號SAE。
可改變記憶體電路之操作電壓以回應不同主機系統應用。當主機系統之應用資料處理負擔較重時，可提高供應至記憶體電路之電壓源的電壓位準以期較好之性能。當主機系統之應用資料處理負擔較輕時，可降低供應至記憶體電路之電壓源的電壓位準以減少電力消耗。當電壓源之電壓位準降低時，由於記憶體單元陣列包含複數個由電晶體組成之單元(cell)，單元電流(cell current)因電壓源之電壓位準的降低而減小，且記憶體單元陣列驅動位元線上之電壓的能力較弱，因此，當供應電壓位準降低時，追蹤電路應以一更長週期延遲字線之電壓，以產生第一使能信號SAE，從而允許記憶體單元陣列有更長的時間週期來使位元線放電。然而，追蹤電路400由邏輯閘組成，且追蹤電路400不能依據不同的供應電壓位準調整遲延週期TD 。因此，當供應至記憶體電路之電壓源的電壓位準降低時，傳統追蹤電路400產生第一使能信號SAE來觸發感測放大器，以產生輸出信號，該輸出信號之準確性較低。
請參閱第5A圖，圖示為產生第一使能信號SAE之另一傳統追蹤電路500的方塊圖。追蹤電路500包含複數個虛擬單元502～510以及一反向器520。複數個虛擬單元502～510中之每一個具有相似結構，如第5B圖所示之虛擬單元550。虛擬單元550包含兩個反向器556和558，以及兩個高閾值電壓之NMOS電晶體552和554，且虛擬單元550儲存一資料位元「0」。因此，節點562具有一邏輯低電壓以及節點564具有一邏輯高電壓。當字線WL被使能時，NMOS電晶體552和554導通，耦接節點562至虛擬位元線DMY_BL，並耦接節點564至虛擬位元線列DMY_BLB。因此，當字線WL被使能時，如第5A圖所示之虛擬位元線DMY_BL藉由虛擬單元502～510逐漸降低至邏輯低位準。之後，反向器520反向虛擬位元線DMY_BL之電壓，以得到第一使能信號SAE。由於虛擬單元502～510之電壓驅動能力較差，與字線之電壓相比，第一使能信號SAE有延遲。
複數個虛擬單元502～510由高閾值電壓之電晶體組成，然而，後續延遲路徑中之邏輯單元，如反向器520，由具有標準閾值電壓之電晶體組成。由於流經電晶體之電流I與(VDD -VT )2 成比例，其中，VDD 為供應電壓，VT 為該電晶體之閾值電壓。當供應電壓VDD 降低時，流經高閾值電壓之電晶體的電流I比標準閾值電壓之電晶體減小得多，從而導致一較大信號延遲。換言之，即使虛擬單元502～510由高閾值電壓之電晶體組成，當供應至追蹤電路500及記憶體單元陣列之電壓源的電壓位準降低時，由於標準閾值電壓之元件的存在，將引起追蹤電路500及記憶體單元陣列之間的延遲失配(delay mismatch)，以及整個記憶體電路之性能降級(degraded)。因此，需要一種解決上述缺陷之記憶體電路的追蹤電路。
有鑑於此，為在較低的電力消耗條件下解決延遲失配導致的記憶體電路性能降級的问题，本發明提供一種追蹤電路以及使用上述追蹤電路之記憶體電路。
本發明提供一種記憶體電路，包含：控制電路，使能字線脈波信號以啟動記憶體單元陣列的讀取；字線驅動器，根據字線脈波信號使能字線以觸發記憶體單元陣列；記憶體單元陣列，於記憶體單元中讀取資料位元，並輸出資料位元至位元線，其中，記憶體單元由已使能的字線定位(directed)；追蹤電路，藉由遲延週期來延遲字線脈波信號以產生第一使能信號；以及感測放大器，用於當第一使能信號被使能時，偵測位元線上之資料位元以產生輸出信號，其中，追蹤電路包含複數個虛擬單元，虛擬位元線，以及反向器，複數個虛擬單元中之至少一個包含級聯於虛擬位元線及接地電壓之間的複數個級聯電晶體，當字線脈波信號被使能時，複數個級聯電晶體用以下拉虛擬位元線之電壓，且反向器反向虛擬位元線之電壓以產生第一使能信號。
本發明另提供一種用於記憶體電路之追蹤電路，耦接於控制電路與感測放大器之間，藉由遲延週期延遲由控制電路產生之字線脈波信號，以產生第一使能信號並使能感測放大器，以偵測記憶體單元陣列輸出之資料位元，追蹤電路包含：複數個虛擬單元，複數個虛擬單元中之至少一個包含級聯於虛擬位元線與接地電壓之間的複數個級聯電晶體，當字線脈波信號被使能時，複數個級聯電晶體用以下拉虛擬位元線之電壓；虛擬位元線，耦接於複數個虛擬單元與反向器之間；以及反向器，反向虛擬位元線之電壓以產生第一使能信號。
利用本發明，能夠以適當的追蹤延遲來獲取較小的讀取餘裕，能夠避免因延遲失配導致的記憶體電路性能降級，同時又降低了電力消耗。再者，由於本發明之虛擬單元之電晶體可采用標準閾值電壓電晶體取代高閾值電壓電晶體實現，從而降低了實現成本。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
說明書後續描述為實施本發明之較佳實施方式，然該描述乃以說明本發明之一般原則為目的，並非用以限定本發明之範圍。本發明之保護範圍當視後附之申請專利範圍所界定者為準。
在本發明中，虛擬單元可用於補償邏輯單元引起的失配，其中，邏輯單元包含標準閾值電壓之電晶體。虛擬單元可主要由高閾值電壓或標準閾值電壓之元件組成。請參閱第6圖，圖示為根據本發明之一記憶體電路600之方塊圖。記憶體電路600包含控制電路606，追蹤電路604，字線驅動器612，記憶體單元陣列614，以及感測放大器616。控制電路606產生字線脈波信號WLP以啟動資料讀取操作。之後，控制電路606將字線脈波信號WLP傳遞至字線驅動器612及追蹤電路604。然後，依據字線脈波信號WLP，字線驅動器612使能字線WL。記憶體單元陣列614從已使能的字線WL預期之記憶體單元中讀取資料位元，並輸出讀取之資料位元至位元線BL。
當追蹤電路604接收控制電路606產生之字線脈波信號WLP時，追蹤電路604藉由一延遲週期延遲字線脈波信號WLP，以產生第一使能信號SAE。然後，第一使能信號SAE觸發感測放大器616來偵測位元線BL之電壓以決定讀取資料位元值。之後，感測放大器616產生一輸出信號作為記憶體電路600之輸出，其中，輸出信號指示讀取資料位元值。另外，記憶體單元陣列614之記憶體單元的電晶體產生一單元電流位準，當供應至記憶體電路600之電壓源的電壓位準降低時，單元電流位準亦降低，從而需要更長的時間週期來使位元線BL放電。追蹤電路604自動延長延遲字線脈波信號WLP之遲延週期，從而產生具有一較長延遲之第一使能信號SAE，以允許記憶體單元陣列614一較長的時間週期來放電。因此，提高了感測放大器616決定之資料位元值的準確度。
請參閱第7圖，圖示為根據本發明之追蹤電路700的方塊圖。追蹤電路700包含複數個虛擬單元702～708，虛擬位元線DMY_BL，以及反向器710。虛擬單元702～708由字線脈波WLP控制。當字線脈波信號WLP被使能時，虛擬單元702～708拉低虛擬位元線DMY_BL之電壓至接地電壓。然後，反向器710反向虛擬位元線DMY_BL之電壓以得到一第一使能信號SAE，該第一使能信號SAE用於使能一感測放大器。由於虛擬單元702~708逐漸降低虛擬位元線DMY_BL之電壓，虛擬位元線DMY_BL之電壓的降低具有一延遲，則與字線脈波信號WLP相比，第一使能信號SAE被使能具有一延遲。
請參閱第8A圖，圖示為根據本發明之虛擬單元800的第一實施例的電路示意圖。虛擬單元800包含三個NMOS電晶體802，804和806。NMOS電晶體802耦接於節點810與虛擬位元線DMY_BL之間。NMOS電晶體802之閘極(gate)耦接於字線脈波信號WLP。NMOS電晶體804和806級聯於節點810與接地點之間。NMOS電晶體804和806之閘極耦接於電壓源VDD 或拉至高電壓。當字線脈波信號WLP被使能時，NMOS電晶體802導通以耦接節點810至虛擬位元線DMY_BL。因此，虛擬位元線DMY_BL之電壓逐漸拉低至接地電壓。於一實施例中，NMOS電晶體804耦接於節點810與節點812之間，NMOS電晶體806耦接於節點810與接地點之間。
另外，由於NMOS電晶體804和806級聯於接地電壓之上，因基體效應(body effects)而使NMOS電晶體804具有一高閾值電壓。當電壓源VDD 之電壓位準降低時，供應電壓位準VDD 之電壓位準因高閾值電壓而降低，流經NMOS電晶體804之電流也隨之降低較大位準。因此，虛擬位元線DMY_BL需要較長的時間藉由一讀取餘裕來放電，且第一使能信號SAE具有一較長延遲以觸發感測放大器616。因此，記憶體單元陣列614因供應電壓位準VDD 之降低而具有降低的電流位準，以允許記憶體單元陣列614以一較長時間週期使位元線BL放電，從而提高感測放大器616決定讀取位元值之準確度。
請參閱第8B圖，圖示為根據本發明之虛擬單元830的第二實施例的電路示意圖。虛擬單元830包含四個NMOS電晶體832，834，836和838。NMOS電晶體832耦接於節點840與虛擬位元線DMY_BL之間。NMOS電晶體832之閘極耦接於一字線脈波信號WLP。NMOS電晶體834，836和838級聯於節點840與接地點之間。NMOS電晶體834，836和838之閘極耦接於電壓源VDD 或拉至高電壓。當字線脈波信號WLP被使能時，NMOS電晶體832導通以耦接節點840至虛擬位元線DMY_BL。因此，虛擬位元線DMY_BL之電壓逐漸拉低至接地電壓。另外，由於基體效應，NMOS電晶體834之閾值電壓較NMOS電晶體804之閾值電壓高，當供應電壓位準VDD 降低時，包含具有與虛擬單元830相似結構之虛擬單元的追蹤電路具有一較長延遲。於一實施例中，NMOS電晶體834耦接於節點840與節點842之間，NMOS電晶體836耦接於節點842與節點844之間，以及NMOS電晶體838耦接於節點840與接地點之間。
請參閱第8C圖，圖示為根據本發明之虛擬單元850之一第三實施例的電路示意圖。虛擬單元850包含三個NMOS電晶體852，854和856。NMOS電晶體852耦接於節點860與虛擬位元線DMY_BL之間。NMOS電晶體852之閘極耦接於字線脈波信號WLP。NMOS電晶體854和856級聯於節點860與接地點之間。NMOS電晶體854和856之閘極耦接於其漏極，從而得到二極管連接(diode connection)之兩個電晶體。當字線脈波信號WLP被使能時，NMOS電晶體852導通以耦接節點860至虛擬位元線DMY_BL。因此，虛擬位元線DMY_BL之電壓逐漸拉低至接地電壓。
請參閱第9圖，圖示為具有與第4圖，第5A圖和第7圖所示相似結構之追蹤電路讀取餘裕的比較示意圖。具有最大斜率的線代表由邏輯閘組成之追蹤電路400的實驗示意結果。因為記憶體裝置之電力消耗與操作頻率f、位元線負載電容C、供應電壓位準V和讀取餘裕dV之乘積成比例，所以過高的讀取餘裕dV會導致記憶體裝置之電力消耗。因此，當電源電壓較高時，追蹤電路400具有一過長追蹤延遲，導致一不必要之較大讀取餘裕並引起額外之電力消耗。當電源電壓之位準較低時，追蹤電路400具有一過低追蹤延遲，導致讀取餘裕太小而不足並引起一較高讀取錯誤發生率。
與追蹤電路400相比，追蹤電路500的實驗結果具有一較小斜率，其中，追蹤電路500包含由高閾值電壓電晶體組成之虛擬單元502～510。然而，虛擬單元502～510之高閾值電壓電晶體需要額外的製造成本。因為本發明提供之追蹤電路700包含因級聯連接而具有高閾值電壓的虛擬單元702～708，所以，虛擬單元702～708引起之信號延遲較好地補償了由追蹤電路700之反向器710和/或後續延遲路徑引起之信號延遲。因此，如第9圖所示，追蹤電路700之實驗結果具有一較平坦斜率，且追蹤電路700具有一較寬之操作電壓範圍。另外，追蹤電路700之虛擬單元702～708的電晶體可為高閾值電壓電晶體或標準閾值電壓電晶體。換言之，追蹤電路700之虛擬單元702～708的電晶體可製造為具有標準閾值電壓之電晶體，從而不同於儲存單元陣列614之記憶體單元的電晶體，以降低追蹤電路700之製造成本。此外，當電源電壓之位準較高時，追蹤電路700不同於追蹤電路400，不具有過長的追蹤延遲。因此，追蹤電路700具有一適當之讀取餘裕，且與追蹤電路400相比，追蹤電路700電力消耗較少。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102．．．高位準
104．．．低位準
200、600．．．記憶體電路
202、204、212、214．．．電晶體
206、208、562、564、810、812、840、842、844、860．．．節點
220、616．．．感測放大器
222～226、552、554、802～806、832～838、852～856．．．NMOS電晶體
228、230．．．PMOS電晶體
400、500、604、700．．．追蹤電路
402～406、520、556、558、710．．．反向器
408．．．及閘
502～510、550、702～708、800、830、850．．．虛擬單元
606．．．控制電路
612．．．字線驅動器
614．．．記憶體單元陣列
第1圖為記憶體電路之字線，位元線及第一使能信號的電壓變化示意圖。
第2圖為記憶體電路之感測放大器的電路示意圖。
第3A圖為感測放大器之偏置電壓的機率分佈與較高電壓供應位準1.2V下之記憶體單元電流的機率分佈。
第3B圖為感測放大器之偏置電壓的機率分佈與較低電壓供應位準0.72V下之記憶體單元電流的機率分佈。
第4圖為產生第一使能信號之傳統追蹤電路的方塊圖。
第5A圖為產生感測使能信號之另一傳統追蹤記憶體電路的方塊圖。
第5B圖為第5A圖所示追蹤電路之一虛擬單元的電路示意圖。
第6圖為根據本發明之一記憶體電路的方塊圖。
第7圖為根據本發明之一追蹤電路的方塊圖。
第8A圖、第8B圖和第8C圖為根據本發明之一虛擬單元的實施例的電路示意圖。
第9圖為具有與第4圖，第5A圖和第7圖所示結構相似結構之追蹤電路的讀取餘裕的比較示意圖。
700．．．追蹤電路
702～708．．．虛擬單元
710．．．反向器

Claims (17)

  1. 一種記憶體電路，包含：一控制電路，使能一字線脈波信號以啟動一記憶體單元陣列的讀取；一字線驅動器，根據該字線脈波信號使能一字線以觸發該記憶體單元陣列；該記憶體單元陣列，於一記憶體單元中讀取一資料位元，並輸出該資料位元至一位元線，其中，該記憶體單元由已使能的該字線定位；一追蹤電路，藉由一遲延週期來延遲該字線脈波信號以產生一第一使能信號；以及一感測放大器，用於當該第一使能信號被使能時，偵測該位元線上之該資料位元以產生一輸出信號，其中，該追蹤電路包含複數個虛擬單元，一虛擬位元線，以及一反向器，該複數個虛擬單元中之至少一個包含：一第一NMOS電晶體，耦接於一第一節點與該虛擬位元線之間；以及複數個級聯電晶體，級聯於該第一節點與一接地電壓之間；其中，當該字線脈波信號被使能時，該複數個級聯電晶體用以下拉該虛擬位元線之電壓，且該反向器反向該虛擬位元線之電壓以產生該第一使能信號。
  2. 如申請專利範圍第1項所述之記憶體電路，其中，當供應至該記憶體電路之電壓源的一電壓位準降低時，該追蹤電路延長用以延遲該字線脈波信號之該遲延週期，以產生該第一使能信號。
  3. 如申請專利範圍第1項所述之記憶體電路，其中該第一NMOS電晶體具有一接收該字線脈波信號之閘極，當該字線脈波信號被使能時，藉由該第一NMOS電晶體耦接該第一節點至該虛擬位元線；以及該複數個級聯電晶體具有均耦接於一電壓源之閘極，且該複數個級聯電晶體下拉該第一節點之電壓至該接地電壓。
  4. 如申請專利範圍第3項所述之記憶體電路，其中，該複數個級聯電晶體包含：一第二NMOS電晶體，耦接於該第一節點與一第二節點之間，且該第二NMOS電晶體具有一耦接於該電壓源之閘極；以及一第三NMOS電晶體，耦接於該第二節點與該接地電壓之間，且該第三NMOS電晶體具有一耦接於該電壓源之閘極。
  5. 如申請專利範圍第3項所述之記憶體電路，其中，該複數個級聯電晶體包含：一第二NMOS電晶體，耦接於該第一節點與一第二節點之間，且該第二NMOS電晶體具有一耦接於該電壓源之閘極；一第三NMOS電晶體，耦接於該第二節點與一第三節點之間，且該第三NMOS電晶體具有一耦接於該電壓源之閘極；以及一第四NMOS電晶體，耦接於該第三節點與該接地電壓之間，且該第四NMOS電晶體具有一耦接於該電壓源之閘極。
  6. 如申請專利範圍第1項所述之記憶體電路，其中該第一NMOS電晶體具有一接收該字線脈波信號之閘極，當該字線脈波信號被使能時，藉由該第一NMOS電晶體耦接該第一節點至該虛擬位元線；以及該複數個級聯電晶體具有耦接於其漏極之閘極，且該複數個級聯電晶體下拉該第一節點之電壓至該接地電壓。
  7. 如申請專利範圍第6項所述之記憶體電路，其中，該複數個級聯電晶體包含：一第二NMOS電晶體，耦接於該第一節點與一第二節點之間，且該第二NMOS電晶體具有一耦接於該第一節點之閘極；以及一第三NMOS電晶體，耦接於該第二節點與該接地電壓之間，且該第三NMOS電晶體具有一耦接於該第二節點之閘極。
  8. 如申請專利範圍第1項所述之記憶體電路，其中，該複數個級聯電晶體之閾值電壓低於或等於形成該記憶體單元陣列之記憶體單元的電晶體之閾值電壓。
  9. 一種用於一記憶體電路之追蹤電路，耦接於一控制電路與一感測放大器之間，藉由一遲延週期延遲由該控制電路產生之一字線脈波信號，以產生一第一使能信號並使能該感測放大器，以偵測一記憶體單元陣列輸出之一資料位元，該追蹤電路包含：複數個虛擬單元，該複數個虛擬單元中之至少一個包含：一第一NMOS電晶體，耦接於一第一節點與該虛 擬位元線之間；以及複數個級聯電晶體，級聯於該第一節點與一接地電壓之間；其中，當該字線脈波信號被使能時，該複數個級聯電晶體用以下拉該虛擬位元線之電壓；該虛擬位元線，耦接於該複數個虛擬單元與一反向器之間；以及該反向器，反向該虛擬位元線之電壓以產生該第一使能信號。
  10. 如申請專利範圍第9項所述之用於一記憶體電路之追蹤電路，其中該記憶體電路包含：該控制電路，使能該字線脈波信號以啟動該記憶體單元陣列的讀取；一字線驅動器，根據該字線脈波信號使能一字線以觸發該記憶體單元陣列；該記憶體單元陣列，於一記憶體單元中讀取該資料位元，並輸出該資料位元至一位元線，其中，該記憶體單元由該使能字線定位；該追蹤電路；以及該感測放大器，當該第一使能信號被使能時，該感測放大器偵測該位元線上之該資料位元以產生一輸出信號。
  11. 如申請專利範圍第9項所述之用於一記憶體電路之追蹤電路，其中，當供應至該記憶體電路之電壓源的一電壓位準降低時，該追蹤電路延長用以延遲該字線脈波信號之該遲延週期，以產生該第一使能信號。
  12. 如申請專利範圍第9項所述之用於一記憶體電路 之追蹤電路，其中該第一NMOS電晶體具有一由該字線脈波信號控制之閘，當該字線脈波信號被使能時，藉由該第一NMOS電晶體耦接該第一節點至該虛擬位元線；以及該複數個級聯電晶體具有耦接於一電壓源之閘極，且該複數個級聯電晶體下拉該第一節點之電壓至該接地電壓。
  13. 如申請專利範圍第12項所述之用於一記憶體電路之追蹤電路，其中，該複數個級聯電晶體包含：一第二NMOS電晶體，耦接於該第一節點與一第二節點之間，且該第二NMOS電晶體具有一耦接於該電壓源之閘極；以及一第三NMOS電晶體，耦接於該第二節點與該接地電壓之間，且該第三NMOS電晶體具有一耦接於該電壓源之閘極。
  14. 如申請專利範圍第12項所述之用於一記憶體電路之追蹤電路，其中，該複數個級聯電晶體包含：一第二NMOS電晶體，耦接於該第一節點與一第二節點之間，且該第二NMOS電晶體具有一耦接於該電壓源之閘極；一第三NMOS電晶體，耦接於該第二節點與一第三節點之間，且該第三NMOS電晶體具有一耦接於該電壓源之閘極；以及一第四NMOS電晶體，耦接於該第三節點與該接地電壓之間，且該第四NMOS電晶體具有一耦接於該電壓源之閘極。
  15. 如申請專利範圍第9項所述之用於一記憶體電路 之追蹤電路，其中該第一NMOS電晶體具有一由該字線脈波信號控制之閘極，當該字線脈波信號被使能時，藉由該第一NMOS電晶體耦接該第一節點至該虛擬位元線；該複數個級聯電晶體具有耦接於其漏極之閘極，且該複數個級聯電晶體下拉該第一節點之電壓至該接地電壓。
  16. 如申請專利範圍第15項所述之用於一記憶體電路之追蹤電路，其中，該複數個級聯電晶體包含：一第二NMOS電晶體，耦接於該第一節點與一第二節點之間，且該第二NMOS電晶體具有一耦接於該第一節點之閘極；以及一第三NMOS電晶體，耦接於該第二節點與該接地電壓之間，且該第三NMOS電晶體具有一耦接於該第二節點之閘極。
  17. 如申請專利範圍第9項所述之用於一記憶體電路之追蹤電路，其中，該複數個級聯電晶體之閾值電壓低於或等於形成該記憶體單元陣列之記憶體單元的電晶體之閾值電壓。
TW098100299A 2008-11-07 2009-01-07 記憶體電路及用於記憶體電路之追蹤電路 TWI407447B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/266,593 US7787317B2 (en) 2008-11-07 2008-11-07 Memory circuit and tracking circuit thereof

Publications (2)

Publication Number Publication Date
TW201019340A TW201019340A (en) 2010-05-16
TWI407447B true TWI407447B (zh) 2013-09-01

Family

ID=42165090

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098100299A TWI407447B (zh) 2008-11-07 2009-01-07 記憶體電路及用於記憶體電路之追蹤電路

Country Status (3)

Country Link
US (1) US7787317B2 (zh)
CN (2) CN101740095B (zh)
TW (1) TWI407447B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7889583B2 (en) * 2008-11-07 2011-02-15 Mediatek Inc. Memory circuit and tracking circuit thereof
US8284626B2 (en) * 2010-03-08 2012-10-09 Texas Instruments Incorporated Voltage compensated tracking circuit in SRAM
CN103632713B (zh) * 2012-08-29 2017-03-29 中芯国际集成电路制造(上海)有限公司 静态随机存取存储器及其存储性能的改善方法
US8929160B2 (en) * 2013-02-28 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit
CN103745744A (zh) * 2013-12-25 2014-04-23 苏州宽温电子科技有限公司 一种提高sram良率的补偿电路
TWI602196B (zh) * 2014-04-02 2017-10-11 補丁科技股份有限公司 記憶體元件的控制方法、記憶體元件以及記憶體系統
US9589604B1 (en) 2015-09-17 2017-03-07 International Business Machines Corporation Single ended bitline current sense amplifier for SRAM applications
US9685209B1 (en) * 2016-04-19 2017-06-20 Stmicroelectronics International N.V. Circuit for generating a sense amplifier enable signal with variable timing
US11232833B2 (en) * 2017-08-17 2022-01-25 Arm Limited Dummy bitline circuitry
US10522205B1 (en) * 2018-06-20 2019-12-31 Micron Technology, Inc. Apparatuses and method for reducing row address to column address delay
CN113140241B (zh) * 2020-01-16 2024-07-30 中芯国际集成电路制造（天津）有限公司 Mram存储器及mram阵列读取电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6717842B2 (en) * 2002-08-09 2004-04-06 Renesas Technology Corp. Static type semiconductor memory device with dummy memory cell
US6982914B2 (en) * 2003-01-16 2006-01-03 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100416623B1 (ko) * 2002-05-03 2004-02-05 삼성전자주식회사 프로세스 트랙킹 회로를 구비하는 감지증폭기 인에이블신호 발생회로 및 이를 구비하는 반도체 메모리장치
US6754131B2 (en) * 2002-08-29 2004-06-22 Micron Technology, Inc. Word line driver for negative voltage
JP4439167B2 (ja) * 2002-08-30 2010-03-24 株式会社ルネサステクノロジ 半導体記憶装置
JP2004199759A (ja) * 2002-12-17 2004-07-15 Fujitsu Ltd 半導体記憶装置
KR100555535B1 (ko) * 2003-12-04 2006-03-03 삼성전자주식회사 활성화 시점을 제어할 수 있는 감지 증폭기 드라이버를 구비하는 반도체 장치 및 감지 증폭기 인에이블 신호 발생방법
US7142466B1 (en) * 2005-10-14 2006-11-28 Texas Instruments Incorporated Determining optimal time instances to sense the output of a memory array which can generate data outputs with variable delay

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6717842B2 (en) * 2002-08-09 2004-04-06 Renesas Technology Corp. Static type semiconductor memory device with dummy memory cell
US6982914B2 (en) * 2003-01-16 2006-01-03 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device

Also Published As

Publication number Publication date
US20100118628A1 (en) 2010-05-13
TW201019340A (en) 2010-05-16
CN103426456A (zh) 2013-12-04
CN101740095B (zh) 2013-09-04
US7787317B2 (en) 2010-08-31
CN101740095A (zh) 2010-06-16

Similar Documents

Publication Publication Date Title
TWI407447B (zh) 記憶體電路及用於記憶體電路之追蹤電路
US8351292B2 (en) Semiconductor device and data processing system
US8804446B2 (en) Semiconductor device having equalizing circuit equalizing pair of bit lines
US7116596B2 (en) Method of apparatus for enhanced sensing of low voltage memory
US7872926B2 (en) Input buffer and method with AC positive feedback, and a memory device and computer system using same
JP2004039204A (ja) ワードライン駆動回路
US9496014B2 (en) Random access memory and memory access method thereof
US7889583B2 (en) Memory circuit and tracking circuit thereof
US10339988B2 (en) Input buffer circuit
KR100318321B1 (ko) 반도체 메모리의 비트 라인 균등화 신호 제어회로
US10366764B2 (en) Sense amplifier for detecting data read from memory cell
KR20150093080A (ko) 반도체장치
US6891763B1 (en) Input buffer with differential amplifier
US6522593B2 (en) Sense amplifier circuit for semiconductor device
US7512019B2 (en) High speed digital signal input buffer and method using pulsed positive feedback
US6597201B1 (en) Dynamic predecoder circuitry for memory circuits
KR102307368B1 (ko) 입력 버퍼 회로
US10311941B1 (en) Apparatuses and methods for input signal receiver circuits
KR100652796B1 (ko) 반도체 메모리 장치
JPH04214291A (ja) 半導体集積回路装置
KR100365432B1 (ko) 센스 앰프 구동 신호 발생기
US5304857A (en) Pulse generating circuit for semiconductor device
US20100034035A1 (en) Address latch circuit and semiconductor memory apparatus using the same
JP2000269800A (ja) 半導体出力回路
KR19980069481A (ko) 고속 메모리 장치용 섹션 워드라인 구동 펄스생성 방법