CN103137206A - 反熔丝控制电路 - Google Patents

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Abstract

本发明提供一种反熔丝控制电路，包括第一电源电压施加单元、第二电源电压施加单元、以及控制单元。第一电源电压施加单元被配置为响应于加电信号而选择性施加第一电源电压至输出节点。第二电源电压施加单元被配置为响应于编程信号而选择性施加第二电源电压至所述输出节点。控制单元被配置为当所述编程信号被去激活时响应于所述加电信号而控制输出节点与反熔丝之间的连接。

Description

反熔丝控制电路
相关申请的交叉引用
本申请要求2011年11月29日向韩国知识产权局提交的韩国专利申请No.10-2011-0126140的优先权，其全部内容通过引用合并于此。
技术领域
本发明的实施例涉及一种半导体集成电路，具体而言，涉及一种半导体集成电路的反熔丝控制电路。
背景技术
一般而言，在半导体集成电路中，封装后所使用的熔丝通常称为反熔丝。原因是封装前的熔丝是通过切断来执行修复，而封装后所使用的熔丝是通过互连而不是通过切断来执行修复。也就是说，反熔丝是针对封装前的熔丝而言的术语。这表示熔丝在正常状态下为电开路，且在导体之间的绝缘体由于高电压的施加而断裂时为电短路。
图1是一般的反熔丝控制电路的电路图。
在图1中，反熔丝控制电路可以被配置为包括第一反相器IV1和第一PMOS晶体管P1，第一反相器IV1将加电(power up)信号PWRUP反相并输出，第一PMOS晶体管P1连接在用于施加外部电源电压Vext的端子与第一节点nd1之间，经由其栅极接收第一反相器IV1的输出信号。反熔丝控制电路还可以包括第二PMOS晶体管P2，第二PMOS晶体管P2连接在用于施加外部电源电压Vext的端子与第一节点nd1之间，并且第二PMOS晶体管P2可以经由其栅极接收编程信号PG。反熔丝控制电路还可以包括第三PMOS晶体管P3，第三PMOS晶体管P3连接在第一节点nd1与反熔丝F1之间，且第三PMOS晶体管P3可以经由其栅极接收接地电压Vss。另外，反熔丝控制电路可以包括第三NMOS晶体管N3，第三NMOS晶体管N3连接在第一节点nd1与反熔丝F1之间，以经由其栅极接收电源电压Vbba，并施加反向偏置电压Vbbf至体端子(bulkterminal)。
此外，第一节点nd1的输出端子与第四PMOS晶体管P4和第五PMOS晶体管P5以及第一NMOS晶体管N1和第二NMOS晶体管N2形成交叉耦合结构，且包括第一锁存单元R1，所述第一锁存单元R1包括第二反相器IV2和第三反相器IV3。另外，第四反相器IV4将第一锁存单元R1的输出反相以输出输出信号anti_anz。
以下将参考图1就编程模式和一般操作模式来说明根据现有技术的反熔丝控制电路的操作过程。
首先是编程模式。当编程信号PG为低电平且反熔丝F1断开时，第二PMOS晶体管P2导通。此外，当加电信号PWRUP为低电平时，第一PMOS晶体管P1关断，使得第一节点nd1被设定成外部电源电压Vext的电平。
在此情况下，反向偏置电压Vbbf的电平被设定为-3V或为低于-3V的背栅偏压(LVBB)。在此，低背栅极偏压(LVBB)是由内部电压发生器提供的电压。
一般而言，在编程模式操作时反熔丝控制电路处于电阻非常小的短路状态，而反熔丝F1的绝缘体断开。
然后是一般操作模式。在一般操作模式下，编程信号PG被设定成高电平，使得第一节点nd1的电压值由加电信号PWRUP限定。在此情况下，反向偏置电压Vbbf被设定为接地电压Vss的电平。另外，电源电压Vbba的电压电平被设定为外部电源电压Vext的电平以将第三NMOS晶体管N3导通。
在此情况下，当反熔丝F1未被编程时，第一节点nd1的高电平由第一锁存单元R1保持，且输出信号anti_anz的逻辑电平由第四反相器IV4设定成低电平。
另一方面，当反熔丝F1被编程时，反向偏置电压Vbbf的电压电平变为接地电压Vss的电平。在此情况下，当加电信号PWRUP变化到低电平时，第一节点nd1的电压变为低电平，因此，储存在第一锁存单元R1中的高电平的信号变为低电平。因此，第一锁存单元R1的输出信号由第四反相器IV4反相，因此输出信号anti_anz被输出为高电平。
但是，当反熔丝F1为一般操作模式时，第三PMOS晶体管P3和第三NMOS晶体管N3一直处在导通状态，使得第一节点nd1的电压一直被提供给反熔丝F1。当反熔丝F1未被编程时，即使在一般操作模式中第一节点nd1的电压一直被提供给反熔丝F1，但反熔丝F1处在开路状态以防止电流泄漏或由于电流泄漏所造成的故障。但是，当反熔丝F1被编程时，在一般操作模式中，反熔丝F1由于工艺变化而具有高电阻值，使得发生电流泄漏且导致由于电流泄漏所造成的故障。
发明内容
在本发明的一个实施例中，一种反熔丝控制电路包括：第一电源电压施加单元，所述第一电源电压施加单元被配置为响应于加电信号而选择性施加第一电源电压至输出节点；第二电源电压施加单元，所述第二电源电压施加单元被配置为响应于编程信号而选择性施加第二电源电压至所述输出节点；以及控制单元，所述控制单元被配置为当所述编程信号被去激活时响应于所述加电信号而控制输出节点与反熔丝之间的连接。
附图说明
结合附图说明本发明的特征、方面以及实施例，其中：
图1是现有技术的反熔丝控制电路的电路图；
图2是根据本发明的一个实施例的反熔丝控制电路的电路图；
图3是图2所示的熔丝感测使能信号发生器的电路图；以及
图4是图3所示的熔丝感测使能信号的时序图。
具体实施方式
以下将结合附图通过示例性实施例来说明根据本发明的实施例的反熔丝控制电路。
图2是根据本发明的一个实施例的反熔丝控制电路的电路图。
参见图2，本发明的一个实施例的反熔丝控制电路可以被配置为包括第一电源电压施加单元100、第二电源电压施加单元200、反熔丝F2、第二锁存单元R2和控制器300。第一电源电压施加单元100可以响应于加电信号PWRUP而输出外部电源电压Vext至第二节点nd2。第二电源电压施加单元200可以响应于编程信号PG而输出外部电源电压Vext至第二节点nd2。反熔丝F2可以连接在第二节点nd2与反向偏置电压Vbbf之间。第二锁存单元R2可以接收第二节点nd2的输出信号以产生输出信号anti_anz。另外，控制器300可以响应于加电信号PWRUP和编程信号PG而控制第二节点nd2与反熔丝之间的连接。
第一电源电压施加单元100可以被配置为包括：第五反相器IV5，第五反相器IV5将加电信号PWRUP反相并输出；以及第六PMOS晶体管P6，第六PMOS晶体管P6连接在外部电源电压Vext施加端子与第二节点nd2之间，以经由其栅极接收第五反相器IV5的输出信号。
第二电源电压施加单元200可以被配置为包括第七PMOS晶体管P7，第七PMOS晶体管P7连接在外部电源电压Vext施加端子与第二节点之间，使得第七PMOS晶体管P7经由其栅极接收编程信号PG。
第二锁存单元R2可以被配置为包括：第五NMOS晶体管N5，第五NMOS晶体管N5连接在第三节点nd3与接地电压Vss之间以经由其栅极接收第二节点nd2的输出信号；第六NMOS晶体管N6，第六NMOS晶体管N6连接在第四节点nd4与接地电压Vss之间以接收第五节点nd5的输出信号；第九PMOS晶体管P9，第九PMOS晶体管P9连接在外部电源电压Vext施加端子与第三节点nd3之间，使得第九PMOS晶体管经由其栅极接收第四节点nd4的输出信号；第十PMOS晶体管P10，第十PMOS晶体管P10连接在外部电源电压Vext施加端子与第四节点nd4之间，使得第十PMOS晶体管P10经由其栅极接收第三节点nd3的输出信号；第七反相器IV7，第七反相器IV7将第二节点nd2的输出信号反相且输出反相的输出信号至第五节点nd5；第八反相器IV8，第八反相器IV8将第五节点nd5的输出信号反相且输出反相的输出信号至第二节点nd2；以及第九反相器IV9，第九反相器IV9将第四节点nd4的输出信号反相且输出输出信号anti_anz。
控制单元300可以被配置为包括：熔丝感测使能信号发生器310，熔丝感测使能信号发生器310响应于加电信号PWRUP和编程信号PG而产生熔丝感测使能信号FSEN；以及开关单元320，开关单元320响应于熔丝感测使能信号FSEN而控制提供给反熔丝F2的第二节点nd2的输出。
开关单元320可以被配置为包括：第六反相器IV6，第六反相器IV6将熔丝感测使能信号FSEN反相并输出；第八PMOS晶体管P8，第八PMOS晶体管P8连接在第二节点nd2与反熔丝F2之间以经由其栅极接收第六反相器IV6的输出信号；以及第四晶体管N4，第四晶体管N4连接在第二节点nd2与反熔丝F2之间以接收熔丝感测使能信号FSEN。
当编程信号PG处于编程模式时，逻辑电平转变成低电平，而当编程信号PG处于一般操作模式时，逻辑电平转变成高电平。
也就是说，编程信号PG在编程模式中被激活，而在一般操作模式中被去激活。
当加电信号PWRUP处于加电状态时，逻辑电平转变成高电平，而当加电信号PWRUP完成时，逻辑电平转变至低电平。
也就是说，加电信号PWRUP在处于加电状态的状态下被激活，而在加电完成时被去激活。
将参考图2说明反熔丝控制电路的操作。
首先是编程模式。当反熔丝F2断开时，编程信号PG和加电信号PWRUP的逻辑电平转变成低电平。
因此，接收低电平的加电信号PWRUP的第一电源电压驱动单元100未被驱动，而接收低电平的编程信号PG的第二电源电压施加单元200被驱动。
在此情况下，第二节点nd2的电压电平与施加至第二电源电压施加单元200的外部电源电压Vext的电平相等。
此外，熔丝感测使能信号发生器310在编程信号PG的逻辑电平转变成低电平时输出高电平的熔丝感测使能信号FSEN。
开关单元320接收高电平的熔丝感测使能信号FSEN，并将第二节点nd2的电压提供给反熔丝F2。
在此情况下，反向偏置电压Vbbf的电平被设定成-3V或更低的电压，即低背栅偏压(LVBB)。在此，LVBB是由内部电压发生器提供的电压。
在编程模式操作期间，反熔丝F2在反熔丝F2的绝缘体由于第二节点nd2与反向偏置电压Vbbf之间的电压差而断开时处在具有非常小的电阻的短路状态。
此外，在一般操作模式中，编程信号PG的逻辑电平保持高电平，第二节点nd2的电压值由加电信号PWRUP限定。在此情况下，反向偏置电压Vbbf的电平被设定成接地电压Vss的电平。
当反熔丝F2未被编程时，反熔丝控制电路的操作将说明如下。
首先，当半导体集成电路处于加电状态时，加电信号PWRUP的逻辑电平转换成高电平。
当高电平的加电信号PWRUP输入至第一电源电压施加单元100时，第二节点nd2的电压变为外部电源电压Vext的电平。第二锁存单元R2接收第二节点nd2的输出以输出低电平的输出信号anti_anz。
接着，当完成半导体集成电路的加电时，加电信号PWRUP的逻辑电平转变为低电平。当低电平的加电信号PWRUP输入至第一电源电压施加单元100时，外部电源电压Vext未被施加至第二节点nd2。但是，反熔丝F2处于开路状态，因此第二锁存单元R2响应于高电平的加电信号PWRUP以允许第一电源电压施加单元100保持外部电源电压Vext输出至第二节点nd2，并输出低电平的输出信号anti_anz。
另一方面，当反熔丝F2被编程时，反熔丝控制电路的操作将说明如下。
首先，当半导体集成电路处于加电状态时，加电信号PWRUP的逻辑电平转变成高电平。
熔丝感测使能信号发生器310响应于高电平的加电信号PWRUP和高电平的编程信号PG而输出低电平的熔丝感测使能信号FSEN。
开关单元320响应于低电平的熔丝感测使能信号FSEN而阻挡将第二节点nd2的电压提供给反熔丝F2。
第一电源电压施加单元100响应于高电平的加电信号PWRUP而输出外部电源电压Vext至第二节点nd2。第二锁存单元R2接收来自第二节点nd2的外部电源电压Vext的电平的输出以输出低电平的输出信号anti_anz。
接着，当完成半导体集成电路的加电时，加电信号PWRUP的逻辑电平变为低电平。
熔丝感测使能信号发生器310接收低电平的加电信号PWRUP和高电平的编程信号PG以产生具有持续预定时长的高电平时段的熔丝感测使能信号FSEN。
开关单元320接收具有持续预定时长的高电平时段的熔丝感测使能信号FSEN，且响应于熔丝感测使能信号FSEN而以所述预定时长连接在第二节点nd2与反熔丝F2之间。
在此情况下，在第二节点nd2与反熔丝F2之间形成电流路径。当加电信号PWRUP转变成高电平时，储存在第二锁存单元R2中的外部电源电压Vext被提供给反熔丝，且第二节点nd2的电压电平为低。因此，当经过足够的时间时，第二节点nd2的逻辑电平转变成低电平。第二锁存单元R2接收第二节点nd2的输出以输出高电平的输出信号anti_anz。
图3说明图2所示的熔丝感测使能信号发生器310。
参考图3，熔丝感测使能信号发生器310可以被配置为包括第十反相器IV10，第十反相器IV10将加电信号PWRUP反相并输出。熔丝感测使能信号发生器310还可以包括第一延迟器件D1，第一延迟器件D1将第十反相器IV10的输出延迟预定的时长。另外，熔丝感测使能信号发生器310可以包括第一或非门NR1，第一或非门NR1对加电信号PWRUP、以及第一延迟器件D1的输出信号进行逻辑运算以产生设置信号SET。熔丝感测使能信号发生器310还可以包括第二延迟器件D2，第二延迟器件D2将设置信号SET延迟预定的时长以输出复位信号RST。熔丝感测使能信号发生器310还可以包括第三锁存单元R3，第三锁存单元R3接收设置信号SET和复位信号RST并对设置信号SET和复位信号RST进行逻辑运算以产生第六节点nd6的输出信号。最后，熔丝感测使能信号发生器310可以包括第一与非门ND1，第一与非门ND1对第六节点nd6的输出信号和编程信号PG进行逻辑运算以产生熔丝感测使能信号FSEN。
第三锁存单元R3可以被配置为包括：第二或非门NR2，第二或非门NR2对设置信号SET和第三或非门NR3的输出信号进行逻辑运算；以及第三或非门R3，第三或非门R3对复位信号RST和第二或非门NR2的输出信号进行逻辑运算。
图4为熔丝感测使能信号FSEN的时序图。
以下将参考图2至图4说明根据本发明的实施例的与熔丝感测使能信号FSEN有关的操作时序和反熔丝控制电路的操作。
首先，将说明编程模式的情况。参见图3，在编程模式的情况下，第一与非门ND1接收低电平的编程信号PG，而不管第六节点nd6的输出如何，从而第一与非门ND1产生高电平的熔丝感测使能信号FSEN。
开关单元320接收高电平的熔丝感测使能信号FSEN，并将第二节点nd2的电压提供给反熔丝F2。
接着，以下将说明当反熔丝F2未被编程时的一般操作模式的情况。
在此，当反熔丝F2未被编程时，第一电源电压施加单元100根据加电信号PWRUP来判定第二节点nd2的电压电平。
在此情况下，在反熔丝F2开路的状态下，第二节点nd2的电压不受反熔丝F2的影响。
但是，即使反熔丝F2处在开路状态，熔丝感测使能信号发生器310也产生熔丝感测使能信号FSEN。
更具体而言，将参考图3和4说明在加电状态下的操作。
在加电状态下，加电信号PWRUP转变成高电平。熔丝感测使能信号发生器310在加电信号PWRUP变为高电平的一段时间内产生低电平的设置信号SET和低电平的复位信号RST。第三锁存单元R3接收低电平的设置信号SET和复位信号RST以产生第六节点nd6的输出信号。第一与非门ND1接收第六节点nd6的输出信号和高电平的编程信号PG以产生低电平的熔丝感测使能信号FSEN。
在此情况下，将参考图2说明反熔丝控制电路的操作。当高电平的加电信号PWRUP输入至第一电源电压施加单元100时，第二节点nd2的电压变为外部电源电压Vext的电平。第二锁存单元R2接收来自第二节点nd2的输出以输出低电平的输出信号anti_anz。
在此情况下，连接在第二节点nd2与反熔丝F2之间的开关单元320阻断将第二节点nd2的电压提供给反熔丝F2。
以下将参考图3和4说明在完成加电的状态下的操作。
当完成加电时，加电信号PWRUP变为低电平。当加电信号PWRUP变为低电平时，熔丝感测使能信号发生器310产生高电平时段与第一延迟器件D1的延迟长度一样长的设置信号SET。此外，熔丝感测使能信号发生器310将设置信号SET变为高电平，并产生高电平时段与第一延迟器件D1的延迟长度一样长的复位信号SET，但具有高电平的复位信号RST是在经过与第二延迟器件D2的延迟长度相对应的预定时长之后产生的。在此情况下，熔丝感测使能信号发生器310产生高电平时段与第二延迟器件D2的延迟长度一样长的熔丝感测使能信号FSEN，所述高电平时段从设置信号SET变为高电平的时刻起到复位信号RST变为高电平的时刻止。
在此情况下，将参考图2说明反熔丝控制电路的操作。连接在第二节点nd2与反熔丝F2之间的开关单元320将第二节点nd2与反熔丝F2连接。但是，反熔丝F2处在开路状态，因此在第二节点nd2与反熔丝F2之间未形成电流路径。
当低电平的加电信号PWRUP输入至第一电源电压施加单元100时，外部电源电压Vext未施加至第二节点nd2。但是，第二锁存单元R2允许第一电源电压施加单元100在加电信号PWRUP变为低电平之前在第二节点nd2处保持外部电源电压Vext输出至第二节点nd2。因此，第二锁存单元R2输出低电平的输出信号anti_anz。
接着，以下将说明当反熔丝F2被编程时的一般操作模式的情况。
首先，以下将参考图3和图4说明在加电状态下的操作。
在半导体集成电路的加电状态下，加电信号PWRUP转变成高电平。熔丝感测使能信号发生器310在加电信号PWRUP变为高电平的时段内产生低电平的设置信号SET和低电平的复位信号RST。第三锁存单元R3接收低电平的设置信号SET和复位信号RST以产生第六节点nd6的输出信号。第一与非门ND1接收第六节点nd6的输出信号和高电平的编程信号PG以产生低电平的熔丝感测使能信号FSEN。
在此情况下，将参考图2说明反熔丝控制电路的操作。
接收高电平的加电信号PWRUP的第一电源电压施加单元100输出外部电源电压Vext至第二节点nd2。
但是，连接在第二节点nd2与反熔丝F2之间的开关单元320接收低电平的熔丝感测使能信号FSEN以阻断第二节点nd2与反熔丝F2之间的电流路径。
第二锁存单元R2经由第二节点nd2接收来自第一电源电压施加单元100的外部电源电压Vext以输出低电平的输出信号anti_anz。
以下将参考图3和图4说明在完成加电的状态下的操作。
当完成半导体集成电路的加电状态时，加电信号PWRUP变为低电平。当加电信号PWRUP变为低电平时，熔丝感测使能信号发生器310产生高电平时段的时长与第一延迟器件D1的延迟长度一样长的设置信号SET。此外，熔丝感测使能信号发生器310将设置信号SET变为高电平，并产生高电平时段的时长与第一延迟器件D1的延迟长度一样长的复位信号RST。在经过与第二延迟器件D2的延迟长度相对应的预定时长之后，复位信号RST转变成高电平。在此情况下，熔丝感测使能信号发生器310产生高电平时段与第二延迟器件D2的延迟长度一样长的熔丝感测使能信号FSEN，所述高电平时段从设置信号SET变为高电平的时刻起到复位信号RST变为高电平的时刻止。
因此，在反熔丝F2被编程的状态下的一般操作模式的情况中，当完成半导体集成电路的加电且执行了转变到低电平时，产生高电平时段与第二延迟器件D2的延迟长度的一样长的熔丝感测使能信号FSEN。
连接在第二节点nd2与反熔丝F2之间的开关单元320接收高电平时长与第二延迟器件D2的延迟长度一样长的熔丝感测使能信号FSEN，从而以预定时长在第二节点nd2与反熔丝F2之间形成电流路径。第二节点nd2的电压电平因电流路径而从第二锁存单元R2所保持的外部电压Vext的电平降低。当经过预定时长之后熔丝感测使能信号FSEN变为低电平时，第二节点nd2与反熔丝F2之间的电流路径阻断。
当第二节点nd2的电压电平降低且因此成为逻辑低电平时，第二锁存单元R2输出高电平的输出信号anti_anz。
虽然以上已经描述了某些实施例，但本领域的技术人员会理解这些描述的实施例仅是示例性的。因此，本文所述的器件不应当限于描述的实施例。确切地说，本文所述的器件应当仅根据所附权利要求书并结合以上说明书和附图来限定。

Claims (11)

1.一种反熔丝控制电路，包括：
第一电源电压施加单元，所述第一电源电压施加单元被配置为响应于加电信号而选择性地施加第一电源电压至输出节点；
第二电源电压施加单元，所述第二电源电压施加单元被配置为响应于编程信号而选择性地施加第二电源电压至所述输出节点；以及
控制单元，所述控制单元被配置为当所述编程信号被去激活时响应于所述加电信号而控制输出节点与反熔丝之间的连接。
2.如权利要求1所述的反熔丝控制电路，还包括锁存单元，所述锁存单元被配置为锁存并输出所述输出节点的输出信号。
3.如权利要求1所述的反熔丝控制电路，其中，当所述编程信号被激活时，所述控制单元施加所述第二电源电压至所述反熔丝。
4.如权利要求1所述的反熔丝控制电路，其中，当所述编程信号被去激活时，所述控制单元响应于所述加电信号而选择性地施加所述第一电源电压至所述反熔丝。
5.如权利要求4所述的反熔丝控制电路，其中，当所述加电信号被激活时，所述控制单元阻断所述第一电源电压施加至所述反熔丝。
6.如权利要求4所述的反熔丝控制电路，其中，所述控制单元以从所述加电信号被去激活的去激活定时起的预定时长内施加所述第一电源电压至所述反熔丝。
7.如权利要求1所述的反熔丝控制电路，其中，所述控制单元包括：
熔丝感测使能信号发生器，所述熔丝感测使能信号发生器响应于所述加电信号和所述编程信号而产生控制所述输出节点与所述反熔丝之间的连接的熔丝感测使能信号；以及
开关单元，所述开关单元响应于所述熔丝感测使能信号而选择性地将所述输出节点与所述反熔丝连接。
8.如权利要求7所述的反熔丝控制电路，其中，所述熔丝感测使能信号发生器包括：
反相器，所述反相器将所述加电信号反相并输出；
第一延迟器件，所述第一延迟器件以预定时长延迟并输出所述反相器的输出信号；
或非门，所述或非门对所述加电信号和所述第一延迟器件的输出信号执行逻辑运算；
第二延迟器件，所述第二延迟器件以预定时长延迟并输出所述或非门的输出信号；
锁存器，所述锁存器锁存所述或非门的输出信号和所述第二延迟器件的输出信号；以及
与非门，所述与非门对所述锁存器的输出信号和所述编程信号执行逻辑运算以产生所述熔丝感测使能信号。
9.如权利要求7所述的反熔丝控制电路，其中，所述开关单元包括：
反相器，所述反相器将所述熔丝感测使能信号反相并输出；
PMOS晶体管，所述PMOS晶体管连接在所述输出节点与所述反熔丝之间以接收所述反相器的输出信号；以及
NMOS晶体管，所述NMOS晶体管连接在所述输出节点与所述反熔丝之间以接收所述熔丝感测使能信号。
10.如权利要求1所述的反熔丝控制电路，其中，所述第一电源电压施加单元包括：
反相器，所述反相器将所述加电信号反相并输出；以及
第一PMOS晶体管，所述第一PMOS晶体管经由其栅极接收所述反相器的输出信号，并选择性地施加所述第一电源电压至所述输出节点。
11.如权利要求1所述的反熔丝控制电路，其中，所述第二电源电压施加单元包括第一PMOS晶体管，所述第一PMOS晶体管经由其栅极接收所述编程信号，并选择性地施加所述第二电源电压至所述输出节点。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105182834A (zh) * 2014-06-16 2015-12-23 爱思开海力士有限公司 电子器件和包括电子器件的电子系统

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102239755B1 (ko) * 2014-12-05 2021-04-14 에스케이하이닉스 주식회사 리페어 정보 저장 회로 및 이를 포함하는 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030218493A1 (en) * 2002-05-27 2003-11-27 Kang-Youl Lee Antifuse Circuit
CN1577800A (zh) * 2003-07-17 2005-02-09 株式会社东芝 读/编程电位发生电路
CN101119108A (zh) * 2007-09-18 2008-02-06 钰创科技股份有限公司 一种熔丝电路
US20110235452A1 (en) * 2010-03-29 2011-09-29 Kim Kwi-Dong Semiconductor memory device and method for operating the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5831923A (en) * 1996-08-01 1998-11-03 Micron Technology, Inc. Antifuse detect circuit
KR100247937B1 (ko) * 1997-11-12 2000-03-15 윤종용 퓨징 장치
KR100359855B1 (ko) * 1998-06-30 2003-01-15 주식회사 하이닉스반도체 가변전압발생기를이용한앤티퓨즈의프로그래밍회로
US6288964B1 (en) * 1999-07-23 2001-09-11 Micron Technology, Inc. Method to electrically program antifuses
KR100756784B1 (ko) 2001-12-28 2007-09-07 주식회사 하이닉스반도체 반도체 소자의 안티 퓨즈 프리챠지회로
KR100439104B1 (ko) 2002-07-11 2004-07-05 주식회사 하이닉스반도체 안티퓨즈 제어 회로
JP4138521B2 (ja) * 2003-02-13 2008-08-27 富士通株式会社 半導体装置
KR20100079185A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 퓨즈 회로 및 그의 레이아웃 방법
JP2010165397A (ja) * 2009-01-14 2010-07-29 Toshiba Corp 不揮発性半導体記憶装置
US8274321B2 (en) * 2009-11-30 2012-09-25 Hynix Semiconductor Inc. Fuse circuit and operation method thereof
KR20110090624A (ko) * 2010-02-04 2011-08-10 삼성전자주식회사 퓨즈 회로 및 이를 포함하는 반도체 장치
KR20110108769A (ko) * 2010-03-29 2011-10-06 주식회사 하이닉스반도체 퓨즈 회로 및 이를 이용한 리페어 제어 회로
US8391091B2 (en) * 2011-07-21 2013-03-05 Elite Semiconductor Memory Technology Inc. Anti-fuse circuit and method for anti-fuse programming and test thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030218493A1 (en) * 2002-05-27 2003-11-27 Kang-Youl Lee Antifuse Circuit
CN1577800A (zh) * 2003-07-17 2005-02-09 株式会社东芝 读/编程电位发生电路
CN101119108A (zh) * 2007-09-18 2008-02-06 钰创科技股份有限公司 一种熔丝电路
US20110235452A1 (en) * 2010-03-29 2011-09-29 Kim Kwi-Dong Semiconductor memory device and method for operating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105182834A (zh) * 2014-06-16 2015-12-23 爱思开海力士有限公司 电子器件和包括电子器件的电子系统
CN105182834B (zh) * 2014-06-16 2019-06-04 爱思开海力士有限公司 电子器件和包括电子器件的电子系统

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