KR100195976B1

KR100195976B1 - 반도체 집적회로장치

Info

Publication number: KR100195976B1
Application number: KR1019950002781A
Authority: KR
Inventors: 마마사오 구리야; 히로노리 반바
Original assignee: 니시무로 타이죠; 가부시키가이샤 도시바
Priority date: 1994-02-15
Filing date: 1995-02-15
Publication date: 1999-06-15
Also published as: KR950025952A; JP3142435B2; US5559744A; JPH07225262A

Abstract

본 발명은 고전위를 입력하는 일 없이 테스트모드로 설정할 수 있고, 테스트시에 전체 신호를 자유롭게 사용할 수 있으면서 테스트가 판수에 의해 제한되는 일이 없는 테스트모드 설정회로를 구비한 반도체 집적회로장치를 제공하는 것을 그 목적으로 한다. 테스트모드 설정회로(36)는 테스트모드 설정신호(MDS)와 핀(10)으로부터 입력된 신호의 논리적을 얻는 논리적수단(37,38)과 이 논리적수단의 출력으로 세트되고, 테스트모드 설정해제신호(MDC)로 리세트되는 래치수단(39)을 갖추고 있다. 테스트모드 설정신호에 응답해서 래치수단에 테스트 내용을 래치한 후, 래치 데이터와 반도체 집적회로장치의 상태 설정에 따라 희망하는 테스트를 실행하는 것을 특징으로 한다. 고전위 검지회로를 이용하지 않으므로, 고전위의 입력없이 테스트모드로 설정할 수 있으면서 핀수의 증가도 없다. 더욱이, 전체 신호를 자유롭게 사용할 수 있고 테스트가 핀수에 의해 제한되는 일도 없다.

Description

반도체 집적회로장치

제1도는 본 발명의 제1실시예에 따른 반도체 집적회로장치에 대해 설명하기 위한 것으로, 반도체 기억장치에 있어서의 테스트모드 설정회로와 그 주변의 회로부를 추출해서 나타낸 회로도.

제2도는 커맨드입력의 경우의 테스트모드 설정허가신호를 출력하는 회로의 구성예를 나타낸 회로도.

제3도는 불휘발성 반도체 기억장치에 있어서의 게이트 디스터브 테스트에 관계하는 회로부를 추출해서 나타낸 회로도.

제4도는 제3도에 나타낸 회로에 있어서 각 회로에 전원을 인가하기 위한 전원회로의 구성예를 나타낸 회로도.

제5도는 제3도에 나타낸 회로의 게이트 디스터브 테스트에 있어서 각 신호의 타이밍도.

제6도는 게이트 디스터브 테스트중에 출력전압을 절환할 수 있는 전원회로의 구성예를 나타낸 회로도.

제7도는 2개의 워드선에 대해 동시에 기록을 행할 수 있는 어드레스버퍼의 구성예를 나타낸 회로도.

제8도는 종래의 반도체 집적회로장치에 대해 설명하기 위한 것으로, 반도체 기억장치에 있어서의 테스트모드 설정회로와 그 주변의 회로부를 추출해서 나타낸 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 어드레스 입력패드

36-1, 36-2 : 테스트모드 설정회로

37-1, 37-2 : 낸드게이트

38-1, 38-2, 40-1, 40-2, 41-1, 41-2 : 인버터

39-1, 39-2 : 래치회로 Add : 어드레스신호

MDS1, MDS2 : 모드설정 허가신호

MDC1, MDC2 : 모드설정 해제신호

POR : 파워온 리세트신호

TSi, TSj, TSk, TSl, TSm : 테스트신호

[산업상의 이용분야]

본 발명은 테스트모드 설정회로를 구비한 반도체 집적회로장치에 관한 것이다.

[종래의 기술 및 그 문제점]

반도체 집적회로장치, 예컨대 반도체기억장치에 있어서 테스트모드의 설정은 테스트에 관계없는 핀, 예컨대 어드레스핀에 통상의 입력레벨(0-5V)보다도 높은 전압(HH 레벨=약12V)이 인가되었을 때에 테스트신호를 발생시킴으로써 행해지고 있다. 제8도는 이와 같은 종래의 테스트모드 설정회로와 그 주변의 회로부를 추출해서 나타내고 있다. 제8도에 있어서, 10은 어드레스 입력패드이고, 11은 어드레스버퍼, 12는 테스트모드 설정회로로서 동작하는 고전위검지회로이다.

상기 어드레스버퍼(11)는 P채널형 MOS트랜지스터(13,14), N채널형 MOS트랜지스터(15,16) 및 인버터(17-20)로 구성되어 있다. 전원(Vcc)과 전원(Vss)간에는 상기 MOS트랜지스터(13,14,15)의 전류통로가 직렬로 접속되어 있다. MOS트랜지스터(14,15)의 접속점과 접지점(Vss)간에는 MOS트랜지스터(16)의 전류통로가 접속된다. 상기 MOS트랜지스터(13,16)의 게이트에는 칩이네이블신호(CE)(이후의 설명서에서는 부호의 다음에 붙은 는 그 신호의 반전신호를 나타낸다.)가 공급되고, 상기 MOS트랜지스터(14,15)의 게이트는 어드레스입력패드(10)에 접속된다. 인버터(17)의 입력단은 상기 MOS트랜지스터(14,15,16)의 드레인 공통접속점에 접속되고, 출력단은 인버터(18)의 입력단에 접속된다. 인버터(19)의 입력단은 상기 인버터(18)의 출력단에 접속되고, 그 출력단으로부터 내부어드레스신호(Ai)가 출력된다. 또한, 인버터(20)의 입력단은 상기 인버터(19)의 출력단에 접속되고, 그 출력단으로부터 내부어드레스신호(Ai)가 출력된다.

상기 고전위검지회로(12)는 P채널형 MOS트랜지스터(21,22)와, N채널형 MOS트랜지스터(23) 및, 인버터(24,25)로 구성되어 있다. MOS트랜지스터(21)의 소스는 어드레스입력패드(10)에 접속되고, 게이트 및 드레인은 MOS트랜지스터(22)의 소스에 접속된다. 이 MOS트랜지스터(22)의 게이트에는 전원(Vcc)이 인가되고, 드레인은 MOS트랜지스터(23)의 드레인에 접속되어 있다. MOS트랜지스터(23)의 게이트에는 전원(Vcc)이 인가되고, 소스는 접지점(Vss)에 접속되어 있다. 인버터(24)의 입력단은 상기 MOS트랜지스터(22,23)의 드레인 공통 접속점에 접속되고, 그 출력단은 인버터(25)의 입력단에 접속된다. 그리고, 이 인버터(25)의 출력단으로부터 반도체기억장치를 테스트모드로 절환하기 위한 테스트신호(TSi)가 출력된다.

상기와 같은 구성에 있어서, 칩이네이블신호(CE)가 H레벨일 때는 MOS트랜지스터(13)가 오프상태, MOS트랜지스터(16)가 온상태로 되므로 인버터(17)의 입력단이 L레벨로 설정되고, 내부어드레스신호(Ai)는 H레벨, 내부어드레스신호(Ai￣)는 L레벨로 고정된다. 칩이네이블신호(CE￣)가 L레벨로 반전되면 MOS트랜지스터(13)가 온상태, MOS트랜지스터(16)가 오프상태로 되고, 어드레스입력패드(10)에 공급된 어드레스신호(Add)가 MOS트랜지스터(14,15)로 이루어진 CMOS인버터에서 반전되어 인버터(17)의 입력단에 공급된다. 이에 의해 내부어드레스신호(Ai)는 외부로부터 공급되는 어드레스신호(Add)와 동상(同相)의 신호, 내부어드레스신호(Ai￣)는 어드레스신호(Add)와 역상(逆相)의 신호로 되며, 이들 내부어드레스신호(Ai,Ai￣)가 도시되지 않은 행디코더 또는 열디코더에 공급된다.

상기 고전위 검지회로(12)는 어드레스입력패드(10)에 인가되는 전위가 어드레스신호(Add)의 레벨(예컨대 0∼ 5V)일 때에는 MOS트랜지스터(22)가 오프상태, MOS트랜지스터(23)가 온상태로 되고, 인버터(25)로부터 출력되는 테스트신호(TSi)는 L레벨을 유지한다. 한편, 어드레스입력패드(10)에 HH레벨의 전위가 인가되면 MOS트랜지스터(21,22)가 온되고, MOS트랜지스터(23)가 오프되므로 인버터(24)의 입력단이 H레벨로 된다. 이에 의해 인버터(25)로부터 출력되는 테스트신호(TSi)가 H레벨로 되어 테스트모드로 된다.

이와 같은 구성의 테스트모드 설정회로는 칩을 패키지에 밀봉한 후에도 테스트가 행해지면서 핀수의 증가를 억제할 수 있다는 이점이 있어 널리 이용되고 있다.

그러나, 상술한 테스트모드 설정회로가 이용되는 일례로서 불휘발성 반도체기억장치(EPROM, 플래쉬 EEPROM 등)에 있어서의 게이트 디스터브 테스트를 고려하여 본다. 게이트디스터브 테스트에 있어서는 모든 워드선은 입력된 어드레스에 관계없이 전부 선택상태로 되므로, 행어드레스중 하나의 어드레스 입력핀을 HH레벨을 입력하기 위한 테스트모드설정핀으로서 사용할 수 있다.

그러나, 예컨대 감지증폭기에 대한 테스트모드와 같이 모든 제어신호 및 모든 어드레스신호를 입력해서 동작시킬 필요가 있는 테스트에서는 테스트모드 설절용의 핀이 정의될 수 없는 경우가 나온다. 또한, 핀수에는 제한이 있으므로, 패키지 밀봉상태로 할 수 있는 테스트모드의 수에도 한계가 있다. 더욱이, 예컨대 상기 게이트 디스터브 테스트중에 전원회로의 일부의 설정을 변경하거나 절환하거나 다른 트랜지스터(예컨대, Y셀렉터)에 워드선과 마찬가지의 스트레스를 인가하거나 하는 다수의 항목을 조합한 테스트를 실시하는 것은 더욱 곤란하다.

한편, 테스트를 행하는 측에서는 12V라는 고전압의 신호를 발생시킬 필요가 있는데, IC테스트에서는 이와 같은 높은 전압을 발생시키는 단자는 적기 때문에 테스트의 준비에 많은 노력이 필요로 되는 등의 문제가 발생한다.

특히, 제8도에 나타낸 바와 같은 종래의 테스트모드 설정회로를 구비한 반도체 기억장치에서는 설정할 수 있는 테스트의 종류, 조합 및 수 등에 한계가 있기 때문에 개발 및 불량해석에 지장을 초래하는 경우가 많았다.

상기와 같이 종래의 테스트모드 설정회로를 구비한 반도체 집적회로장치에서는 모든 핀수가 필요로 되는 테스트에서는 테스트모드 설정용의 핀을 정의할 수 없다는 문제가 있다. 또한, 테스트모드 설정회로로서 고전위 검지회로를 이용하면 설정할 수 있는 테스트의 종류, 조합 및 수에 한계가 있기 때문에 다수의 항목을 조합한 테스트의 실시가 더욱 곤란했다. 더욱이, IC테스터에서는 고전압을 발생시키는 단자가 적기 때문에 테스트의 준비에 많은 노력이 필요하다는 문제도 있다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 고전위를 입력하는 일 없이 테스트모드로 설정할 수 있는 테스트모드 설정회로를 구비한 반도체 집적회로장치를 제공함에 그 목적이 있다.

또한, 모든 핀을 사용한 상태의 테스트가 가능한 테스트모드 설정회로를 구비한 반도체 집적회로장치를 제공함에 또 다른 목적이 있다.

또한, 설정할 수 있는 테스트의 종류와 조합 및 수가 핀수에 의해 제한되는 일이 없으면서 다수의 항목을 조합시킨 테스트가 가능한 테스트모드 설정회로를 구비한 반도체 집적회로장치를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명에 따른 테스트모드를 갖춘 반도체 집적회로장치는, 입력신호를 받는 제1단자와, 각각의 테스트모드 설정허가신호를 받는 제2단자, 각각의 테스트모드 설정해제신호를 받는 제3단자 및, 각각의 테스트신호를 출력하는 제4단자를 갖추고, 상기 제1단자가 공통접속된 복수의 테스트모드 설정회로를 구비하고, 상기 각 테스트모드 설정회로는 각각 각각의 테스트모드 설정허가신호와 입력신호의 논리적을 취하는 논리적(論理積)회로와, 이 논리적 회로의 출력에 의해 세트되고, 각각의 테스트모드 설정해제신호로 리세트되며, 반도체 집적회로장치를 테스트모드로 설정하기 위한 테스트신호를 각각 출력하는 래치회로를 구비한 것을 특징으로 한다.

여기서, 상기 테스트모드 설정회로로부터 출력되는 테스트신호에 의해 칩내부의 전원회로의 출력전압과, 칩내부의 제어신호 및, 칩내부에 설치된 메모리셀 어레이의 어드레스를 선택하는 어드레스 선택신호중 적어도 하나를 변화시키는 것을 특징으로 한다.

또한, 본 발명에 따른 테스트모드를 갖춘 반도체 집적회로장치는, 어드레스 입력패드를 갖춘 반도체 기억장치와; 테스트모드 설정허가신호와 상기 어드레스 입력패드로부터 입력되는 어드레스신호의 논리적을 취하는 논리회로와, 이 논리회로로부터의 출력에 의해 세트되고, 테스트모드 설정해제신호에 의해 리세트되며, 상기 반도체 기억장치를 테스트모드로 설정하는 테스트신호를 출력하는 래치회로 및 상기 테스트모드 설정회로에 테스트모드 설정허가신호를 공급하는 회로를 구비한 테스트모드 설정회로를 구비하고; 상기 테스트모드 설정회로에 테스트모드 설정허가신호를 공급하는 회로가, 제1데이터신호가 공급되는 제1논리게이트와, 제2데이터신호가 공급되는 제2논리게이트, 상기 제1 및 제2논리게이트의 출력신호가 공급되는 제3논리게이트, 제1래치회로, 기록신호에 응답해서 상기 제3논리게이트의 출력신호를 상기 제1래치회로에 전송하는 제1전송게이트, 제2래치회로 및, 상기 기록신호에 응답해서 상기 제1래치회로에 래치된 데이터를 상기 제2래치회로에 전송하는 제2전송게이트를 포함하고, 상기 제2래치회로에 래치된 데이터가 테스트모드 설정허가신호로서 출력되는 것을 특징으로 한다.

[작용]

상기와 같은 구성된 본 발명은, 테스트모드 설정신호와 핀으로부터 입력된 신호의 논리적(論理積)신호로 래치수단에 데이터를 세트하고, 이 래치수단으로부터 테스트모드로 설정하기 위한 테스트신호를 출력해서 테스트모드로 절환하며, 이 테스트신호와 상태설정에 따라 테스트를 행할 수 있으므로 고전위를 입력하는 일없이 테스트모드로 설정할 수 있다. 따라서, 테스트모드로 절환하기 위한 핀에 제한이 없으면서 모든 핀을 사용한 상태의 테스트가 가능하게 된다. 또한, 설정할 수 있는 테스트의 종류, 조합 및 수가 핀수에 의해 제한되는 일이 없으므로 다수의 항목을 조합한 테스트도 가능하게 된다.

반도체 집적회로장치내에 반도체기억장치가 포함되는 경우에 감지증폭기에 대한 테스트모드와 같이 모든 제어신호 및 모든 어드레스신호를 입력해서 동작시키는 테스트가 가능하게 된다. 또한, 패키지 밀봉상태로 할 수 있는 테스트모드의 수를 큰 폭으로 증가시킬 수 있다. 더욱이, 게이트 디스터브 테스트를 행하는 경우에는 전원회로의 일부의 설정을 변경하거나 절환하거나 다른 트랜지스터(예컨대, Y셀렉터)에 워드선과 마찬가지의 스트레스를 인가하거나 한 다수의 항목을 조합한 테스트를 실시할 수 있으므로, 특히 반도체기억장치의 테스트에 적합하다.

[실시예]

이하, 예시도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다.

제1도는 본 발명의 제1실시예에 따른 반도체 집적회로장치에 대해 설명하기 위한 것으로, 반도체기억장치에 있어서의 테스트모드 설정회로와 그 주변의 회로부를 추출해서 나타내고 있다. 어드레스 입력패드(10)에는 제8도에 나타낸 회로와 동일한 회로구성의 어드레스버퍼(11)의 입력단이 접속되어 있다. 즉, 어드레스 입력패드(11)에는 P채널형 MOS트랜지스터(14) 및 N채널형 MOS트랜지스터(15)의 게이트가 접속된다. 이 MOS트랜지스터(15)의 소스에는 접지점(Vss)이 접속된다. 상기 MOS트랜지스터(14)의 소스와 전원(Vcc)간에는 P채널형 MOS트랜지스터(13)의 드레인, 소스간의 접속되고, 이 MOS트랜지스터(13)의 게이트에는 칩이네이블신호(CE￣)가 공급된다. 상기 MOS트랜지스터(14,15)의 드레인과 접지점(Vss)간에는 N채널형 MOS트랜지스터(16)의 드레인, 소스간이 접속되고, 이 MOS 트랜지스터(16)의 게이트에는 상기 칩이네이블신호(CE^-)가 공급된다. 상기 MOS트랜지스터(14-16)의 드레인에는 인버터(17)의 입력단이 접속되고, 이 인버터(17)의 출력단은 인버터(18)의 입력단에 접속된다. 상기 인버터(18)의 출력단은 인버터(19)의입력단에 접속되며, 이 인버터(19)의 출력단으로부터 내부어드레스신호(Ai)가 출력된다. 또한, 상기 인버터(19)의 출력단에는 인버터(20)의 입력단이 접속되며, 이 인버터(20)의 출력단으로부터 내부어드레스신호(Ai￣)가 출력된다.

상기 어드레스입력패드(10)에는 테스트모드 설정회로(36-1,36-2,···)가 접속되어 있다. 각 테스트모드 설정회로(36-1, 36-2,,··)는 각각 기본적으로는 어드레스 입력패드(10)로부터 공급된 어드레스신호(Add)와 모드설정허가신호(MDS1,MDS2,···)와의 논리적을 취하여 래치하고, 모드설정 해제신호(MDC1,MDC2,···)로 리세트되도록 되어 있다. 즉, 테스트모드 설정회로(36-1)는 낸드게이트(37-1), 인버터(38-1), 래치회로(39-1) 및 인버터(40-1,41-1)로 구성되어 있다. 낸드게이트(37-1)의 한쪽의 입력단에는 어드레스 입력패드(10)가 접속되고, 다른쪽의 입력단에 모드설정 허가신호(MDS1)가 공급된다. 이 낸드게이트(37-1)의 출력단에는 인버터(38-1)의 입력단이 접속되고, 이 인버터(38-1)의 출력단은 래치회로(39-1)의 세트입력단(S)에 접속된다. 이 래치회로(39-1)의 리세트입력단에는 모드설정 해제신호(MDC1)가 공급되어 리세트됨과 더불어 파워온시에 리세트되도록 파워온 리세트신호(POR)가 공급되고 있다. 래치회로(39-1)의 출력단(Q)에는 인버터(40-1)의 입력단이 접속되고, 이 인버터(40-1)의 출력단에는 인버터(41-1)의 입력단이 접속되어 있다. 그리고, 이 인버터(41-1)의 출력단으로부터 테스트신호(TSi)가 출력된다.

테스트모드 설정회로(36-2)로 회로(36-1)와 마찬가지로 낸드게이트(37-2)와, 인버터(38-2), 래치회로(39-2) 및, 인버터(40-2, 41-2)로 구성되고, 동일한 회로접속으로 되어 있다. 그리고, 이 회로(36-2)에는 모드설정 허가신호(MDS2)와, 모드설정 해제신호(MDC2) 및, 파워온 리세트신호(POR)가 공급되어 테스트신호(TSj)를 출력한다. 도시하지는 않았지만, 필요에 따라 동일한 회로구성의 테스트모드설정회로를 더 설치해도 좋다.

제2도는 커맨드 입력의 경우의 테스트모드 설정 허가신호(MDS1)를 출력하는 회로의 구성예를 나타내고 있다. 이 회로는 낸드게이트(51,52), 노아게이트(53), 전송게이트(54-57), 인버터(58-61) 및 N채널형 MOS트랜지스터(62,63)로 구성되어 있다. 상기 낸드게이트(51)에는 도시하지 않은 데이터입력 버퍼에 데이터로서 공급되는 신호(IO0∼IO3)가 공급된다. 또한 낸드게이트(52)에는 상기 데이터로서 공급되는 신호(I04, I05^-, I06, I07^-)가 공급된다. 이들 낸드게이트(51, 52)의 출력신호는 노아게이트(53)에 공급되고, 이 노아게이트(53)의 출력신호(CMD5F)가 전송게이트(54)의 일단에 공급된다. 전송게이트(54-57)는 직렬로 접속되어 있고, P채널형 MOS트랜지스터는 기록신호(WE￣)로, N채널형 MOS트랜지스터는 기록신호(WE)로 제어된다. 전송게이트(55)의 양단간에는 인버터(58,59)가 접속되어 래치회로(64)를 구성하고 있다. 마찬가지로 전송게이트(57)의 양단간에는 인버터(60,61)가 접속되어 래치회로(65)를 구성하고 있다. N채널형 MOS트랜지스터(62)의 드레인은 상기 전송게이트(54,55)의 접속점에, 소스는 접지점(Vss)에 각각 접속되고, 게이트에 세트신호(RS)가 공급된다. 또한, N채널형 MOS트랜지스터(63)의 드레인은 상기 전송게이트(56, 57)의 접속점에, 소스는 접지점(Vss)에 각각 접속되고, 게이트에 상기 리세트신호(RS)가 공급된다. 이 리세트신호(RS)에 의해 상기 래치회로(64,65)에 래치된 신호(CMD5)가 리세트된다. 그리고, 상기 전송게이트(54-57)를 매개로 테스트모드설정허가신호(MDS1)가 출력되도록 되어 있다. 테스트모드의 설정은 다음의 순서에 따라 행한다. 여기서는 테스트모드 설정회로(36-1)를 예로 들어 설명한다. 먼저, 커맨드의 입력에 의해 모드설정 허가신호(MDS1)를 H레벨로 설정한다. 즉, 신호(IO0∼IO4,IO6)를 H레벨, 신호 IO5￣,IO￣⁷)를 L레벨로 설정함으로써 신호(CMD5F)를 H레벨로 설정하고, 기록신호(WE￣,WE)에 따라 래치회로(64,65)에 이 신호(CMD5F)를 래치해서 모드설정 허가신호(MDS1)를 H레벨로 설정한다. 다음에, 모드설정 허가신호(MDS1)가 H레벨의 상태에서 어드레스신호(Add)를 어드레스입력패드(10)에 공급하고, 래치회로(39-1)를 세트해서 테스트모드로 설정한다.(TSi가 H레벨로 설정된다.) 이후, 커맨드의 입력에 의해(신호(IO0∼IO4,IO6,IO5￣,IO7￣)의 적어도 어느 하나를 절환해서) 모드설정 허가신호(MDS1)를 L레벨로 되돌린다. 그리고, 반도체 집적회로장치를 원하는 동작상태(반도체기억장치의 경우에는 예컨대 독출프로그램, 소거등)로 설정한 후, 테스트신호(TSi)의 제어에 의해 테스트를 실행한다.

한편, 테스트모드의 해제는 다음의 순서에 따라 행한다. 먼저, 커맨드입력에 의해 모드설정 해제신호(MDC1)를 H레벨로 한다. 이에 의해 래치회로(39-1)가 리세트되고, 테스트신호(TSi)가 L레벨로 된다. 다음에, 커맨드의 입력에 의해 모드설정 해제신호(MDC1)를 L레벨로 한다.

다른 테스트모드 설정회로(36-2,···)도 마찬가지로 테스트모드로 설정 또는 해제를 행함으로써 다른 종류 또는 복수 종류를 조합시켜 테스트를 행한다.

상기와 같은 구성에서는 모드설정 허가신호(MDS1,MDS2 ,···)가 L레벨일 때는 어드레스 입력패드(10)에 공급되는 어드레스신호(Add)가 어떠한 레벨로 되고자 하여도 테스트신호(TSi,TSj,···)는 변화하지 않고 L레벨을 유지한다. 또한, 고전위를 인가하는 일 없이 테스트모드 설정회로를 제어할 수 있으므로 테스트모드로 절환하기 위한 핀에 제한이 없고, 반도체기억장치의 경우에는 제어신호의 입력핀이나 어드레스입력핀 등의 모든 핀을 사용한 테스트가 가능하게 된다. 더욱이, 하나의 핀에 대해 복수의 테스트모드 설정회로를 설치할 수 있으므로 패키지의 핀수에 관계없이 다수의 테스트모드로 테스트하는 것이 가능하게 된다. 또한, 예컨대, 반도체 기억장치의 게이트 디스터브 테스트시에 전원회로의 일부의 설정을 변경하거나 절환의 유무에 따른 테스트를 행할 수 있다. 더욱이, 다른 트랜지스터나 회로의 테스트를 동시에 행하는가의 여부, 메모리셀 어레이의 일부에 스트레스를 가하는가의 여부 등의 여러 종류의 조건을 조합한 테스트의 실시가 용이하게 가능하게 된다. 고전위를 인가하는 일 없이 테스트모드로 설정할 수 있기 때문에, IC테스터의 통상의 출력단자(0∼5V출력)만을 이용해서 테스트가 행해지므로 테스트의 준비도 간단화할 수 있다는 효과도 얻을 수 있다.

또한, 상기 제1도에 나타낸 실시예에서는 테스트모드 설정회로에 대한 입력신호로서 어드레스 입력패드(10)로부터 입력되는 어드레스신호(Add)를 이용하는 경우를 예로 들어 설명했지만, 제1도에서 인버터(17)의 입력단 또는 출력단의 신호, 내부어드레스신호(Ai나 Ai￣)등을 사용해도 관계없고, 테스트모드 설정회로(36-1,36-2,···)를 다른 제어핀이나 I/O핀에 접속하고, 이들 핀으로부터 입력되는 신호를 이용해도 좋으며, 상기 실시예에 한정되는 것은 아니다. 또한 커맨드를 이용해서 테스트모드로 설정하거나 해제하거나 하는 경우를 예로 들어 설명했지만, 제어신호나 그 조합에 의해 상태를 선택하는 연산방식(algorithmic)을 이용하는 경우도 마찬가지로 적용가능하다.

더욱이, 상기 실시예에서는 반도체 기억장치를 예로 들어 설명했지만, 마찬가지로 다른 반도체 집적회로장치에도 적용할 수 있는 것은 물론이다.

다음에 불휘발성 반도체 기억장치(EPROM, 플래쉬 EEPROM 등)에 있어서의 게이트 디스터브 테스트의 적용에 대해 설명한다. 제3도는 불휘발성 반도체 기억장치에 있어서의 게이트 디스터브 테스트에 관계하는 회로부를 추출해서 나타내고 있다. 제3도에 있어서 26-1∼26-n은 열디코더로, 열디코더(26-1∼26-n)에는 각각이 제1도와 동일한 회로구성의 어드레스버퍼(11)(열어드레스버퍼)로부터 출력되는 열어드레스신호(CA1,···CAn) 및 테스트모드 설정회로(36-1)로부터 출력되는 테스트신호(TSi)가 공급된다. 27-1,···27-4은 행디코더로, 행디코더(27-1,···27-4,···)에는 각각이 제1도와 동일한 회로구성의 어드레스버퍼(11:행어드레스버퍼)로부터 출력되는 행어드레스신호(RA1,··RA4,···) 및 테스트모드 설정회로(36-2)로부터 출력되는 테스트신호(TSj)가 공급된다. 상기 열디코더(26-1∼26-n)의 출력신호는 열선택트랜지스터(28-1∼28-n)의 게이트에 공급된다. 각 열선택트랜지스터(28-1∼28-n)의 전류통로의 일단은 비트선(BL1∼BLn)에 각각 접속되고, 타단은 공통으로 접속된다. 또한 상기 행디코더(27-1,···27-4,···)의 출력단은 각각 워드선(WL1,···WL4··)에 접속된다. 이들 워드선(WL1,···WL4,··)에는 셀트랜지스터(MC)의 제어게이트가 행마다 접속되고, 상기 비트선(BL1∼BLn)에는 각각 셀트랜지스터(MC)의 드레인이 열마다 접속된다. 인접하는 2행의 셀트랜지스터(MC)에는 각각 소스선(SL1,SL2,···)이 접속된다.

상기 열선택트랜지스터(28-1∼28-n)의 전류통로의 타단측 공통접속점과 전원(Vpp)간에는 제어트랜지스터(29) 및 기록트랜지스터(30)의 전류통로가 직렬로 접속되어 있다. 상기 기록트랜지스터(30)의 게이트에는 데이터입력버퍼(31)의 출력신호(Din*￣)가 공급된다. 이 버퍼(31)에는 데이터(Din)가 입력된다. 상기 제어트랜지스터의 게이트에는 프로그램 제어회로(32)의 출력신호(프로그램신호;PRG)가 공급된다. 이 회로(32)에는 칩이네이블신호(CE￣), 출력이네이블신호(OE￣) 및 기록 이네이블신호(WE￣)등의 제어신호가 공급된다.

상기 데이터입력버퍼(31)에는 제4도(a)에 나타낸 바와 같은 전원회로(33)로부터 전원(SW1)이 인가된다. 이 전원회로(33)는 전원전압(Vpp)으로 동작하고, 프로그램신호(PRG)와 테스트신호(TSk)에 따라 전원(SW1)의 전압을 절환하는 것이다. 상기 프로그램 제어회로(32) 및 열디코더(26-1∼26-n)에는 제4도(b)에 나타낸 것과 같은 전원회로(34)로부터 전원(SW2)이 인가된다. 이 전원회로(34)는 전원전압(Vpp)으로 동작하고 프로그램신호(PRG)와 테스트신호(TS1)에 따라 전원(SW2)을 절환한다. 또한, 상기 행디코더(27-1,···27-4,···)에는 제4도(c)에 나타낸 바와 같은 전원회로(35)로부터 전원(SW3)이 인가된다. 이 전원회로(35)는 전원전압(Vpp)으로 동작하고, 프로그램신호(PRG)와 소거신호(ER) 및 테스트신호(TSm)에 따라 전원(SW3)을 절환한다.

제5도는 상술한 게이트 디스터브 테스트를 행할 때의 각 신호의 타이밍도이다. 제5도에서는 커맨드의 입력에 의해 상태가 설정되는 경우를 나타내고 있고, 5FH는 테스트모드로 세트하기 위한 커맨드, 6FH는 테스트모드의 소거커맨드, 40H는 프로그램커맨드, FFH는 리세트(리드)커맨드이다. 즉, 본 예에서는 5FH커맨드에 의해 래치회로를 세트해서 테스트신호(TSi)를 H레벨로 설정하고, 6FH로 리세트시켜 L레벨로 설정하고 있다.

상기와 같은 구성에 있어서 게이트 디스터브 테스트를 행할 때는 테스트신호(TSi)를 열디코더(26-1∼26-n)로 공급하여 예컨대 열디코더(26-1)의 출력을 HH레벨(약12V), 열디코더(26-2∼26-n)의 출력을 L레벨로 설정한다. 또한, 테스트신호(TSj)를 행디코더(27-1,···27-4,···)로 공급하고, 모든 워드선(WL1∼WLm)을 선택해서 HH레벨로 설정한다. 다음에, 제어신호[칩이네이블신호(CE￣), 출력이네이블신호(OE￣), 기록이네이블신호(WE￣)등]를 프로그램 제어회로(32)에 공급해서 프로그램신호(PRG)를 HH레벨로 설정함으로써 MOS트랜지스터(29)를 온시켜 반도체기억장치를 프로그램상태로 한다. 그리고 H레벨의 데이터(Din)를 데이터입력버퍼(31)로 공급하고, 이 버퍼(31)의 출력신호(Din*￣)를 L레벨로 설정해서 기록트랜지스터(30)를 오프상태로 설정한다.

이에 의해 모든 셀트랜지스터(MC)의 드레인이 개방되고, 제어게이트가 Vpp(기록전위 약12V)로 설정된다. 따라서, 기록시에 비선택셀의 게이트 디스터브 테스트를 모든 셀트랜지스터(MC)에 대해 동시에 행한다.

상기 게이트 디스터브 테스트시에 워드선전압을 통상의 기록시보다 높게 설정해서 테스트하고 싶은 경우에는 제4도(c)에 나타난 전원회로(35)의 출력전압(SW3)을 테스트신호(TSm)에 의해 절환가능하게 구성하면 좋다.

또한, 게이트 디스터브 테스트와 동시에 열선택트랜지스터(28-1∼28-n)도 모두 선택상태로 해서 스트레스테스트를 행하고 싶은 경우에는 열디코더(26-1∼26-n)를 테스트신호(TSi)로 전부 선택할 수 있도록 구성한다. 이때 열선택 트랜지스터(28-1∼28-n)에 걸리는 스트레스를 통상의 기록시보다 높게 해서 가속테스트를 행하고 싶은 경우에는 열디코더(26-1∼26-n)의 전류원으로서의 동작하는 전원회로(34)의 출력전압(SW2)을 테스트신호(TS1)로 변경할 수 있도록 구성하면 좋다.

이와 같은 게이트 디스터브 테스트 하나에 관해서도 여러 종류의 테스트를 자유롭게 설정해서 행할 수 있고 테스트수가 핀수에 의해 한정되는 일도 없다.

테스트의 다양한 다른 예로서 프로그램특성을 테스트하고 싶은 때에는 셀트랜지스터(MC)의 드레인전압의 설정, 위드선(WL)의 전압의 설정, 많은 워드선 동시 기록의 설정등이 고려될 수 있고, 다른 테스트를 제한하는 일 없이 자유롭게 설정 가능하다.

그러나, 기록시에는 각 셀트랜지스터(MC)의 드레인전압은 데이터입력버퍼(31)의 출력전압(Din*￣)에 의해 규정된다. 데이터 입력버퍼(31)의 출력전압(Din*￣)이 전원회로(33)의 출력전압(SW1)인 경우, 기록트랜지스터(30)의 소스에는 SW1-V_TN(V_TN은 기록트랜지스터(30)의 임계치 전압)이 되는 전압이 나타난다. 셀트랜지스터(MC)와 기록트랜지스터(30)를 연결하는 열선택트랜지스터(28-1∼28-n)등의 저항성분이 무시될 수 있도록 열선택트랜지스터(28-1∼28-n)의 게이트에는 전압(SW1)에 대해 충분히 높은 전압(SW2)이 인가되므로 셀트랜지스터(MC)의 드레인에는 기록시에는 전술한 전압SW1-V_TN)이 인가된다.

이것으로부터 셀트랜지스터(MC)에 대한 기록시의 드레인전압을 통상보다, 예컨대 0.5V 높게 설정하고 있을 때는 전압(SW1)을 0.5V높게 하도록 테스트신호(TSk)로 설정할 수 있도록 하면 좋음을 알 수 있다.

또한 워드선전위의 변경은 테스트신호(TSk)에서 행디코더의 전원회로(35)의 출력전압(SW3)을 변경하면 좋은 것이 분명하다.

제6도는 게이트 디스터브 테스트중에 출력진압을 절환할 수 있는 전원회로의 구성예를 나타내고 있다. 이 전원회로는 다이오드(D), N채널형 MOS트랜지스터(Q1∼Q3), P채널형 MOS트랜지스터(Q4), 비교기(CMP) 및 저항(R1-R5)으로 구성되어 있다. 전원(Vpp)과 접지점(Vss)간에는 MOS트랜지스터(Q1)의 전류통로 및 저항(R1∼R3)이 직렬로 접속된다. MOS트랜지스터(Q1)의 게이트는 그 드레인에 접속되고, 이 MOS트랜지스터(Q1)의 소스와 접지점(Vss)간에는 다이오드(D)가 접속되어 있다. MOS트랜지스터(Q2)의 전류통로의 일단은 저항(R1)과 저항(R2)의 접속점에 접속되고, 게이트에는 테스트신호(TS)가 공급된다. MOS트랜지스터(Q3)의 전류통로의 일단은 저항(R2)과 저항(R3)의 접속점에 접속되고, 게이트에는 테스트신호(TS￣)가 공급된다. 상기 MOS트랜지스터(Q2,Q3)의 전류통로의 타단은 비교기(CMP)의 반전입력단(-)에 접속된다.

또한, 전원(Vpp)과 접지점(Vss)간에는 MOS트랜지스터(Q4)의 전류통로 및 저항(R4,R5)이 직렬로 접속되어 있다. MOS트랜지스터(Q4)의 게이트는 상기 비교기(CMP)의 출력단에 접속되고, 저항(R4,R5)과의 접속점은 상기 비교기(CMP)의 비반전 입력단(+)에 접속된다. 그리고, 상기 트랜지스터(Q4)와 저항(R4)과의 접속점으로부터 전압(SW)을 출력하도록 되어 있다.

제6도에 나타낸 전원회로에서는 다이오드(D)의 브레이크다운을 이용해서 기준전위(V_BD)를 생성한다. 이 기준전위(V_BD)를 저항(R1∼R3)을 이용해서 저항분할하고, 전위 Vrefl={r₃/(r₁+r₂+r₃)}×V_BD, 및 Vref2={(r₂+r₃)/+(r₁+r₂+r₃)}×V_BD를 생성하고 있다. 단,r₁,r₂,r₃는 각각 저항(R1,R2,R3)의 저항치이다. 그리고, 테스트신호(Ts,TS￣)에 의해 MOS트랜지스터(Q2,Q3)의 한쪽을 온으로 하고, 다른쪽을 오프상태로 설정함으로써 전위 Vref1 또는 Vref2를 선택한다. 선택된 전위 Vref1 또는 Vref2와 출력전압(SW)을 저항(R4,R5)으로 분할한 전위(Vin)을 비교기(CMP)로 비교하고, 부하 MOS트랜지스터(Q4)를 제어한다. 이것에 의해 테스트신호(TS,TS￣)의 레벨에 따라 전원회로의 출력전압(SW)을 변화시킬 수 있다.

이와 같은 회로구성의 전원회로를 제3도에 나타낸 회로에 설치하고, 그 출력전압(SW)을 전원전압의 절환을 행하고 싶은 회로에 공급하면 게이트 디스터브 테스트중에 전압을 절환할 수 있다.

더욱이, 다수의 워드선에 대한 동시 기록을 하고 싶은 때에는 어드레스 버퍼의 일부의 출력신호, 예컨대 어드레스신호(A0,A0￣)를 항상 테스트신호(TS)로 이중선택상태로 하면 2개의 워드선에 대한 동시 기록테스트를 할 수 있다.

제7도는 상기 2개의 워드선에 대해 동시에 기록을 행할 수 있는 어드레스 버퍼의 구성예를 나타내고 있다. 이 회로는 어드레스버퍼의 출력의 전단에 노아게이트를 설치하고, 테스트신호(TS)에 응답해서 내부어드레스신호(Ai)와 Ai￣의 양쪽이 동시에 H레벨로 고정되도록 구성한 것으로, 노아게이트(71-73)와 인버터(74-76)로 구성되어 있다. 노아게이트(71)의 한쪽의 입력단에는 칩이네이블신호(CE￣)가 공급되고, 다른쪽 입력단에는 어드레스입력패드(10)로부터 어드레스신호(Add)가 공급된다. 노아게이트(71)의 출력은 인버터(74)의 입력단 및 노아게이트(73)의 한쪽의 입력단에 공급된다. 상기 인버터(74)의 출력은 노아게이트(72)의 한쪽의 입력단에 공급된다. 상기 노아게이트(72,73)의 다른쪽 입력단에는 각각 데스트신호(TS)가 공급된다. 그리고, 노아게이트(72)의 출력이 인버터(75)를 매개로 내부어드레스신호(Ai)로서 도시되지 않은 디코더에, 노아게이트(73)의 출력이 인버터(76)를 매개로 내부어드레스신호(Ai￣)로서 도시되지 않은 디코더에 공급되도록 되어 있다.

이와 같은 회로 구성의 어드레스버퍼를 제3도에 나타낸 회로와 조합시켜 사용함으로써 2개의 워드선에 대해 동시에 기록을 행할 수 있다.

상술한 바와 같이 테스트모드 설정허가신호와 핀입력의 논리적신호를 세트 신호로 하고, 테스트모드 해제신호를 리세트신호로 하는 래치회로의 출력을 테스트모드로 절환시키기 위한 테스트신호로서 사용함으로써 고전위를 입력하는 일없이 테스트모드로 설정할 수 있으면서 핀수의 증가도 없고, 또한 테스트시에 전체 제어신호 및 전체 어드레스신호를 자유롭게 사용할 수 있어 설정할 수 있는 테스트수가 핀수에 의해 제한되는 일도 없다.

더욱이, 상술한 실시예에서는 반도체 기억장치를 예로들어 설명했지만, 본 발명은 반도체 기억장치에 한정되는 것은 아니며, 마찬가지로 테스트가 필요한 반도체집적회로장치 일반에 적용할 수 있다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 고전위를 입력하는 일 없이 테스트모드로 설정할 수 있는 테스트모드 설정회로를 구비한 반도체 집적회로장치를 얻을 수 있다.

또한, 모든 핀을 사용한 상태의 테스트가 가능한 테스트모드 설정회로를 구비한 반도체집적회로장치를 얻을 수 있다.

더욱이, 설정할 수 있는 테스트의 종류, 조합 및 수가 핀수에 의해 제한되는 일이 없으면서 다수의 항목을 조합한 테스트가 가능한 테스트모드 설정회로를 구비한 반도체 집적회로장치를 얻을 수 있다.

Claims

입력신호를 받은 제1단자와, 각각의 테스트모드 설정허가신호를 받는 제2단자, 각각의 테스트모드 설정해제신호를 받는 제3단자 및, 각각의 테스트신호를 출력하는 제4단자를 갖추고, 상기 제1단자가 공통접속된 복수의 테스트모드 설정회로를 구비하고, 상기 각 테스트모드 설정회로는 각각 각각의 테스트모드 설정허가신호와 입력신호의 논리적을 취하는 논리적(論理積)회로와, 이 논리적회로의 출력에 의해 세트되고, 각각의 테스트모드 설정해제신호로 리세트되며, 반도체 집적회로장치를 테스트모드로 설정하기 위한 테스트신호를 각각 출력하는 래치회로를 구비한 것을 특징으로 하는 테스트모드를 갖춘 반도체 집적회로장치.
제1항에 있어서, 상기 테스트모드 설정회로로부터 출력되는 테스트신호에 의해 칩내부의 전원회로의 출력전압과, 칩내부의 제어신호 및, 칩내부에 설치된 메모리셀 어레이의 어드레스를 선택하는 어드레스 선택신호중 적어도 하나를 변화시키는 것을 특징으로 하는 테스트모드를 갖춘 반도체 집적회로장치.
어드레스 입력패드를 갖춘 반도체 기억장치와; 테스트모드 설정허가신호와 상기 어드레스 입력패드로부터 입력되는 어드레스신호의 논리적을 취하는 논리회로와, 이 논리회로로부터의 출력에 의해 세트되고, 테스트모드 설정해제신호에 의해 리세트되며, 상기 반도체 기억장치를 테스트모드로 설정하는 테스트신호를 출력하는 래치회로 및, 상기 테스트모드 설정회로에 테스트모드 설정허가신호를 공급하는 회로를 구비한 테스트모드 설정회로를 구비하고; 상기 테스트모드 설정회로에 테스트모드 설정허가신호를 공급하는 회로가, 제1데이터신호가 공급되는 제1논리게이트와, 제2데이터신호가 공급되는 제2논리게이트, 상기 제1 및 제2논리게이트의 출력신호가 공급되는 제3논리게이트, 제1래치회로, 기록신호에 응답해서 상기 제3논리게이트의 출력신호를 상기 제1래치회로에 전송하는 제1전송게이트, 제2래치회로 및, 상기 기록신호에 응답해서 상기 제1래치회로에 래치된 데이터를 상기 제2래치회로에 전송하는 제2전송케이트를 포함하고, 상기 제2래치회로에 래치된 데이터가 테스트모드 설정허가 신호로서 출력되는 것을 특징으로 하는 테스트모드를 갖춘 반도체 집적회로장치.