JPH11154167A - 回路設計システムおよび回路設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 回路パフォーマンスを低下させることなく、
テスト容易性を向上できる回路設計システムを提供す
る。 【解決手段】 本発明の回路設計システムは、動作合成
処理を行う際に、機能ユニットごとにテスト容易性を計
算した後、スケジューリング処理とリソース共有化処理
を行い、次に、レジスタ割り付け処理を行う。このと
き、共有化できるレジスタがあれば、テスト容易性の低
いレジスタ同士を共有化する。共有化できるレジスタの
中に、テスト容易性の低いレジスタがなければ、テスト
容易性の高いレジスタ同士を共有化する。レジスタの割
り付け処理が終了すると、次に、設計制約を満たしてい
るか否かを判定する。部分スキャン設計を行う際は、共
有化したテスト容易性の低いレジスタのみをスキャン素
子に置き換える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、自動合成処理によ
り生成される回路のテスト容易性を向上させる技術に関
する。

【０００２】

【従来の技術】自動合成処理によりシステム設計や回路
設計を行うハイレベル設計手法が実用化されてきている
（例えば、特開平7-65064号公報）。自動合成処理は一
般に、抽象度に応じて、システムレベル、動作レベル、
レジスタトランスファレベル、論理レベルに分類され、
後者ほど抽象度が低く、実装ハードウエアに近くなる。
上記の各レベル間において、抽象度の高い記述から低い
記述への変換処理をそれぞれ、システムレベル合成処
理、動作合成処理、および論理合成処理と呼ぶ。

【０００３】一方、半導体集積回路の集積度の向上に伴
い、回路のテストの困難性が問題視されるようになって
きた。回路のテスト容易性を向上させるための構造的な
設計手法の一つとして、スキャン手法と呼ばれる手法が
従来から用いられている。このスキャン手法は、集積回
路内のフリップフロップ等の記憶素子の一部あるいは全
部を、スキャンフリップフロップ等の特別なスキャン素
子に置き換え、これらスキャン素子を順に接続すること
により、外部から直接制御および観測可能な一本あるい
は複数本のシフトレジスタとして構成するものである。
このスキャン手法により、集積回路内の信号線の制御性
・観測性が向上し、故障検出用のテストパターンの生成
も容易になる。

【０００４】一般に、自動合成処理により生成される回
路は、ゲート等による組み合わせ論理回路と、フリップ
フロップ等による記憶素子とで構成され、組み合わせ論
理回路のテスト容易性が十分に高く、かつ、回路中のす
べての記憶素子をスキャン素子に置き換えることが可能
であれば、上述したスキャン手法は、回路全体のテスト
容易性を向上させる上で大変に効果的である。

【０００５】ところが、スキャン素子は一般に、通常の
記憶素子に比べて、サイズや伝搬遅延量が大きいため、
スキャン素子に置き換える記憶素子の数を増やすほど、
回路規模が増大し、伝搬遅延も大きくなり、設計上の制
約条件（例えば、回路規模、動作速度、消費電力など）
を満たせなくなるおそれが高い。このため、一般には、
一部の記憶素子しかスキャン素子に置き換えることがで
きず、思うようにテスト容易性を向上できないという問
題がある。

【０００６】この問題を解決するには、回路全体のテス
ト容易性が十分に満足できる範囲内で、スキャン素子に
置き換える記憶素子の数を最小限に抑え、かつ、スキャ
ン素子の伝搬遅延が回路全体の動作速度に影響しないよ
うに、置き換えを行う記憶素子の選択を行えばよい。こ
の手法は、部分スキャン手法と呼ばれる。部分スキャン
手法では、スキャン素子に置き換える記憶素子の選択い
かんによってテスト容易性が大きく変化するため、組み
合わせ論理回路のテスト容易性を計測しながら、設計上
の制約を満たすような最適な組み合わせを求める必要が
ある。

【０００７】ところが、部分スキャン手法におけるスキ
ャン素子選択の最適解を現実的な時間で求めることは一
般には困難であり、通常は、設計制約の範囲内にある近
似解で満足せざるを得ない。また、回路構成によって
は、与えられた設計制約の範囲内に近似解すら存在しな
い場合がある。この場合、スキャン素子のいかなる選択
を検討しても、設計制約を見直さない限り、目標とする
テスト容易性の向上は不可能である。

【０００８】上述したハイレベル設計手法では、抽象度
の異なる各レベルごとに、機能的な記述から実際のハー
ドウェアに近い記述への変換を行う。例えば、記憶素子
と組み合わせ論理回路との切り分け、およびそれらの組
み合わせは、動作合成処理内のレジスタ割り付け処理で
行われる。このレジスタ割り付け処理は、同じく動作合
成処理内のスケジューリング処理やリソース割り付け処
理と複雑に絡み合っており、また、設計制約にも大きく
影響される。

【０００９】図７は従来の動作合成処理の処理動作を示
すフローチャートである。図７のステップＳ21では、機
能ユニットごとにテスト容易性を計算する。次に、ステ
ップＳ22では、スケジューリング処理とリソース共有化
処理を行う。

【００１０】図８は動作記述を示すデータフロー図、図
９は図８についてスケジューリング処理とリソース共有
化処理を行った状態を示す図である。図８，９では、入
力を（ａ，ｂ）、出力を（ｃ，ｄ）とし、演算のそれぞ
れを丸印で示している。図８のＷ演算１１とＸ演算１
２，１３，１５は単項演算、Ｙ演算１４は二項演算を表
している。

【００１１】図７のステップＳ22におけるスケジューリ
ング処理では、演算の順序を設定する。例えば、図９の
例では、Ｗ演算２１を時間Ｔ２に、Ｘ演算２２とＹ演算
２４を時間Ｔ３に、Ｘ演算２３とＸ演算２５を時間Ｔ４
に行うことを示している。

【００１２】また、ステップＳ22におけるリソース共有
化処理では、同時刻に同じ演算を行わない場合に、演算
を行うハードウエア部分を共有化して、ハードウエア数
の低減を図る。例えば、図９のＸ演算２２とＸ演算２３
とを共有化し、これら演算を同一のハードウエアにより
実行する。

【００１３】図７のステップＳ23〜Ｓ26では、レジスタ
の割り付け処理を行う。まず、ステップＳ23では、まだ
割り付けを行っていないレジスタが存在するか否かを判
定し、割り付けを行っていないレジスタがあれば、ステ
ップＳ24に進んで、いずれかのレジスタを選択する。次
に、ステップＳ25では、共有化が可能なレジスタが存在
するか否かを判定する。共有化が可能なレジスタが存在
すれば、ステップＳ26に進んで、共有化が可能なレジス
タのいずれかを選択して、レジスタの共有化を行った
後、ステップＳ23に戻る。一方、ステップＳ25におい
て、共有化が可能なレジスタが存在しなければ、ステッ
プＳ23に戻る。

【００１４】ステップＳ23において、割り付けを行って
いないレジスタが存在しなければ、ステップＳ27に進ん
で、レジスタの割り付け結果が、設計制約を満たしてい
るか否かを判定する。設計制約を満たしていなければス
テップＳ22に戻り、満たしていれば処理を終了する。

【００１５】図１０は図７の処理に基づいてレジスタの
割り付け処理を行った状態を示す図である。時間Ｔ１〜
Ｔ５の境目には、演算結果を保持するレジスタ４１〜４
７が設けられる。これらレジスタのうち、レジスタ４１
〜４４は同一のハードウエアＲ１で実現され、同様に、
レジスタ４５〜４７も同一のハードウエアＲ２で実現さ
れる。これらハードウエアＲ１，Ｒ２は、実際には、ラ
ッチ回路やフリップフロップなどで実現される。

【００１６】また、図１０のＷ演算３１は図９のＷ演算
２１に、図１０のＸ演算３２は図９のＸ演算２２に、図
１０のＸ演算３３は図９のＸ演算２３に、図１０のＹ演
算３４は図９のＹ演算２４に、図１０のＸ演算３５は図
９のＸ演算２５に、それぞれ対応する。

【００１７】動作合成処理では、図８〜図１０に示した
処理過程を経て、レジスタトランスファレベルの記述を
生成する。動作合成処理により生成されるレジスタトラ
ンスファレベルの記述は、レジスタ部と、その間の組み
合わせ論理部の機能を定義したものである。

【００１８】一方、動作合成処理後に行われる論理合成
処理では、レジスタトランスファレベルの記述に基づい
て、組み合わせ論理部の最適化と、使用する半導体プロ
セスに応じたセルマッピング処理とを行い、最終的な論
理記述を生成する。

【００１９】このため、いったんレジスタトランスファ
レベルの記述が生成された後は、レジスタ部と組み合わ
せ論理部の組み合わせが変更されることはない。例外的
に、レジスタ前後の組み合わせ論理部の一部を変更する
例として、リタイミング手法があるが、テスト容易性の
向上という観点からこの手法が効果的なのは、レジスタ
直前または直後の組み合わせ論理が機能ブロックのテス
ト容易性向上のボトルネックになっている場合であり、
一般的なケースではない。

【００２０】図１１は図１０に示したレジスタトランス
ファレベルの記述をブロック図で表したものである。図
１１のＲ１レジスタ５１は図１０のレジスタ４１〜４４
に、図１１のＲ２レジスタ５２は図１０のレジスタ４５
〜４７に、図１１のＷ演算ブロック５３は図１０のＷ演
算３１に、図１１のＸ演算ブロック５４は図１０のＸ演
算３２，３３に、図１１のＹ演算ブロック５５は図１０
のＹ演算３４に、図１１のＸ演算ブロック５６は図１０
のＸ演算３５に、それぞれ対応する。また、レジスタ５
１，５２の入力切り替え用に切替回路５７，５８が設け
られる。

【００２１】

【発明が解決しようとする課題】上述した従来の動作合
成処理では、レジスタや組み合わせ論理部のテスト容易
性を考慮に入れることなく、レジスタ割り付け処理を行
っていたため、部分スキャン設計時におけるスキャン素
子選択問題に対して、最適な解を与えるレジスタトラン
スファ記述が生成される保証はなかった。

【００２２】例えば、レジスタ割り付け処理次第では、
設計上の制約を満たし、かつ、テスト容易性も向上でき
る解が存在するにもかかわらず、テスト容易性が向上し
ないようなレジスタ割り付けを行ってしまう場合もあり
うる。

【００２３】また、設計制約を満たすことに重点を置い
てレジスタ割り付けを行うと、テスト容易性が損なわ
れ、テストが複雑になってテストコストの上昇を招いて
しまう。一方、テスト容易性の向上に重点を置いて設計
制約を緩和すれば、回路規模の増大などにより、製造コ
ストの上昇を招いてしまう。

【００２４】例えば、図１１のブロック図において、演
算ブロック５３，５５のテスト容易性を計測した結果、
これらブロックの出力信号の制御性が大変悪いことが判
明したとする。回路全体のテスト容易性を向上させるた
めには、制御性の悪い信号が入力されるレジスタをスキ
ャン素子にするのが望ましい。したがって、図１１のブ
ロック図に基づいて論理合成を行う場合には、レジスタ
５１，５２が両方とも、スキャン素子の候補となる。

【００２５】図１２は、レジスタ５１，５２をスキャン
素子６１，６２に置き換えた例を示すブロック図であ
る。従来は、テスト容易性を考慮に入れることなく、レ
ジスタトランスファレベルの記述を行っていたため、部
分スキャン設計を行う場合には、出力信号の制御性が悪
い演算ブロックに接続されるレジスタを、すべてスキャ
ン素子の候補として選択しなければならず、スキャン素
子の数が増え、結果として、回路規模が増大して、伝搬
遅延も増えるおそれがあった。

【００２６】本発明は、このような点に鑑みてなされた
ものであり、その目的は、回路規模や回路の動作速度等
の回路パフォーマンスを低下させることなく、テスト容
易性を向上できる回路設計システムおよび回路設計方法
を提供することにある。

【００２７】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、同期回路により構成可能な
システムについて、複数のレジスタと、これらレジスタ
の入力論理を設定する組み合わせ論理部とからなるレジ
スタトランスファレベルの記述を生成する動作合成手段
と、前記レジスタトランスファレベルの記述に基づい
て、システムに関する論理記述を生成する論理合成手段
と、を備えた回路設計システムにおいて、前記動作合成
手段は、前記複数のレジスタの中に共有可能なレジスタ
の組み合わせが複数存在する場合には、テスト容易性が
向上するようなレジスタ同士を選択して共有化する。

【００２８】また、請求項４の発明は、同期回路により
構成可能なシステムについて、複数のレジスタと、これ
らレジスタの入力論理を設定する組み合わせ論理部とか
らなるレジスタトランスファレベルの記述を生成する動
作合成手段と、前記レジスタトランスファレベルの記述
に基づいて、システムに関する論理記述を生成する論理
合成手段と、を備えた回路設計方法において、前記論理
合成手段は、複数のレジスタと、これらレジスタの入力
論理を設定する組み合わせ論理回路とを含む論理記述を
生成し、前記動作合成手段および前記論理合成手段の少
なくとも一方は、前記複数のレジスタの中に共有可能な
レジスタの組み合わせが複数存在する場合には、テスト
容易性が向上するようなレジスタ同士を選択して共有化
する。

【００２９】

【発明の実施の形態】以下、本発明を適用した回路設計
システムおよび回路設計方法について、図面を参照しな
がら具体的に説明する。以下では、半導体基板上に形成
される回路の設計手法を例にとって説明する。

【００３０】本発明に係る回路設計システムは、ワーク
ステーションやパーソナルコンピュータ等のコンピュー
タ機器により実現される。本発明に係る回路設計システ
ムは、与えられた設計仕様に従って、システムレベル合
成処理、動作合成処理、および論理合成処理を順に行っ
て、最終的なハードウエア回路を生成する。

【００３１】システムレベル合成処理では、設計仕様に
従って、ハードウエアとソフトウエアの切り分けや、半
導体プロセスの選択等を行う。動作合成処理では、シス
テムレベル合成処理が切り分けたハードウエア部分につ
いて、レジスタ部と、組み合わせ論理部とからなるレジ
スタトランスファレベルの記述を行う。論理合成処理で
は、動作合成処理により生成されたレジスタトランスフ
ァレベルの記述に基づいて、論理記述を生成する。

【００３２】本実施形態は、テスト容易性の向上、スキ
ャン素子数の低減、回路規模の削減、回路の動作速度の
向上、回路の消費電力の低減等を考慮に入れて、動作合
成処理あるいは論理合成処理を行う点に特徴がある。

【００３３】図１は本発明に係る回路設計システムの動
作合成処理の一例を示すフローチャートである。以下、
図のフローチャートに基づいて、本発明の動作を説明す
る。まず、図１のステップＳ１において、機能ユニット
ごとにテスト容易性を計算する。テスト容易性の計算手
法はいくつか提案されており、どの手法を採用してもよ
い。

【００３４】一般に、テスト容易性は可制御性と可観測
性で表されることから、例えば、SCOAPと呼ばれる計算
手法では、各回路素子の出力端子について、可制御性お
よび可観測性を数値で表す。例えば、図２（ａ）のよう
な３入力のANDゲートの場合、出力が「１」になるには、
３つの入力端子がいずれも「１」でなければならないた
め、このANDゲートの出力の可制御性を「３」とする。一
方、図２（ｂ）のように、２入力のORゲートの一方の入
力端子の可制御性が「３」で、他方の入力端子の可制御性
が「２」の場合には、可制御性の低い「３」を基準として、
ORゲートのテスト容易性を設定する。すなわち、この場
合、ORゲートの出力端子の可制御性は「３」になる。この
ように、SCOAPでは、数値によって可制御性および可観
測性を判断するため、テスト容易性の比較を簡易かつ客
観的に行うことができる。

【００３５】図１のステップＳ１の処理が終了すると、
回路設計システムは、ステップＳ２のスケジューリング
処理とリソース共有化処理を行う。この２つの処理はど
ちらを先に行ってもよく、また、同時に並行して行って
もよい。

【００３６】スケジューリング処理では、図３に示すよ
うに、各演算の順序を設定する。図３のＷ演算２１は時
間Ｔ２に、Ｘ演算２２とＹ演算２４は時間Ｔ３に、Ｘ演
算２３とＸ演算２５は時間Ｔ４に行うことを示してい
る。なお、同期回路を構成できるように、時間Ｔ１とＴ
２、Ｔ２とＴ３、Ｔ３とＴ４、Ｔ４とＴ５の各時間差は
同じに設定される。

【００３７】一方、リソース共有化処理では、演算部分
の共有化を行う。通常は、連続して複数回同じ演算を行
う場合に共有化の対象となる。例えば、図３の場合、Ｘ
演算２２とＸ演算２３、あるいは、点線Ｂで囲んだＸ演
算２２とＸ演算２５が共有化の対象となる。

【００３８】仮に、テスト容易性の解析を行った結果、
Ｗ演算２１とＹ演算２４の出力信号の制御性が悪いこと
が判明したと仮定する。従来は、テスト容易性を考慮に
入れずに、演算部分の共有化を行っていたため、Ｘ演算
２２とＸ演算２３とが共有化される可能性と、Ｘ演算２
２とＸ演算２５とが共有化される可能性があった。これ
に対して、本実施形態では、テスト容易性の悪いもの同
士を共有化の対象とする。例えば、図３の場合、制御性
の悪い信号を出力するＷ演算２１，Ｙ演算２４に接続さ
れるＸ演算２２，２５が共有化の対象となる。

【００３９】図１のステップＳ２の処理が終了すると、
回路設計システムは、ステップＳ３〜Ｓ９に示すレジス
タの割り付け処理を行う。まず、ステップＳ３では、割
り付けるべきレジスタが存在するか否かを判定する。割
り付けるべきレジスタが存在する場合には、ステップＳ
４に進み、割り付けるべきレジスタのいずれか一つを選
択する。

【００４０】次に、ステップＳ５に進み、共有化が可能
なレジスタの候補が２以上存在するか否かを判定する。
共有化が可能なレジスタの候補が１つしか存在しない場
合には、ステップＳ６に進み、そのレジスタを共有化の
候補として選択した後、ステップＳ３に戻る。

【００４１】一方、共有化が可能なレジスタの候補が２
以上存在する場合には、ステップＳ７に進み、ステップ
Ｓ４で選択したレジスタのテスト容易性が高いか否かを
判定する。テスト容易性が低い場合にはステップＳ８に
進み、共有化が可能なレジスタの候補のうち、テスト容
易性が最も低いレジスタを共有化の候補として選択した
後、ステップＳ３に戻る。

【００４２】また、ステップＳ７において、テスト容易
性が高いと判定されると、ステップＳ９に進み、共有化
が可能なレジスタの候補のうち、テスト容易性が最も高
いレジスタを共有化の候補として選択した後、ステップ
Ｓ３に戻る。

【００４３】図４は図１のステップＳ３〜Ｓ９のレジス
タ割り付け処理を行った状態を示す図である。図４のＷ
演算３１は図３のＷ演算２１に、図４のＸ演算３２は図
３のＸ演算２２に、図４のＸ演算３３は図３のＸ演算２
３に、図４のＹ演算３４は図３のＹ演算２４に、図４の
Ｘ演算３５は図３のＸ演算２５に、それぞれ対応する。
また、時間Ｔ１〜Ｔ５の境目にはレジスタ７１〜７７が
設けられ、これらレジスタのうち、レジスタ７１〜７４
は同一のハードウエアＲ１で構成され、レジスタ７５〜
７７も同一のハードウエアＲ２で構成される。

【００４４】本実施形態では、テスト容易性の悪い演算
部分を共有化するようにしており、出力信号の制御性の
悪いＷ演算３１とＹ演算３４の各出力側に接続されたＸ
演算３２とＸ演算３５とが共有化され、また、Ｙ演算３
４の出力はＲ１レジスタ７３に入力される。

【００４５】一方、図１のステップＳ３において、割り
付けるべきレジスタが存在しない場合には、ステップＳ
10に進み、レジスタの割り付け処理を行った結果が設計
制約を満たしているか否かを判定する。設計制約を満た
していない場合には、ステップＳ２に戻って、再度スケ
ジューリング処理とリソース共有化処理をやり直し、設
計制約を満たしている場合には処理を終了する。

【００４６】図５は図４に示したレジスタトランスファ
記述をブロック図で表したものである。図５のＷ演算ブ
ロック８３は図４のＷ演算３１に、図５のＸ演算ブロッ
ク８４は図４のＸ演算３２，３５に、図５のＹ演算ブロ
ック８５は図４のＹ演算３４に、図５のＸ演算ブロック
８６は図４のＸ演算３３に、それぞれ対応する。また、
図５のREG1レジスタ８１は、図４のレジスタ７１〜７４
を共有化したものであり、図５のREG2レジスタ８２は、
図４のレジスタ７５〜７７を共有化したものである。ま
た、図５の切替回路８７は、REG1レジスタ８１の入力の
切り替えを行い、切替回路８８は、REG2レジスタ８２の
入力の切り替えを行う。

【００４７】なお、切替回路８７，８８の切替タイミン
グの制御や、REG1レジスタ８１やREG2レジスタ８２のク
ロック制御は、不図示の制御回路により行われる。

【００４８】図５を図１１と比較すると、図５では、Ｙ
演算ブロック８５の出力をREG1レジスタ８１に入力し、
かつ、Ｘ演算ブロック８４の出力をREG1レジスタ８１と
REG2レジスタ８２の双方に入力し、かつ、REG1レジスタ
８１から最終結果ｄを、REG2レジスタ８２から最終結果
ｃを出力する点で、図１１と異なる。

【００４９】論理合成処理は、動作合成処理により生成
された最終的なレジスタトランスファレベルの記述に基
づいて、論理記述を生成する。その際、テスト容易性を
考慮に入れて部分スキャン設計を行い、一部のレジスタ
をスキャン素子に置き換える。

【００５０】例えば、図５のブロック図に基づいて部分
スキャンを行い、スキャン素子への置き換えを行う例を
説明する。仮に、図５のＷ演算ブロック８３とＹ演算ブ
ロック８５の出力信号の制御性が悪いことが判明してい
ると仮定する。この場合、他の演算ブロックのテスト容
易性が十分に高ければ、Ｗ演算ブロック８３とＹ演算ブ
ロック８５の各出力側に接続されたREG1レジスタ８１だ
けをスキャン素子に変換すればよい。図６はREG1レジス
タ８１をスキャン素子９１に置き換えた状態を示す図で
ある。

【００５１】このように、本実施形態では、テスト容易
性の悪いレジスタをなるべく共有化し、これらレジスタ
のみをスキャン素子に置き換えるため、図１１に示す従
来例に比べて、回路全体でのスキャン素子数を低減で
き、回路規模や回路の動作速度等の回路のパフォーマン
スを落とすことなく、テスト容易性に優れたハードウエ
ア回路を自動生成することができる。

【００５２】また、本発明は、半導体回路を形成する場
合に限らず、例えば、プリント基板等に自動合成処理に
よりハードウエア回路を実装する際にも適用できる。

【００５３】

【発明の効果】以上詳細に説明したように、本発明によ
れば、動作合成あるいは論理合成を行う際に、テスト容
易性を考慮に入れてレジスタの共有化を行うため、回路
のパフォーマンスを低下させることなく、テスト容易性
に優れた回路を自動合成することができる。また、レジ
スタや演算部をできるだけ共有化するようにし、かつ、
スキャン素子の数をできるだけ減らすようにしたため、
テストコストや製造コストを低減することができる。

【図面の簡単な説明】

【図１】回路設計システムの動作合成処理の一例を示す
フローチャート。

【図２】テスト容易性の計算手法を説明する図。

【図３】動作記述のデータフロー図。

【図４】図３に対してレジスタ割り付け処理を行った状
態を示す図。

【図５】レジスタトランスファレベルの記述に対応する
ブロック図。

【図６】一部のレジスタをスキャン素子に置き換えた状
態を示すブロック図。

【図７】動作合成処理の処理動作を示すフローチャー
ト。

【図８】動作記述のデータフロー図。

【図９】図８についてスケジューリング処理とリソース
共有化処理を行った状態を示す図。

【図１０】レジスタの割り付け処理を行った状態を示す
図。

【図１１】レジスタトランスファレベルの記述に対応す
るブロック図。

【図１２】一部のレジスタをスキャン素子に置き換えた
状態を示すブロック図。

【符号の説明】

８１ REG1レジスタ ８２ REG2レジスタ ８３〜８６ 演算ブロック ８７，８８ 切替回路 ９１ スキャン素子

Claims (4)

【特許請求の範囲】
1. 【請求項１】同期回路により構成可能なシステムについ
   て、複数のレジスタと、これらレジスタの入力論理を設
   定する組み合わせ論理部とからなるレジスタトランスフ
   ァレベルの記述を生成する動作合成手段と、 前記レジスタトランスファレベルの記述に基づいて、前
   記システムに関する論理記述を生成する論理合成手段
   と、を備えた回路設計システムにおいて、 前記動作合成手段は、前記複数のレジスタの中に共有可
   能なレジスタの組み合わせが複数存在する場合には、テ
   スト容易性が向上するようなレジスタ同士を選択して共
   有化することを特徴とする回路設計システム。
2. 【請求項２】前記組み合わせ論理部は、複数の演算部を
   有し、 前記動作合成手段は、前記複数の演算部の中に共有可能
   な演算部が存在する場合には、制御性の悪い信号を出力
   する演算部の後段に接続された演算部と、観測性の悪い
   信号を入力とする演算部の前段に接続された演算部と
   を、共有化の対象として選択することを特徴とする請求
   項１に記載の回路設計システム。
3. 【請求項３】前記動作合成手段および前記論理合成手段
   の少なくとも一方は、回路規模、回路の動作速度、回路
   の消費電力、およびスキャン素子への置き換えによる回
   路パフォーマンスの低下の少なくとも一つを含む設計制
   約と、テスト容易性とを考慮に入れて、レジスタの共有
   化を行うことを特徴とする請求項１または２に記載の回
   路設計システム。
4. 【請求項４】同期回路により構成可能なシステムについ
   て、複数のレジスタと、これらレジスタの入力論理を設
   定する組み合わせ論理部とからなるレジスタトランスフ
   ァレベルの記述を生成する動作合成手段と、 前記レジスタトランスファレベルの記述に基づいて、前
   記システムに関する論理記述を生成する論理合成手段
   と、を備えた回路設計方法において、 前記論理合成手段は、複数のレジスタと、これらレジス
   タの入力論理を設定する組み合わせ論理回路とを含む論
   理記述を生成し、 前記動作合成手段および前記論理合成手段の少なくとも
   一方は、前記複数のレジスタの中に共有可能なレジスタ
   の組み合わせが複数存在する場合には、テスト容易性が
   向上するようなレジスタ同士を選択して共有化すること
   を特徴とする回路設計方法。