JP2954157B2 - 半導体集積回路の設計方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路を生成
するための半導体集積回路の設計方法の改良、特に、低
消費電力な半導体集積回路を生成する半導体集積回路の
設計方法に関する。

【０００２】

【従来の技術】今日、半導体集積回路の設計において
は、開発対象の半導体集積回路をレジスタトランスファ
ーレベル（以下、ＲＴＬと記す）の機能記述により表現
し、このＲＴＬ記述を用いて論理合成することにより、
開発対象の半導体集積回路を生成するトップダウン設計
が採用されている。

【０００３】図２４は従来のＲＴＬ記述、図２５は前記
ＲＴＬ記述を用いて論理合成により生成された論理回路
（半導体集積回路）を示す。

【０００４】図２４のＲＴＬ記述は、複数のレジスタ間
のデータ転送を機能レベルで明確に規定した記述であ
る。同図のＲＴＬ記述において、r1,r2,r3,r4 はレジス
タ、func1,func2,func3,func4 は前記レジスタ間の組合
せ回路の機能の記述、assign文とalways文は各レジスタ
と各組合せ回路との接続関係を記述したものである。

【０００５】図２４のＲＴＬ記述から論理を合成する場
合、面積又は速度の制約条件を与えることにより、面積
と速度のトレードオフの曲線上で回路が決定する。

【０００６】前記ＲＴＬ記述から生成された図２５に示
す論理回路において、101 ，103 ，105,及び107 は前記
ＲＴＬ記述に明示されたレジスタr1,r2,r3,r4 が論理合
成によりマッピングされたフリップフロップ回路であっ
て、前記図２４のＲＴＬ記述に明示されたレジスタr1,r
2,r3,r4 に直接対応する。108 はクロックバッファ、10
0 ，102 ，104 及び106 は図２４のＲＴＬ記述のfunc1,
func2,func3,func4 に対応する組合せ回路である。前記
組合せ回路100 ，102 ，104 及び106 は、図２４のＲＴ
Ｌの機能記述から面積と速度とのトレードオフの曲線上
の１つの回路としてマッピングされたものである。

【０００７】

【発明が解決しようとする課題】ところで、半導体集積
回路の消費電力Ｐは、動作周波数をｆ、負荷容量をＣ、
電圧をＶとすると［式１］の通り、 ［式１］ Ｐ＝ｆ x Ｃ x Ｖ² で示される。従って、半導体集積回路の消費電力を低減
するには、動作周波数の低下、負荷容量の低下、又は電
源電圧の低下の３方法があり、電源電圧の低下による場
合の低減効果が最も大きい。

【０００８】しかしながら、電源電圧を低く設定する
と、論理回路を構成する多数のパスの中で最大遅延時間
を持つクリティカルパスの遅延時間も増大する。

【０００９】そこで、例えば特開平５−２９９６２４号
公報には、多数の論理ゲートのうち低速動作で足りる論
理ゲートを低電圧源により駆動し、他の高速動作が必要
な論理ゲートを高電圧源により駆動する技術が開示され
るが、クリティカルパスを考慮に入れた低電圧源と高電
圧源との２電源の使用は開示されていない。

【００１０】本発明の目的は、半導体集積回路の設計方
法において、開発の対象とする半導体集積回路の各組合
せ回路のクリティカルパスの遅延時間の増大を招かず
に、低消費電力な半導体集積回路を簡易に生成できる設
計方法を提供することにある。

【００１１】

【課題を解決するための手段】即ち、本発明は、特開平
５−２９９６２４号公報に開示される技術を利用して、
前記クリティカルパスを構成する論理ゲートのみを高電
圧源で駆動し、他の論理ゲートを低電圧源で駆動し、こ
れによりクリティカルパスの最大遅延時間の増大を招か
ずに半導体集積回路全体の消費電流を低電圧電源の使用
により低減して、低消費電力化を図るものである。しか
し、この発明は、更に改良する余地がある。

【００１２】前記改良点の詳細は次の通りである。前記
のように低電圧源で駆動される低速動作型の論理ゲート
から、高電圧源で駆動される高速動作型の論理ゲートに
データを伝達する場合には、例えば特開平５−６７９６
３号公報に開示されるように、その２つの論理ゲートの
間に、低電圧源で駆動される論理ゲートの出力レベルを
高く変換するレベル変換回路を配置する必要がある。し
かし、前記図２５に示す各々の組合せ回路は、例えば図
２６又は図２７に示すような多数の論理ゲートにより構
成される回路であるため、この各図の組合せ回路におい
てクリティカルパスが図中太線で示すパスであると仮定
すると、このクリティカルパスを高電圧源で駆動するに
は各図中記号〇で示す複数の位置（この位置の数は図２
６では８箇所、図２７では１２箇所である）にレベル変
換回路を要すると判断し且つ配置する必要がある。集積
度の高い半導体集積回路では、組合せ回路の数は極めて
多数であると共に各組合せ回路を構成する論理ゲートの
数も極めて多い。従って、このような集積度の高い半導
体集積回路では、クリティカルパスを持つ１つの組合せ
回路においてレベル変換回路を要する位置の数は多数と
なり、またクリティカルパスを持つ組合せ回路の数も多
いため、半導体集積回路の全体でレベル変換回路を要す
る位置の数は膨大な数となる。その結果、集積度の高い
半導体集積回路の設計では、極く一部に限定した組合せ
回路で前記のようにレベル変換回路を要する位置を判断
し且つ配置することは可能であるが、半導体集積回路の
全体では前記レベル変換回路の配置位置の判断が繁雑で
煩わしく、また長時間を要し、設計が面倒になる。

【００１３】前記の目的を達成するため、本発明では、
次の点に着目した。即ち、第１に、半導体集積回路は、
前記図２５に示す通り、多数のレジスタと、その各レジ
スタ間に位置する多数の組合せ回路とから成るので、レ
ジスタにレベル変換回路を配置すれば、複数の組合せ回
路には各所，即ちクリティカルパスを高電源で駆動する
場合にレベル変換回路を要する複数の位置に、各々レベ
ル変換回路を配置する必要が無く、レベル変換回路の配
置位置数が少なく低減できること、第２に、前記の通り
レジスタにレベル変換回路を配置すれば、このレベル変
換回路からデータが伝達される組合せ回路では、その組
合せ回路の全体を高電源で駆動する必要が生じるもの
の、半導体集積回路では、クリティカルパスに存在する
論理ゲートの数は、集積回路全体を構成する論理ゲート
の数の約５％程度である統計からすると、クリティカル
パスを持つ組合せ回路の組合せ回路全体に対する割合は
少なく、従ってクリティカルパスを持つ組合せ回路全体
を高電源で駆動してもさほど消費電力の増大を招かない
ことに着目した。

【００１４】即ち、請求項１記載の発明の半導体集積回
路の設計方法は、複数の信号伝搬経路上に各々設けられ
た組合せ回路を有する半導体集積回路の設計方法であつ
て、低電圧源で駆動される第１の論理ゲートと、クリテ
ィカルパスとなる第１の信号伝搬経路に設けられ且つ高
電圧源で駆動される第２の論理ゲートとを、前記第１の
信号伝搬経路とは異なる第２の信号伝搬経路上に有する
第１の組合せ回路を生成する工程と、前記第１の組合せ
回路内の前記第１の論理ゲートの出力が前記第１の組合
せ回路内の前記第２の論理ゲートの入力に人力される形
の混在の有無を判断する工程と、その混在がある場合に
は、前記第１の組合せ回路内の前記第１の論理ゲートを
高電圧源で駆動される論理ゲートに置換する工程とを備
えたことを特徴とする。

【００１５】また、請求項２記載の発明は、前記請求項
１記載の半導体集積回路の設計方法において、前記クリ
ティカルパスとなる第１の信号伝搬経路に設けられ且つ
高電圧源で駆動される第２の論理ゲートは、クリティカ
ルパスとなる前記第１の信号伝搬経路の信号伝搬遅延時
間が設計上の遅延上限値以下になるように設けられたこ
とを特徴とする。

【００１６】

【作用】以上の構成により、請求項１及び請求項２記載
の半導体集積回路の設計方法は次の作用を奏する。即
ち、クリティカルパスを持つ組合せ回路では、そのクリ
ティカルパスとなる信号伝搬経路上の論理ゲートが高電
圧で駆動されるので、そのクリティカルパスの時間遅延
を設計上許容される遅延上限値未満に抑えることができ
る。しかも、クリティカルパスを持つ組合せ回路内の論
理ゲートを高電圧源で駆動しても、そのクリティカルパ
スを持つ組合せ回路の数は組合せ回路の全体から見て極
めて少いので、消費電力の増大は少なく抑制される。一
方、クリティカルパスを持たない多くの組合せ回路は低
電源で駆動されるので、消費電力が顕著に低減される。
その結果、半導体集積回路全体では、低消費電力化が図
られる。更に、前記高電圧源で駆動される論理ゲート
（第２の論理ゲート）を持つ組合 せ回路内において、低
電圧源で駆動される論理ゲート（第１の論理ゲート）が
含まれる場合に、その低電圧源で駆動される第１の論理
ゲートの出力が前記高電圧源で駆動される第２の論理ゲ
ートの入力に人力される形の混在があれば、その第１の
論理ゲートを、高電圧源で駆動される論理ゲートに置換
するので、クリティカルパス上の論理ゲートのみを高電
圧源で駆動する場合に比して、必要とするレベル変換回
路の数を少なく低減でき、従って半導体集積回路の設計
が極めて容易になる。

【００１７】

【実施例】以下、本発明の実施例を図面に基いて説明す
る。

【００１８】図１は本発明の半導体集積回路を備えた画
像処理装置Ａの全体構成を示す。同図において、１０は
外部からの信号をアナログ／デジタル変換するＡ／Ｄ変
換器、１１は汎用のＤＲＡＭ、１２は本発明の半導体集
積回路であり前記ＤＲＡＭ１１からデータを取出し又は
データを記憶させつつ画像処理を行う第１の半導体集積
回路、１３は前記第１の半導体集積回路１２を制御する
汎用の制御用マイクロコンピュータ、１４は前記第１の
半導体集積回路１２から信号を受けて更に画像処理を行
う第２の半導体集積回路である。

【００１９】また、１５は外部に配置された例えば３Ｖ
の高電圧源、１６は同様に外部配置された例えば２Ｖの
低電圧源である。同図の画像処理装置Ａは、前記高電圧
源１５に接続された高電圧配線１７と、前記低電圧源１
６に接続された低電圧配線１８とを有する。画像処理装
置Ａの低消費電力化を図るために低電圧源１６は画像処
理用の第１及び第２の半導体集積回路１２、１４の電圧
源として使用され、低電圧配線１８の低電圧が第１及び
第２の半導体集積回路１２、１４のみに供給される。一
方、高電圧配線１７の高電圧は他の汎用の回路１０、１
１、１３に供給される。各回路１０〜１４間のインター
フェイス電圧を高電圧にする必要から、高電圧配線１７
の高電圧は画像処理用の２個の半導体集積回路１２、１
４にも供給される。

【００２０】前記低電圧源１６は高電圧配線１７の電圧
を内部トランジスターでその閾値電圧分だけ降圧した内
部低電圧源としてもよい。その構成は例えば特開平４−
９６３６９号公報に記載されるので、その詳細は省略す
る。この場合、外部に配置した低電圧源１６は不要であ
る。

【００２１】前記画像処理用の第１の半導体集積回路１
２の内部構成を図２に示す。同図において、２０はチッ
プ、２１…は前記チップ２０の外周に複数配置された入
力／出力パッド、２２は前記複数の入力／出力パッド２
１…の配置領域を除いた内部コア部であって、前記内部
コア部２２には５個の機能ブロックＡ〜Ｅが設けられて
いる。前記機能ブロックＡ〜Ｄは各々異なる演算処理を
行う演算処理回路であり、機能ブロックＥは例えばROM
，RAM 等の小容量のメモリセル部である。

【００２２】本発明は、前記画像処理用の第１の半導体
集積回路１２において、前記内部コア部２２内の前記メ
モリセル部より成る機能ブロックＥ以外の機能ブロック
Ａ〜Ｄに対して適用される。

【００２３】図３は、前記第１の半導体集積回路１２の
任意の１つの機能ブロック（例えばＡ）の論理回路図を
示す。

【００２４】同図の機能ブロック（半導体集積回路の一
部）は、前記図２４のＲＴＬ記述から論理合成した論理
回路を示す。同図において、２、４，６及び８は、各々
前記図２４のＲＴＬ記述のレジスタr1,r2,r3,r4 を構成
するフリップフロップ回路である。１、３、５及び７は
各々前記図２４のＲＴＬ記述の組合せ回路func1,func2,
func3 及びfunc4 を構成し各レジスタr1〜r4の間又は前
段に位置する組合せ回路である。図３では、説明を簡単
にするため、各組合せ回路の出力は次段のフリップフロ
ップ回路のみに入力されるが、他の組合せ回路に信号を
転送する場合もある。

【００２５】前記フリップフロップ回路２、６及び８は
前記２Ｖの低電圧源１６を電圧源とする２Ｖ系であり、
残るフリップフロップ回路４は、２Ｖの低電圧源１６及
び３Ｖの高電圧源１５の両電源を電圧源とする２Ｖ／３
Ｖ系である。前記２Ｖ／３Ｖ系のフリップフロップ回路
４は後述するようにレベル変換回路を有し、２Ｖ系のフ
リップフロップ回路２、６及び８はレベル変換回路を有
しない。更に、前記組合せ回路１、３及び７は、２Ｖの
低電圧源１６を電圧源とする２Ｖ系の組合せ回路（第１
の組合せ回路）であり、残る組合せ回路５は、高速動作
の要求から、３Ｖの高電圧電源１５を電圧源とする３Ｖ
系の組合せ回路（第２の組合せ回路）である。

【００２６】加えて、９は２Ｖの低電圧源１６を電圧源
とする２Ｖ系のクロックバッファ（クロック供給手段）
であって、前記４個のフリップフロップ回路２、４、
６、８にクロックを供給する。

【００２７】前記２Ｖ系のレベル変換回路を有しないフ
リップフロップ回路２、６、８の構成は図４に示され
る。同図において、３０は１つの外部信号Ｄを受けるマ
スタラッチ、３１は前記マスタラッチ３０の出力側に直
列接続され且つ相補の２つの信号を出力するスレーブラ
ッチであって、この直列接続されたマスタラッチ３０及
びスレーブラッチ３１によりデータ一時記憶部３６を構
成する。３２は前記スレーブラッチ３１の出力側に接続
された出力バッファ、３３は外部から入力されるクロッ
クCLK から相補の内部クロックCK，NCK を生成する内部
クロック生成回路（クロック供給手段）であって、これ
等の回路３０〜３３は２Ｖの低電圧源１６を電圧源とす
る２Ｖ系である。

【００２８】前記２Ｖ／３Ｖ系のレベル変換回路を有す
るフリップフロップ回路４の構成は図５に示される。同
図のフリップフロップ回路４は、前記図４に示した２Ｖ
系のフリップフロップ回路２と同一構成の直列接続され
たマスタラッチ３０及びスレーブラッチ３１と、内部ク
ロック生成回路３３とを備えると共に、３Ｖの高電圧源
１５を電圧源とする出力バッファー３４と、前記スレー
ブラッチ３１と前記出力バッファ３４の間に介在された
レベル変換回路３５とを備える。前記レベル変換回路３
５は、２Ｖ／３Ｖ系であって、２Ｖ系のスレーブラッチ
３１の相補の信号間の電位差は低電圧（２Ｖ）である
が、この低電圧信号を入力し、この低電圧信号を、その
相補の信号間の電位差が高電圧（３Ｖ）である高電圧信
号にレベル変換して出力する機能を有する。

【００２９】前記レベル変換回路３５の具体的構成を図
６（ａ）及び（ｂ）に示す。同図（ａ）のレベル変換回
路３５において、４０及び４１はＰMOS 型トランジス
タ、４２及び４３はＮMOS 型トランジスタであって、一
方のＰMOS 型トランジスタ４０と一方のＮMOS 型トラン
ジスタ４２とは直列接続され、また他方のＰMOS 型トラ
ンジスタ４１と他方のＮMOS 型トランジスタ４３とは直
列接続され、この双方の直列回路は各々３Ｖの高電圧源
１５と接地との間に配置される。前記一方のＰMOS 型ト
ランジスタ４０のゲートは、直列接続されない側のＮMO
S 型トランジスタ４３のドレインに、他方のＰMOS 型ト
ランジスタ４１のゲートはＮMOS 型トランジスタ４２の
ドレインに接続される。相補の出力は各ＮMOS 型トラン
ジスタ４２、４３のドレインから取り出される。前記の
構成により、ＰMOS 型トランジスタ４０とＮMOS 型トラ
ンジスタ４２、ＰMOS 型トランジスタ４１とＮMOS 型ト
ランジスタ４３は、各々インバータの機能を奏する。即
ち、図５のスレーブラッチ３１の相補の出力により一方
のＮMOS 型トランジスタ４３のゲートに２Ｖの低電圧が
供給されると共に他方のＮMOS 型トランジスタ４２のゲ
ートに０Ｖが供給されると、前記一方のＮMOS 型トラン
ジスタ４３がＯＮすると共に前記他方のＮMOS型トラン
ジスタ４２がＯＦＦし、これに伴い一方のＰMOS 型トラ
ンジスタ４０がＯＮすると共に他方のＰMOS 型トランジ
スタ４１がＯＦＦするので、一方のＮMOS 型トランジス
タ４２のドレインが３Ｖの高電圧源１５に接続されると
共に他方のＮMOS 型トランジスタ４３のドレインが接地
されて、３Ｖの高電位差の相補の出力が得られる。図６
（ａ）の構成では、３Ｖの高電圧源１５から２Ｖの低電
圧源１６への貫通電流、及び３Ｖの高電圧源１５から０
Ｖ（接地）への貫通電流を流すことなく、図５のスレー
ブラッチ３１の相補の出力を２Ｖの低電圧から３Ｖの高
電圧にレベル変換することができる。

【００３０】図６（ｂ）は前記とは異なる他の具体的構
成のレベル変換回路３５´を示す。同図のレベル変換回
路３５´は、前記図６（ａ）のレベル変換回路３５の２
個のＮMOS 型トランジスター４２、４３に代えて、２個
のＣMOS 型インバータ４５、４６を配置したものであ
る。この両ＣMOS 型インバータ４５、４６は、各々、１
個のＰMOS 型トランジスター４７、４９と１個のＮMOS
型トランジスター４８、５０とを直列接続して成る。両
ＣMOS 型インバータ４５、４６の入力端子、即ち直列接
続されたＰMOS 型及びＮMOS 型の両トランジスター47,4
8 ，49,50 の両ゲートには、図５のスレーブラッチ３１
の相補の出力信号が入力される。一方のＣMOS 型インバ
ータ４５の出力端子、即ちＰMOS 型トランジスター４７
とＮMOS 型トランジスター４８との接続部は、ＣMOS 型
インバータ４５と直列接続されないＰMOS 型トランジス
タ４１のゲートに、他方のＣMOS 型インバータ４６の出
力端子は、ＣMOS 型インバータ４６と直列接続されない
ＰMOS 型トランジスタ４０のゲートに各々接続される。
両ＣMOS 型インバータ４５、４６の出力がレベル変換回
路３５´の相補の出力である。以上の構成により、３Ｖ
の高電圧源１５から２Ｖの低電圧源１６への貫通電流及
び３Ｖの高電圧源１５から接地への貫通電流を流すこと
なく、図５のスレーブラッチ３１の相補の出力を２Ｖの
低電圧から３Ｖの高電圧にレベル変換することができ
る。更に、ＣMOS 型インバータ４５、４６を構成するＰ
MOS 型トランジスタは、過渡状態での３Ｖの高電圧源１
５から接地への貫通電流を抑制する。

【００３１】図３の半導体集積回路は、以上の説明から
判るように、入力及び出力共に２Ｖ系の組合せ回路１、
３を持つフリップフロップ回路２は、低電圧の２Ｖ系で
構成され、入力に２Ｖ系の組合せ回路３を持ち且つ出力
に３Ｖ系の組合せ回路５を持つフリップフロップ回路４
は、低電圧／高電圧系（２Ｖ／３Ｖ系）で構成され、ま
た入力に３Ｖ系の組合せ回路５を持ち且つ出力に２Ｖ系
の組合せ回路７を持つフリップフロップ回路６は、低電
圧の２Ｖ系で構成されている。

【００３２】以上の説明では、レジスタr1,r2,r3,r4 を
フリップフロップ回路により構成したが、このフリップ
フロップ回路に代えて、ラッチ回路により構成してもよ
い。前記ラッチ回路の具体的構成を図７及び図８に示
す。図７は低電圧の２Ｖ系のラッチ回路５１を示す。図
７のラッチ回路５１は、１つの信号Ｄを入力し且つラッ
チして相補の出力を得るラッチ部（データ一時記憶部）
５２と、前記ラッチ部５２の出力側に接続された出力バ
ッファ５３と、外部クロックＧから内部クロックＮＧを
生成しこの内部クロックＮＧを前記ラッチ部５２に出力
する内部クロック生成回路５４とを備えると共に、外部
クロックＧも前記ラッチ部５２に与えられる。以上の回
路５２〜５４は２Ｖの低電圧源１６を電圧源とする２Ｖ
系である。図８は低電圧／高電圧系（２Ｖ／３Ｖ系）の
ラッチ回路５１´を示す。図８のラッチ回路５１´は、
前記低電圧の２Ｖ系のラッチ回路の構成と同様に２Ｖの
低電圧源１６を電圧源とするラッチ部５２及び内部クロ
ック生成回路５４と、３Ｖの高電圧源１５を電圧源とす
る出力バッファ５５と、前記ラッチ部５２と前記出力バ
ッファ５５との間に介在され入力信号を低電圧（２Ｖ）
から高電圧（３Ｖ）にレベル変換するレベル変換回路５
６を備える。このレベル変換回路５６の具体的構成は前
記図６（ａ）又は（ｂ）に示す具体的構成と同一であ
る。

【００３３】次に、前記図３に示した半導体集積回路を
論理セルの接続情報に基いて論理合成する論理合成方法
のアルゴリズムを図９の論理合成装置並びに図１３及び
図１４のフローチャートを参照して説明する。

【００３４】図９は、論理合成装置６０の全体概略構成
を示す。同図において、６１は読込み部、６２は翻訳
部、６３は最適化処理部、６４はセル割付け部、６５は
タイミング検証部、６６は回路図生成部、６７は出力部
である。前記読込み部６１は前記図２４若しくは図１０
に示すＲＴＬ記述（ハードウェア記述言語）、前記ＲＴ
Ｌ記述に基いてレジスタ間の信号伝送関係を論理セルの
接続情報レベルで明確に規定した図１１に示すネットリ
スト、又は前記ネットリストを図式化した図１２に示す
スケマティックを入力する。前記翻訳部６２は、読込み
部６１から読み込んだＲＴＬ記述を状態遷移図、ブール
代数表記、タイミング図、並びにメモリのタイプ、ビッ
ト数及びワード数等のメモリの仕様に変換する。

【００３５】前記最適化処理部６３は、得られた状態遷
移図を最適化する状態遷移図最適化処理部６３ａと、最
適化された状態遷移図に対応する回路（ステートマシ
ン）を生成するステートマシン生成部６３ｂと、得られ
たタイミング図をコンパイルするタイミング図のコンパ
イラ６３ｃと、得られたメモリの仕様に基いてメモリを
合成するメモリの合成部６３ｄと、前記コンパイルされ
たタイミング図及び合成されたメモリに基いてインター
フェイス部を合成するインターフェイス部の合成部６３
ｅとを有する。また、最適化処理部６３は、読込み部６
１への入力がＲＴＬ記述の場合には、前記得られたステ
ートマシン、得られたブール代数表記及び合成されたイ
ンターフェイス部に基いて論理を最適化して、最適化さ
れた論理セルの接続情報を生成する一方、読込み部６１
への入力がネットリスト又はスケマティックの場合に
は、この入力されたネットリスト又はスケマティックの
論理を最適化して、最適化された論理の接続情報を生成
する論理最適化部６３ｆを有する。

【００３６】また、前記出力部６７は、前記図３の論理
回路を示すネットリスト又はこのネットリストを図式化
した論理回路図（スケマティック）を外部出力する。

【００３７】本発明は、前記図９に示したセル割付け部
６４に存在する。次に、このセル割付け部６４によるセ
ルの割付け（セルマッピング）処理、即ち前記論理最適
化部６３ｆにより得られたセルの接続情報に基いて図３
に示す半導体集積回路を論理合成するアルゴリズムを図
１３のフローチャートに基いて説明する。尚、図１３で
は本発明の特徴部分を主体に描いている。

【００３８】同図において、スタートして、ステップＳ
１〜Ｓ４（第１の工程）において、信号伝搬遅延時間が
設計上の遅延上限値以下の組合せ回路は、２Ｖの低電圧
源１６を電圧源とする第１の組合せ回路に合成し、その
逆に信号伝搬遅延時間が設計上の遅延上限値を越える組
合せ回路は、３Ｖの高電圧源１５を電圧源とする第２の
組合せ回路に合成する。

【００３９】前記第１の工程は、本実施例では次のよう
に行う。即ち、最初に、前記論理最適化部６３ｆからセ
ルの接続情報を読み込んだ後、ステップＳ１で低電圧
（２Ｖ）系のフリップフロップ回路及び組合せ回路の各
信号伝搬遅延時間を用いて、任意のフリップフロップ回
路のクロック入力から次段のフリップフロップ回路のデ
ータ入力までの信号伝搬経路における信号伝搬遅延時間
を各信号伝搬経路毎に見積る。この信号伝搬遅延時間の
見積りは、例えば用いられる論理（ＡＮＤ回路，ＮＯＲ
回路又はＮＯＴ回路等）に関する情報、例えば論理の種
類、入力数及び論理の段数を抽出し、この論理に関する
情報及びセルのテクノロジ等に基いて、その各論理をセ
ルにマッピングした場合の信号伝搬遅延時間を計算して
推定することにより行う。次に、ステップＳ２で信号伝
搬遅延時間の見積り結果が設計上の遅延の上限値以下か
否かを判断し、上限値以下の場合は、ステップＳ３で信
号伝搬経路上に配置される論理ゲートの集合体である組
合せ回路を低電圧（２Ｖ）の論理セルライブラリ（以
下、lib と記す）の組合せ回路（第１の組合せ回路）に
マッピングし、見積り結果が設計上の遅延の上限値を越
える場合は、ステップＳ４で信号伝搬経路上に配置され
る論理ゲートの集合体である組合せ回路を高電圧（３
Ｖ） libの組合せ回路（第２の組合せ回路）にマッピン
グすることにより行う。

【００４０】続いて、ステップＳ５及びＳ６（第２の工
程）では次の処理を行う。即ち、ステップＳ５におい
て、低電圧系（２Ｖ系）の組合せ回路の出力が高電圧系
（３Ｖ系）の組合せ回路の入力となる形で２Ｖ系の組合
せ回路と３Ｖ系の組合せ回路とが混在するか否かを調
べ、前記の形の混在が存在する場合は、ステップＳ６で
前記２Ｖ系の組合せ回路（第１の組合せ回路）を構成す
る２Ｖ系の論理ゲートのうち、３Ｖ系の組合せ回路の入
力となる論理ゲートを含む後段の論理ゲートを、３Ｖ l
ibの組合せ回路（第２の組合せ回路）を構成する３Ｖ系
の論理ゲートにより置換するように再度マッピングす
る。前記混在が無い場合には、２Ｖ系の論理ゲ ートを３
Ｖ系の論理ゲートに変換する必要はない。

【００４１】その後は、レジスタではその入力側及び出
力側に位置する組合せ回路の電圧系が前述の論理合成に
より既に決まっているので、ステップＳ７〜Ｓ９（第３
の工程）では次の処理を行う。即ち、各レジスタが低電
圧（２Ｖ）の入力から高電圧（３Ｖ）の出力に電位をレ
ベル変換するか否かを調べ、レベル変換する場合は、ス
テップＳ８でそのレベル変換するレジスタ（フリップフ
ロップ回路又はラッチ回路）を図５の２Ｖ／３Ｖ系のフ
リップフロップ回路又は図８の２Ｖ／３Ｖ系のラッチ回
路にマッピングし、レベル変換しない場合は、ステップ
Ｓ９でそのレベル変換しないレジスタを図４の２Ｖ系の
フリップフロップ回路又は図７の２Ｖ系のラッチ回路に
マッピングする。

【００４２】図１４は前記図１３に示す論理合成方法の
変形例を示す。図１３の論理合成方法では、第１の工程
において信号伝搬遅延時間を見積り、その見積り結果に
応じて組合せ回路を低電圧（２Ｖ）の組合せ回路又は高
電圧（３Ｖ）の組合せ回路にマッピングしたのに代え、
本変形例は、最初にステップＳ１０で２Ｖ libの組合せ
回路（第１の組合せ回路）にマッピングし、その後、ス
テップＳ１１において前記合成した結果が設計上の遅延
上限値以下か否かを判断し、遅延上限値を越える場合の
みステップＳ１２で前記合成した２Ｖlib の組合せ回路
（第１の組合せ回路）を３Ｖ libの組合せ回路（第２の
組合せ回路）で置換するように再度マッピングする。本
変形例の第２の工程及び第３の工程は、前記図１３の論
理合成方法と同一であるので、その説明を省略する。

【００４３】図１５は前記図１３に示した論理合成のア
ルゴリズムの一部をより具体化した変形例を示す。以
下、図１５の論理合成のアルゴリズムを図１３とは異な
る部分について説明する。第１の工程ではステップＳ１
３が追加される。このステップＳ１３は、ステップＳ２
で信号伝搬遅延時間の見積り結果が上限値を越える場合
に、予め、その上限値を越える全ての低電圧（２Ｖ）li
b の組合せ回路（第１の組合せ回路）を抽出するステッ
プであり、このステップＳ１３の後に、前記抽出した第
１の組合せ回路をステップＳ４で高電圧（３Ｖ）lib の
組合せ回路（第２の組合せ回路）にマッピングする。ま
た、第２の工程では、ステップＳ１４が追加される。こ
のステップＳ１４は、ステップＳ５で２Ｖ系の組合せ回
路と３Ｖ系の組合せ回路とが混在する場合に、予め、そ
の混在する２Ｖ系の組合せ回路（第１の組合せ回路）を
全て抽出するステップであり、このステップＳ１４の後
に、前記抽出した第１の組合せ回路をステップ６で高電
圧（３Ｖ）lib の組合せ回路（第２の組合せ回路）に再
度マッピングする。また、この第２の工程では、前記ス
テップ６で第２の組合せ回路に再度マッピングした後、
ステップ５に戻るアルゴリズムが追加される。このアル
ゴリズムは、前記ステップ６での３Ｖ系の組合せ回路へ
のマッピングに起因して２Ｖ系の組合せ回路と３Ｖ系の
組合せ回路との混在が新たに生じることになる場合があ
る点を考慮して、この混在をステップ５で判断し、この
混在がある場合には、再度ステップＳ１４及びＳ６で、
その混在する２Ｖ系の組合せ回路の抽出と、その抽出し
た第１の組合せ回路を高電圧（３Ｖ）lib の組合せ回路
（第２の組合せ回路）に再度マッピングすることを繰返
すためである。

【００４４】また、図１６は、前記図１４に示した論理
合成のアルゴリズムの一部をより具体化した変形例を示
す。本変形例も前記図１５と同様に、信号伝搬遅延時間
が上限値を越える場合に（ステップＳ１１）、予め、そ
の上限値を越える全ての低電圧（２Ｖ）lib の組合せ回
路（第１の組合せ回路）を抽出するステップ１５が第１
工程に追加されると共に、２Ｖ系の組合せ回路と３Ｖ系
の組合せ回路とが混在する場合に（ステップＳ５）、予
め、その混在する２Ｖ系の組合せ回路（第１の組合せ回
路）を全て抽出するステップ１６が第２の工程に追加さ
れると共に、この第２の工程には、３Ｖ系の組合せ回路
へのリマッピング（ステップ６）に起因して２Ｖ系の組
合せ回路と３Ｖ系の組合せ回路との混在が新たに生じる
ことになる場合がある点を考慮して、このステップＳ６
の処理後にその混在の有無の判断を行うステップ５に戻
るアルゴリズムが追加される。

【００４５】従って、図１５及び図１６に示した論理合
成方法の各アルゴリズムでは、例えば図１７（ａ）に示
すように、信号伝搬遅延時間又はその見積り結果が設計
上の遅延上限値を越える場合に、このクリティカルパス
を持つ第１の組合せ回路を図中ハッチングで示す４個の
論理ゲート５ａ、５ｂ、５ｃ、５ｄから成る第２の組合
せ回路５にマッピングして、この第２の組合せ回路５の
信号伝搬経路（第１の信号伝搬経路）の信号伝搬遅延時
間が前記上限値以下になるようにする。また、このマッ
ピングにより、同図（ａ）に示すように、２Ｖの低電圧
源で駆動される２個の論理ゲート（第１の論理ゲート）
１００ａ、１００bと、前記クリティカルパス上の図中
ハッチングで示す高電圧源で駆動される論理ゲート（第
２の論理ゲート）５ｄとから成る組合せ回路１００を生
成する。この組合せ回路１００の信号伝搬経路（第２の
信号伝搬経路）は、前記クリティカルパスを持つ組合せ
回路５の信号伝搬経路（第１の信号伝搬経路）との関係
では、前記３Ｖの高電圧源で駆動される論理ゲート５ｄ
の部分で共通する。

【００４６】その後、前記組合せ回路１００において、
低電圧源で駆動される第１の論理ゲート１００ｂの出力
が、高電圧源で駆動される第２の論理ゲート５ｄの入力
に入力される形の混在の有無を判断する。そして、この
混在がある場合には、同図（ｂ）に示すようにその混在
する第１の論理ゲート１００ｂを図中ハッチングで示す
ように高電圧源で駆動される第２の論理ゲートにリマッ
ピング（置換）する。このリマッピングにより、更に低
電圧源で駆動される第１の論理ゲート１００ａの出力
が、高電圧源で駆動される第２の論理ゲート１００ｂの
入力に入力される形の混在が生じるので、同様に、その
混在する第１の論理ゲート１００ａを図中ハッチングで
示すように高電圧源で駆動される第２の論理ゲートにリ
マッピング（置換）する。

【００４７】続いて、前記リマッピングにより、図１７
（ｃ）に示すように、低電圧源で駆動される第１の論理
ゲート１０１ａ及び高電圧源で駆動される第２の論理ゲ
ート１００ｂ、５ｄより成る組合せ回路１０１が生成さ
れるので、次いで、この組合せ回路１０１において、低
電圧源で駆動される第１の論理ゲート１０１ａの出力
が、高電圧源で駆動される第２の論理ゲート１００ｂの
入力に入力される形の混 在の有無を判断し、この混在が
新たに生じた場合には、同図（ｃ）に示すようにその混
在する第１の論理ゲート１０１ａを図中ハッチングで示
すように高電圧源で駆動される第２の論理ゲートにリマ
ッピング（置換）する。

【００４８】そして、前記混在がなくなれば、その後、
各フリップフロップ回路が低電圧（２Ｖ）の入力から高
電圧（３Ｖ）の出力に電位をレベル変換する場合に、同
図（ｄ）に示すように、そのレベル変換するフリップフ
ロップ回路を図中ハッチングで示す２Ｖ／３Ｖ系のフリ
ップフロップ回路にマッピングすることになる。

【００４９】図１８は、前記図１３の論理合成方法を前
記図３の半導体集積回路とは異なる他の構成の半導体集
積回路に適用した実施例を示す。

【００５０】同図は、レジスタとしてスキャンテスト用
フリップフロップ回路を用いた半導体集積回路である。
スキャンフリップフロップ回路８０、８１、８２、８３
及び８４は２Ｖ／３Ｖ系のスキャンフリップフロップ回
路であり、他のスキャンフリップフロップ回路は２Ｖ系
のスキャンフリップフロップ回路である。

【００５１】２Ｖ系のスキャンフリップフロップ回路の
構成を図１９に示す。同図のスキャンフリップフロップ
回路は、前記図４に示した低電圧（２Ｖ）系のフリップ
フロップ回路の構成に加えてマルチプレクサ９０を備え
る。前記マルチプレクサ９０は、２Ｖの低電圧源１６を
電圧源とし、制御信号ＳＥにより２つのデータＤ、ＤＴ
の何れか一方を選択して出力する。このマルチプレクサ
９０で選択されたデータはマスタラッチ３０に入力され
る。他の構成については、図４に示したフリップフロッ
プ回路の構成と同一部分に同一符号を付してその説明を
省略する。

【００５２】図２１は他の構成の２Ｖ系のスキャンフリ
ップフロップ回路を示す。同図の２Ｖ系のスキャンフリ
ップフロップ回路は、前記図４に示したフリップフロッ
プ回路の構成に加えてデータ入力選択回路９１を備え
る。前記データ入力選択回路９１は、マスタラッチ３０
が外部クロックCLK によりデータＤを入力している時は
他のデータＤＴの入力を禁止し、マスタラッチ３０がデ
ータＤの入力を禁止している時は他のデータＤＴを他の
クロックCLKTにより入力して前記マスタラッチ３０に出
力する。同図において、９２は内部クロック生成回路で
あって、前記２種の外部クロックCLK 、CLKTを入力して
２種の内部クロックCK、NCK を生成し、この内部クロッ
クCK、NCK をマスタラッチ３０及びスレーブラッチ３１
に出力する。

【００５３】図２０は２Ｖ／３Ｖ系のスキャンフリップ
フロップ回路を示す。同図のスキャンフリップフロップ
回路は、前記図１９の２Ｖ系のスキャンフリップフロッ
プ回路のマスタラッチ３０、スレーブラッチ３１、内部
クロック生成回路３３及びマルチプレクサ９０と同一回
路を備えると共に、３Ｖの高電圧源を電圧源とする出力
バッファ９５と、２Ｖ／３Ｖ系のレベル変換回路９６と
を有する。前記２Ｖ／３Ｖ系のレベル変換回路９６はス
レーブラッチ３１と出力バッファ９５との間に介在す
る。２Ｖ／３Ｖ系のレベル変換回路９６の具体的構成は
前記図６（ａ）又は（ｂ）と同一構成である。

【００５４】図２２は他の２Ｖ／３Ｖ系のスキャンフリ
ップフロップ回路を示す。同図のスキャンフリップフロ
ップ回路は、前記図２１の２Ｖ系のスキャンフリップフ
ロップ回路のマスタラッチ３０、スレーブラッチ３１、
内部クロック生成回路９２及びデータ入力選択回路９１
と同一回路を備えると共に、３Ｖの高電圧源を電圧源と
する出力バッファ９７と、２Ｖ／３Ｖ系のレベル変換回
路９８とを有する。前記２Ｖ／３Ｖ系のレベル変換回路
９８はスレーブラッチ３１と出力バッファ９７との間に
介在する。２Ｖ／３Ｖ系のレベル変換回路９８の具体的
構成は前記図６（ａ）又は（ｂ）と同一構成である。

【００５５】前記図１８の半導体集積回路を論理合成す
る方法を説明する。組合せ回路８６、８７及び８８はク
リティカルパスを有すると仮定する。前記図１３の論理
合成方法のアルゴリズムによれば、組合せ回路の最初の
マッピングの段階（第１の工程）で組合せ回路８６、８
７及び８８は３Ｖ libの組合せ回路（第２の組合せ回
路）にマッピングされ、他の組合せ回路は２Ｖ libの組
合せ回路（第１の組合せ回路）にマッピングされる。

【００５６】次に、組合せ回路のリマッピングの段階
（第２の工程）で、組合せ回路８９が３Ｖlib の組合せ
回路にリマッピングされる。その後、レジスタ（フリッ
プフロップ回路）のマッピングの段階（第３の工程）で
フリップフロップ回路８０、８１、８２、８３及び８４
を２Ｖ／３Ｖ系フリップフロップ回路にマッピングし、
他のフリップフロップ回路を２Ｖ系のフリップフロップ
回路にマッピングする。

【００５７】前記のようにして生成された図１８の半導
体集積回路は、２Ｖの低電圧系の論理lib と３Ｖの高電
圧系の論理lib とが混在するが、各組合せ回路の電圧源
は２Ｖの低電圧源１６又は３Ｖの高電圧源１５の何れか
一方であり、２Ｖの低電圧から３Ｖの高電圧への電圧の
レベル変換は２Ｖ／３Ｖ系のスキャンフリップフロップ
回路内のレベル変換回路で行われる。

【００５８】前記図１８の半導体集積回路は、スキャン
テストモード時には、信号が組合せ回路を経ず複数のス
キャンフリップフロップ回路のみを経て伝達される図中
破線で示す８本のスキャンチェインを持つ。例えば入力
Si3 に繋がるスキャンチェインでは、２Ｖ／３Ｖ系のス
キャンフリップフロップ回路８１は通常モード時と同じ
く２Ｖの低電圧から３Ｖの高電圧にレベル変換を行な
い、そのスキャンフリップフロップ回路８１の次段のス
キャンフリップフロップ回路９９が３Ｖの高電圧から２
Ｖの低電圧にレベル変換を行う。従って、図２０又は図
２２に示すスキャンフリップフロップ回路を用いていて
も、信号伝達経路が通常の経路（即ち、組合せ回路を経
る経路）とは異なるスキャンテストモード時にも、２Ｖ
の低電圧系と３Ｖの高電圧系とが混在する本発明の半導
体集積回路のスキャンテストは可能である。

【００５９】尚、以上の説明では、チップ２０の内部コ
ア部２２内に形成されたメモリセル部Ｅ以外を構成する
機能ブロックＡに対して適用したが、他の機能ブロック
Ｂ〜Ｄに対しても同様に適用できるのは勿論のこと、メ
モリのセル部Ｅ以外を構成する複数の機能ブロックＡ〜
Ｄの相互間において同様に本発明を適用できるのは言う
までもない。

【００６０】したがって、本実施例の半導体集積回路の
設計方法によれば、クリティカルパスを有する組合せ回
路において、そのクリティカルパス上の論理ゲートの全
てを３Ｖの高電圧系で駆動するよう論理合成するので、
そのクリティカルパスの信号伝搬遅延時間を設計上許容
される遅延上限値未満に抑えることができる。

【００６１】更に、本実施例の半導体集積回路の設計方
法によれば、更に、低電圧源で駆動される第１の論理ゲ
ート及び高電圧源で駆動される第２の論理ゲートを持つ
組合せ回路内において、前記第１の論理ゲートの出力が
前記第２の論理ゲートの入力に人力される形の混在が有
れば、その第１の論理ゲートを高電圧源で駆動される論
理ゲートに置換するので、クリティカルパス上の論理ゲ
ートのみを高電圧源で駆動する場合に比して、前記混在
点にレベル変換回路を配置する必要が無いと共に、必要
とするレベル変換回路の個数を少なくできて、半導体集
積回路の設計が極めて容易になる。しかも、クリティカ
ルパス上で高電圧源で駆動される第２の論理ゲート、及
びこの論理ゲートに信号を出力する第１の論理ゲート
（低電圧源で駆動される論理ゲート）が３Ｖの高電圧源
１５で駆動されるものの、それ等を備える組合せ回路の
個数は半導体集積回路に備える組合せ回路の個数に比し
て極く少数であるので、消費電流の増大は少なく抑えら
れる一方、残りの全ての組合せ回路は２Ｖの低電圧源１
６で駆動されるので、半導体集積回路全体として消費電
流を少なくできて、低消費電力化が可能である。

【００６２】図３の本実施例の半導体集積回路と、図２
５の従来の半導体集積回路とを比較する。図２５の従来
の半導体集積回路において、各組合せ回路100 ，102 ，
104及び106 の信号伝搬遅延時間は、図示の通り6ns,12n
s,18ns,8ns であるとし、フリップフロップ回路のクロ
ック入力時からデータ出力時までの遅延時間を2ns とす
ると、組合せ回路の最大遅延は組合せ回路104 の18nsで
あるので、図２５の回路の最高動作周波数は 1000 / (2 + 18) = 50MH となる。

【００６３】一方、図３の本実施例の半導体集積回路に
おいて、クリティカルパスを有する組合せ回路５の遅延
時間は、従来と同様の電圧系（３Ｖ）であるので、同一
の遅延時間である18nsである。クリティカルパスを有し
ない組合せ回路１、３及び７の遅延時間は、電源電圧を
３Ｖの高電圧から２Ｖの低電圧に低下させたので、論理
セルの遅延が大きくなるのに伴い大きくなる。尚、図３
の半導体集積回路では、設計上の遅延時間の上限を20ns
とし、３Ｖの高電圧源に対し２Ｖの低電圧源ではセルの
遅延時間は１．５倍になると仮定する。クリティカルパ
スを有しない組合せ回路１、３及び７の遅延時間のうち
最大は、組合せ回路３の18nsである。

【００６４】２Ｖの低電圧源１６と３Ｖの高電圧源１５
との２電源を備えた結果、組合せ回路の最大遅延は、ク
リティカルパスを有しない組合せ回路３及びクリティカ
ルパスを有する組合せ回路５の18nsになる。フリップフ
ロップ回路２及び４のクロック入力時からデータ出力時
までの各信号伝搬遅延時間が2ns,組合せ回路３及び５の
遅延時間が各々18nsであるので、本実施例の半導体集積
回路の最高動作周波数は 1000 / (2 + 18) = 50MH となり、クリティカルパスを有しない組合せ回路１、３
及び７を２Ｖの低電圧源１６で駆動しても、従来の半導
体集積回路と同一の最高動作周波数が得られる。

【００６５】図２３は、図３の本実施例の半導体集積回
路と図２５の従来の半導体集積回路において、フリップ
フロップ回路のクロック入力時から次段のフリップフロ
ップ回路のデータ入力時までの遅延、即ちレジスタと組
合せ回路の遅延時間を合計した信号伝搬遅延時間の分布
を表している。同図(a) は従来の３Ｖの電圧系の半導体
集積回路の遅延分布、同図(b) は本実施例の２Ｖ系及び
３Ｖ系混在の半導体集積回路の遅延分布である。従来の
半導体集積回路において電源電圧のみを３Ｖの高電圧系
から２Ｖの低電圧系に変更すると、最大遅延時間が20ns
から30nsになり、クリティカルパスの遅延時間が設計上
の遅延の上限値20nsを越えるのに対し、図３の本実施例
の半導体集積回路では、遅延時間が20nsを越えるクリテ
ィカルパスを有する組合せ回路のみを３Ｖの高電圧系に
変更し、他のクリティカルパスを有しない組合せ回路は
２Ｖの低電源系としているので、設計上の遅延の上限値
20nsを満たすことができる。同図(b) はこの時の遅延の
分布を表している。

【００６６】次に、消費電力を従来の半導体集積回路と
本発明の半導体集積回路とで比較する。従来の半導体集
積回路の消費電力をＰ、電源を３Ｖの高電圧源と２Ｖの
低電圧源との両電源、回路全体に占めるクリティカルパ
スの割合を１０％、本発明の２Ｖ／３Ｖ系のフリップフ
ロップ回路が従来のフリップフロップ回路と回路構成が
異なることによる消費電力の増大分を１０％とすると、
本発明の半導体集積回路の消費電力は次式に示すよう
に、[Ｐx (2/3)]² x 0.9 + Ｐx 1.1 x 0.1 = Ｐx 0.51
になり、消費電力は４９％も削減される。

【００６７】また、上述の条件で、回路全体に占めるク
リティカルパスの割合を５％とすると、本発明の半導体
集積回路の消費電力は次式に示すように、 [Ｐx (2/3)]² x 0.95 + Ｐx 1.1 x 0.05 = P x 0.48 になり、消費電力は52％も削減される。

【００６８】続いて、回路規模を従来の半導体集積回路
と本発明の半導体集積回路とで比較する。

【００６９】従来の半導体集積回路の回路規模をＳ、半
導体集積回路の中に占めるフリップフロップ回路の割合
を２０％、フリップフロップ回路全体の中でレベル変換
回路を有するフリップフロップ回路が占める割合を１０
％、本発明の２Ｖ／３Ｖ系のフリップフロップ回路が従
来のフリップフロップ回路と回路構成が異なることによ
る面積の増分を１０％とすると、本発明の半導体集積回
路の回路規模は次式に示すように、 Ｓ x 0.8 +Ｓ x 0.18 + Ｓx 1.1 x 0.02 =Ｓ x 1.002 になり、回路規模の増加は0.2%に留まる。

【００７０】また、上述の条件で、フリップフロップ回
路全体の中でレベル変換回路を有するフリップフロップ
回路が占める割合を５％とすると、本発明の半導体集積
回路の回路規模は次式に示すように、 Ｓ x 0.8 +Ｓ x 0.19 + Ｓx 1.1 x 0.01 =Ｓ x 1.001 になり、回路規模の増加は0.1%に留まる。

【００７１】

【発明の効果】以上説明したように、請求項１及び請求
項２記載の発明の半導体集積回路の設計方法によれば、
クリティカルパスを持つ組合せ回路内の論理ゲートを高
電圧源で駆動するので、消費電力の増大を少なく抑制し
て低消費電力化を図りつつ、そのクリティカルパスの信
号伝搬遅延時間を設計上許容される遅延上限値未満に抑
えることができる。更に、前記クリティカルパス上で高
電圧源で駆動される第２の論理ゲートを自己の信号伝搬
経路に持つ他の組合せ回路において、低電圧源で駆動さ
れる第１の論理ゲートが有る場合に、その第１の論理ゲ
ートの出力が前記高電圧源で駆動される第２の論理ゲー
トの入力に人力される形の混在があれば、その第１の論
理ゲートを、高電圧源で駆動される論理ゲートに置換す
るので、クリティカルパス上の論理ゲートのみを高電圧
源で駆動する場合に比して、必要とするレベル変換回路
の数を少なく低減でき、従って半導体集積回路の設計を
極めて容易にすることができる。

【図面の簡単な説明】

【図１】画像処理システムの全体概略構成図である。

【図２】半導体チップの全体概略構成図である。

【図３】本発明の実施例における半導体集積回路の複数
のレジスタ及び複数の組合せ回路の接続関係を示す図で
ある。

【図４】レベル変換回路を有しないフリップフロップ回
路の構成図である。

【図５】レベル変換回路を有するフリップフロップ回路
の構成図である。

【図６】レベル変換回路の具体的構成を示す図である。

【図７】レベル変換回路を有しないラッチ回路の構成図
である。

【図８】レベル変換回路を有するラッチ回路の構成図で
ある。

【図９】論理合成装置の全体概略構成を示す図である。

【図１０】ハードウェア記述言語を示す図である。

【図１１】ネットリストを示す図である。

【図１２】スケマティックを示す図である。

【図１３】半導体集積回路の論理合成方法を示す図であ
る。

【図１４】半導体集積回路の他の論理合成方法を示す図
である。

【図１５】図１３の論理合成方法の変形例を示す図であ
る。

【図１６】図１４の他の論理合成方法の変形例を示す図
である。

【図１７】第２の組合せ回路及びレベル変換回路を有す
るフリップフロップ回路にマッピングする説明図であ
る。

【図１８】開発対象となる他の半導体集積回路を示す図
である。

【図１９】レベル変換回路を有しないスキャンフリップ
フロップ回路の構成図である。

【図２０】レベル変換回路を有するスキャンフリップフ
ロップ回路の構成図である。

【図２１】レベル変換回路を有しない他のスキャンフリ
ップフロップ回路の構成図である。

【図２２】レベル変換回路を有する他のスキャンフリッ
プフロップ回路の構成図である。

【図２３】従来例及び本発明例における半導体集積回路
の信号伝搬遅延時間とその遅延時間を有する組合せ回路
の個数の分布を示す図である。

【図２４】レジスタトランスファーレベルの記述を示す
図である。

【図２５】従来の半導体集積回路の論理回路を示す図で
ある。

【図２６】任意の半導体集積回路においてクリティカル
パスのみを高電圧源で駆動する場合のレベル変換回路の
配置位置を示す図である。

【図２７】他の任意の半導体集積回路においてクリティ
カルパスのみを高電圧源で駆動する場合のレベル変換回
路の配置位置を示す図である。

【符号の説明】

１、３、７ 第１の組合せ回路 ５ 第２の組合せ回路 ２、４、６、８ フリップフロップ回路（レジスタ） ９ クロックバッファ（クロック供給手
段） １５ 高電圧源 １６ 低電圧源 ２２ 内部コア部 ３０ マスタラッチ ３１ スレーブラッチ ３３、３３ ５４、９２ 内部クロック生成回路 ３５、３５ ５６、９６、９８ レベル変換回路 ３６ データ一時記憶部 ４０、４１ ＰMOS 型トランジスタ ４２、４３ ＮMOS 型トランジスタ ４５、４６ ＣMOS 型インバータ ４７、４９ ＰMOS 型トランジスタ ４８、５０ ＮMOS 型トランジスタ ５１、５１´ ラッチ回路（レジスタ） ５２ ラッチ部 ６５ タイミング検証部 ８０〜８４ スキャンテスト用フリップフロッ
プ回路（レジスタ） ９０ マルチプレクサ ９１ データ入力選択回路１００、１０１ 組合せ回路

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/50 H01L 21/82 H01L 21/822 H01L 27/04

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 複数の信号伝搬経路上に各々設けられた
   組合せ回路を有する半導体集積回路の設計方法であつ
   て、 低電圧源で駆動される第１の論理ゲートと、クリティカ
   ルパスとなる第１の信号伝搬経路に設けられ且つ高電圧
   源で駆動される第２の論理ゲートとを、前記第１の信号
   伝搬経路とは異なる第２の信号伝搬経路上に有する第１
   の組合せ回路を生成する工程と、 前記第１の組合せ回路内の前記第１の論理ゲートの出力
   が前記第１の組合せ回路内の前記第２の論理ゲートの入
   力に人力される形の混在の有無を判断する工程と、 その混在がある場合には、前記第１の組合せ回路内の前
   記第１の論理ゲートを高電圧源で駆動される論理ゲート
   に置換する工程とを備えたことを特徴とする半導体集積
   回路の設計方法。
2. 【請求項２】 前記クリティカルパスとなる第１の信号
   伝搬経路に設けられ且つ高電圧源で駆動される第２の論
   理ゲートは、 クリティカルパスとなる前記第１の信号伝搬経路の信号
   伝搬遅延時間が設計上の遅延上限値以下になるように設
   けられたことを特徴とする請求項１記載の半導体集積回
   路の設計方法。