KR0181549B1 - 반도체 집적회로의 설계방법 - Google Patents

Abstract

본 발명은 복수의 신호전달 경로상에 각각 설치된 조합회로를 갖는 반도체 집적회로의 설계방법에 관한 것으로, 저전압원으로 구동되는 제1 논리 게이트와, 임계경로로 되는 제 1 신호 전달경로에 설치되어 고전압원으로 구동되는 제 2 논리 게이트를 상기 제 1 신호 전달경로와 다른 제 2 신호전달 경로상에 갖는 제 1 조합회로를 생성하는 공정과, 상기 제 1 조합회로 내의 상기 제 1 논리 게이트의 출력이 상기 제 1 조합회로내의 상기 제 2 논리 게이트의 입력에 입력되는 형의 혼재의 유무를 판단하는 공정과, 그 혼재가 있는 경우에는 상기 제 1 조합회로내의 상기 제 1 논리 게이트를 고전압원으로 구동되는 논리 게이트로 치환하는 공정을 구비하는 것을 특징으로 한다.

Description

반도체 집적회로의 설계방법

본 발명은 레지스터 트랜스퍼 레벨에서 반도체 집적회로를 생성하기 위한 논리합성방법의 개량에 관한 것으로, 특히, 저소비 전력의 반도체 집적회로를 생성하는 반도체 집적회로의 설계방법에 관한 것이다.

오늘날, 반도체 집적회로의 설계에 있어서는, 개발대상의 반도체 집적회로를 레지스터 트랜스퍼 레벨(이하, RTL 이라 함)의 기능기술(機能記述)로 표현하고, 이 RTL 기술을 사용하여 논리합성하는 것에 의해 개발대상의 반도체 집적회로를 생성하는 톱다운 설계(top-down design)가 채용되고 있다.

도14는 종래의 RTL 기술(記述)을 나타낸 것으로, 도15는 상기 RTL 기술을 이용하여 논리합성에 의해 생성된 논리회로(반도체 집적회로)를 나타낸 것이다.

도14의 RTL 기술은 복수의 레지스터 사이의 데이터 전송을 기능레벨로 명확하게 규정한 기술이다. 도 14의 RTL 기술에 있어서, r1, r2, r3, r4는 레지스터, func1, func2, func3, func4 는 상기 레지스터간의 조합회로의 기능기술, assign 문과 always 문은 각 레지스터와 각 조합회로의 접속관계를 기술한 것이다.

도14의 RTL 기술로부터 논리를 합성하는 경우, 면적 또는 속도의 제약조건을 부여하는 것에 의해 면적과 속도의 트레이드오프(trade-off) 곡선상에서 회로가 결정된다.

상기 RTL 기술로부터 생성된 도15 도시의 논리회로에 있어서, 101, 103, 105 및 107 은 상기 RTL 기술에 명시된 레지스터(r1, r2, r3, r4)가 논리합성에 의해 맵핑된 플립플롭회로로서, 상기 도 14의 RTL 기술에 명시된 레지스터(r1, r2, r3, r4)에 직접 대응한다. 108 은 클럭버퍼, 100, 102, 104 및 106 은 도 14의 RTL 기술의 func1, func2, func3, func4 에 대응하는 조합회로이다. 상기 조합회로(100, 102, 104, 106)는 도 14의 RTL 기능기술로부터 면적과 속도의 트레이드오프 곡선상의 하나의 회로로서 맵핑된 것이다.

그런데, 반도체 집적회로의 소비전력 P 는 동작주파수를 f, 부하용량을 C, 전압을 V 로 하면 P = f × C × V2 로 된다. 따라서, 반도체 집적회로의 소비전력을 저감하는 것으로는 동작 주파수의 저하, 부하용량의 저하, 또는 전원전압의 저하와 같은 3가지 방법이 있고, 전원전압의 저하에 의한 경우의 저감효과가 가장 크다.

그러나, 전원전압을 낮게 설정하면 논리회로를 구성하는 다수의 경로 중에서 최대 지연시간을 갖는 임계경로(critical path)의 지연시간도 증대한다.

그래서, 예를들면 일본국 특개평 5-299624호 공보에 개시된 기술, 즉, 다수의 논리 게이트중 저속동작으로 충분한 논리 게이트를 저전압원으로 구동하고, 다른 고속동작이 필요한 논리 게이트를 고전압원으로 구동하는 기술이 개시되어 있으나 임계경로를 고려하여 입력되는 저전압원과 고전압원의 두 전원의 사용은 개시되어 있지 않다.

본 발명의 목적은 개발대상으로 하는 반도체 집적회로의 각 조합회로의 임계경로의 지연시간의 증대를 초래하지 않고 저소비 전력의 반도체 집적회로를 간단하게 생성할 수 있는 설계방법을 제공하기 위한 것이다.

즉, 본 발명은 일본국 특개평 5-299624호 공보에 개시된 기술을 이용하여 상기 임계경로를 구성하는 논리 게이트만을 고전압원으로 구동하고, 다른 논리 게이트는 저전압원으로 구동하며, 이것에 의해 임계경로의 최대 지연시간의 증대를 초래하지 않고 반도체 집적회로 전체의 소비전류를 저전압 전원의 사용에 의해 저감하고, 저소비 전력화를 도모하는 것이다. 그러나, 이 발명은 다시 개량할 여지가 있다.

상기 개량점의 상세한 사항은 다음과 같다. 상기와 같이 저전압원으로 구동되는 저속 동작형의 논리 게이트로부터 고전압원에서 구동되는 고속 동작형의 논리 게이트로 데이터를 전달하는 경우에는, 예를 들면 일본국 특개평 5-67963호 공보에 개시된 바와 같이, 그들 2 개의 논리 게이트 사이에 저전압원으로 구동되는 논리 게이트의 출력레벨을 높게 변환하는 레벨 변환회로를 배치할 필요가 있다. 그러나, 상기 도 15에 도시된 각각의 조합회로는 예를 들면 도 16 또는 도 17에 도시된 바와 같은 다수의 논리 게이트로 구성되는 회로이기 때문에, 이 각 도면의 조합회로에 있어 임계경로가 도면중 굵은 선으로 나타낸 경로라고 가정하면, 이 임계경로를 고전압원으로 구동하기 위해서는 각 도면중 기호 ○ 로 표시한 복수의 위치(이 위치의 수는 도 16에서는 8 개소, 도 17에서는 12 개소이다)에 레벨 변환회로가 필요하므로 그 위치에 레벨 변환회로를 배치할 필요가 있다. 집적도가 높은 반도체 집적회로에서는 조합회로의 수가 지극히 다수인 동시에 각 조합회로를 구성하는 논리 게이트의 수도 대단히 많다. 따라서, 이와 같이 집적도가 높은 반도체 집적회로에서는 임계경로를 갖는 1 개의 조합회로에서 레벨 변환회로를 필요로 하는 위치의 수는 다수로 되고, 또 임계경로를 갖는 조합회로의 수도 다수이기 때문에 반도체 집적회로의 전체로서 레벨 변환회로를 요하는 위치의 수는 방대한 수로 된다. 그 결과, 집적도가 높은 반도체 집적회로의 설계에서는 극히 일부에 한정된 조합회로에서는 상기와 같이 레벨 변환회로를 필요로 하는 위치를 판단하여 배치하는 것이 가능하나 반도체 집적회로의 전체에서는 상기 레벨 변환회로의 배치위치의 판단이 번잡하여 번거롭고, 또 장시간을 요하여 설계가 어려워지게 된다.

도1은 화상처리 시스템의 전체 개략 구성도.

도2는 반도체칩의 전체 개략 구성도.

도3은 본 발명의 실시예에 따른 반도체 집적회로의 복수의 레지스터 및 복수의 조합회로의 접속관계를 도시한 도면.

도4는 논리 합성장치의 전체 개략 구성을 도시한 도면.

도5는 하드웨어 기술언어(記述言語)를 나타낸 도면.

도6은 네트리스트를 나타낸 도면.

도7은 스키매틱을 도시한 도면.

도8은 반도체 집적회로의 논리합성방법을 도시한 도면.

도9는 반도체 집적회로의 다른 논리합성방법을 도시한 도면.

도10은 도8의 논리합성방법의 변형예를 도시한 도면.

도11은 도9의 다른 논리합성방법의 변형예를 도시한 도면.

도12(a)는 제 1 공정에서 제 1 조합회로를 제 2 조합회로로 맵핑하는 설명도.

도12(b)는 제 2 공정에서 제 1 조합회로를 제 2 조합회로로 리맵핑하는 설명도.

도12(c)는 제 2 의 공정에서 제 2 조합회로에의 리맵핑에 기인하여 제 1 조합회로를 제 2 조합회로로 리맵핑하는 설명도.

도12(d)는 레지스터를 레벨 변환회로를 갖는 플립플롭회로로 맵핑하는 설명도.

도13(a)는 종래예에 있어 반도체 집적회로의 신호전달 지연시간과 그 지연시간을 갖는 조합회로의 개수의 분포를 도시한 도면.

도13(b)는 본 발명의 실시예에 있어 반도체 집적회로의 신호전달 지연시간과 그 지연시간을 갖는 조합회로의 개수의 분포를 도시한 도면.

도14는 레지스터 트랜스퍼 레벨의 기술을 도시한 도면.

도15는 종래의 반도체 집적회로의 논리회로를 도시한 도면.

도16은 임의의 반도체 집적회로에 있어 임계경로만을 고전압원으로 구동하는 경우의 레벨 변환회로의 배치위치를 도시한 도면.

도17은 다른 임의의 반도체 집적회로에 있어 임계경로만을 고전압원으로 구동하는 경우의 레벨 변환회로의 배치위치를 도시한 도면.

상술한 문제점을 해소하기 위한 본 발명의 반도체 설계방법은 복수의 신호전달 경로상에 각각 설치된 조합회로를 갖는 반도체 집적회로의 설계방법에 관한 것으로, 저전압원으로 구동되는 제 1 논리 게이트와, 임계경로로 되는 제 1 신호 전달경로에 설치되어 고전압원으로 구동되는 제 2 논리 게이트를, 상기 제 1 신호 전달경로와 다른 제 2 신호전달 경로상에 갖는 제 1 조합회로를 생성하는 공정과, 상기 제 1 조합회로 내의 상기 제 1 논리 게이트의 출력이 상기 제 1 조합회로내의 상기 제 2 논리 게이트의 입력에 입력되는 형의 혼재의 유무를 판단하는 공정과, 그 혼재가 있는 경우에는 상기 제 1 조합회로내의 상기 제 1 논리 게이트를 고전압원으로 구동되는 논리 게이트로 치환하는 공정을 구비하는 것을 특징으로 한다.

상기 임계경로로 되는 제 1 신호전달 경로에 설치되어 고전압원으로 구동되는 제 2 논리 게이트는 임계경로로 되는 상기 제 1 신호전달 경로의 신호전달 지연시간이 설계상의 지연 상한치 이하로 되도록 설치되어도 된다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

본 발명의 상기 목적과 신규 특징은 첨부도면을 참조하여 상세히 설명하면 보다 완전하게 명백해진다.

( 실 시 예 )

이하, 본 발명의 바람직한 각 실시예에 대해 첨부도면을 참조하여 설명하기로 한다.

도1은 본 발명의 반도체 집적회로 설계방법에 의해 생성된 반도체 집적회로를 구비한 화상처리장치 A 의 전체 구성을 나타낸 도면이다. 도 1에서, 10 은 외부에서의 신호를 아날로그/디지탈 변환하는 A/D 변환기, 11 은 범용의 DRAM, 12 는 본 발명의 반도체 집적회로이고, 상기 DRAM(11)으로부터 데이터를 인출하거나 또는 상기 DRAM에 데이터를 기억시키면서 화상처리를 행하는 제 1 반도체 집적회로, 13 은 상기 제 1 반도체 집적회로(12)를 제어하는 범용의 제어용 마이크로컴퓨터, 14 는 상기 제 1 반도체 집적회로(12)로부터 신호를 수신하여 다시 화상처리를 행하는 제 2 반도체 집적회로이다.

또, 15 는 외부에 배치된 예를 들면 3V 의 고전압원, 16 은 동일하게 외부 배치된 예를 들면 2V 의 저전압원이다. 도 1의 화상처리장치 A 는 상기 고전압원(15)에 접속된 고전압 배선(17)과, 상기 저전압원(16)에 접속된 저전압 배선(18)을 구비한다. 화상처리장치 A 의 저소비전력화를 도모하기 위해 저전압원(16)은 화상처리용의 제 1 및 제 2 의 반도체 집적회로(12, 14)의 전압원으로서 사용되고, 저전압 배선(18)의 저전압이 제 1 및 제 2 의 반도체 집적회로(12, 14)에만 공급된다. 한편, 고전압배선(17)의 고전압은 다른 범용의 회로(10, 11, 13)에 공급된다. 각 회로(10∼14)간의 인터페이스 전압을 고전압으로 하는 필요에서 고전압배선(17)의 고전압은 화상처리용의 2개의 반도체 집적회로(12, 14)에도 공급된다.

상기 저전압원(16)은 고전압 배선(17)의 전압을 내부 트랜지스터로 그 임계치 전압분만큼 강압한 내부 저전압원으로 하여도 된다. 그 구성은 예를 들면, 일본국 특개평 4-96369호 공보에 기재되어 있으므로 상세한 설명은 생략한다. 이 경우, 외부에 배치한 저전압원(16)은 불필요하다.

상기 화상처리용 제 1 반도체 집적회로(12)의 내부구성을 도 2에 도시한다. 도 2에 있어서, 20 은 칩, 21 은 상기 칩(20)의 외주에 복수 배치된 입력/출력패드, 22 는 상기 복수의 입력/출력 패드(21)의 배치영역을 제외한 내부 코어부이고, 상기 내부코어부(22)에는 5 개의 기능블록 A∼E 가 설치되어 있다. 상기 기능블록 A∼D 는 각각 다른 연산처리를 행하는 연산 처리회로이고, 기능블록 E 는 예를 들면 ROM, RAM 등의 소용량의 메모리셀부이다.

본 발명은 상기 화상처리용 제 1 반도체 집적회로(12)에 있어서, 상기 내부 코어부(22)내의 상기 메모리셀부로 이루어지는 기능블록 E 이외의 기능블록 A∼D 에 대하여 적용된다.

도3은 상기 제 1 반도체 집적회로(12)의 임의의 1 개의 기능블록(예를 들면 A)의 논리 회로도를 나타낸 도면이다.

도3의 기능블록(반도체 집적회로의 일부)은 상기 도 14의 RTL 기술로부터 논리합성한 논리회로를 나타낸다. 도 3에 있어서, 2, 4, 6 및 8 은 각각 상기 도 14의 RTL 기술의 레지스터(r1, r2, r3, r4)를 구성하는 플립플롭회로이다. 1, 3, 5 및 7 은 각각 상기 도 14의 RTL 기술의 조합회로(func1, func2, func3, func4)를 구성하고 각 레지스터(r1∼r4)간 또는 전단에 위치하는 조합회로이다. 도 3에서는 설명을 간단히 하기 위해 각 조합회로의 출력은 다음 단의 플립플롭회로에만 입력되나 다른 조합회로에 신호를 전송하는 경우도 있다.

상기 플립플롭회로(2, 6, 8)는 상기 2V 의 저전압원(16)을 전압원으로 하는 2V 계이고, 나머지 플립플롭회로(4)는 2V 의 저전압원(16) 및 3V 의 고전압원(15)의 양 전원을 전압원으로 하는 2V/3V계이다. 상기 2V/3V계의 플립플롭회로(4)는 후술하는 바와 같이 레벨 변환회로를 가지나, 2V계의 플립플롭회로(2,6,8)는 레벨 변환회로를 갖지 않는다. 더욱, 상기 조합회로(1, 3, 7)는 2V 의 저전압원(16)을 전압원으로 하는 2V계의 조합회로(제 1 조합회로)이고, 나머지 조합회로(5)는 고속동작의 요구로부터 3V 의 고전압전원(15)을 전압원으로 하는 3V계의 조합회로(제 2 조합회로)이다.

따라서 상기 복수의 플립플롭회로(레지스터)(2, 4, 6, 8)중, 플립플롭회로(2)는 그 입력측에 제 1 조합회로(1)가 위치되고, 그 출력측에 제 1 조합회로(3)가 위치된다. 또한 플립플롭회로(6)는 그 입력측에 제 2 조합회로(5)가 위치되고, 그 출력측에 제 1 조합회로(7)가 위치된다. 이들 플립플롭회로(2, 6)는 각각 2V의 저전압원을 전압원으로 하고 레벨변환회로를 갖지 않는 플립플롭회로로 구성된다. 그 구성에 대해서는 후술하기로 한다. 또한 플립플롭회로(4)는 그 입력측에 제 1 조합회로(3)가 위치되고 그 출력측에 제 2 조합회로(5)가 위치된다. 이 플립플롭회로(4)는 상술한 바와 같이 레벨 변환회로를 갖는다.

또한, 9 는 2V 의 저전압원(16)을 전압원으로 하는 2V계의 클럭버퍼(클럭 공급수단)이고, 상기 4 개의 플립플롭회로(2, 4, 6, 8)에 클럭을 공급한다.

다음은, 상기 도 3에 도시된 반도체 집적회로를 논리셀의 접속정보에 의거하여 설계하는 방법의 알고리즘을 도 4의 논리합성장치와 도 8 및 도 9의 플로우챠트를 참조하여 설명한다.

도4는 논리합성장치(60)의 전체 개략 구성을 도시한 것이다. 도 4에 있어서, 61 은 판독부, 62 는 번역부, 63 은 최적화 처리부, 64 는 셀할당부, 65 는 타이밍 검증부, 66 은 회로도 생성부, 67 은 출력부이다. 상기 판독부(61)는 상기 도 14 또는 도 5에 나타낸 RTL 기술(하드웨어 기술언어), 상기 RTL 기술에 의거하여 레지스터 사이의 신호 전송관계를 논리셀의 접속 정보레벨로 명확하게 규정한 도 6에 도시한 네트리스트, 또는 상기 네트리스트를 도식화한 도 7에 도시한 스키매틱(schematic)을 입력한다. 상기 번역부(62)는 판독부(61)에서 판독된 RTL 기술을 상태 천이도와, 불대수 표기와, 타이밍도와, 메모리의 타입 및 비트수와 워드수 등의 메모리 사양으로 변환한다.

상기 최적화 처리부(63)는 얻어지는 상태 천이도를 최적화하는 상태 천이도 최적화 처리부(63a)와 최적화된 상태 천이도에 대응하는 회로(스테이트 머신)를 생성하는 스테이트 머신 생성부(63b)와, 얻어지는 타이밍도를 컴파일하는 타이밍도의 컴파일러(63c)와, 얻어지는 메모리의 사양에 기초하여 메모리를 합성하는 메모리 합성부(63d)와, 상기 컴파일된 타이밍도 및 합성된 메모리에 기초하여 인터페이스부를 합성하는 인터페이스부의 합성부(63e)를 갖는다. 또, 최적화 처리부(63)는 판독부(61)로의 입력이 RTL 기술의 경우에는 상기 얻어지는 스테이트 머신, 얻게된 불대수 표기 및 합성된 인터페이스부에 의거하여 논리를 최적화하고, 최적화된 논리셀의 접속정보를 생성하는 한편, 판독부(61)로의 입력이 네트리스트 또는 스키매틱의 경우에는 이 입력된 네트리스트 또는 스키매틱의 논리를 최적화하여, 최적화된 논리 접속정보를 생성하는 논리 최적화부(63f)를 갖는다.

또, 상기 출력부(67)는 상기 도 3의 논리회로를 도시한 네트리스트 또는 이 네트리스트를 도식화한 논리 회로도(스키매틱)를 외부 출력한다.

본 발명은 상기 도 4에 도시된 셀할당부(64)에 존재한다. 다음은, 이 셀할당부(64)에 의한 셀할당(셀맵핑)처리, 즉 상기 논리 최적화부(63f)로 얻은 셀의 접속정보에 의거하여 도 3에 도시된 반도체 집적회로를 설계하는 알고리즘을 도 8의 플로우챠트를 참조하여 설명한다. 도 8에서는 본 발명의 특징부분을 주체로 설명하고 있다.

도8에 있어서, 스타트하여 스텝 S1∼S4(제 1 공정)에 있어서, 신호전달 지연시간이 설계상 지연 상한치 이하인 조합회로는 2V 의 저전압원(16)을 전압원으로 하는 제 1 조합회로에 합성하고, 그 역으로 신호전달 지연시간이 설계상 지연상한치를 넘는 조합회로는 3V 의 고전압원(15)을 전압원으로 하는 제 2 조합회로에 합성한다.

상기 제 1 공정은 본 실시예에서는 다음과 같이 행한다. 즉, 최초에 상기 논리최적화부(63f)에서 셀의 접속정보를 판독한 후, 스텝 S1 에서 저전압(2V)계의 플립플롭회로 및 조합회로의 각 신호전달 지연시간을 이용하여 임의의 플립플롭회로의 클럭입력으로부터 다음 단의 플립플롭회로의 데이터 입력까지의 신호전달 경로에 있어 신호전달 지연시간을 각 신호전달 경로마다 견적한다. 이 신호전달 지연시간의 견적은, 예를 들면 사용되는 논리(AND 회로, NOR 회로 또는 NOT 회로 등)에 관한 정보, 예를 들면 논리의 종류, 입력수 및 논리의 단수를 추출하고, 이 논리에 관한 정보 및 셀의 기술 등에 기초하여, 그 각 논리를 셀에 맵핑한 경우의 신호전달 지연시간을 견적하여 추정하는 것에 의해 행한다. 다음은, 스텝 S2 에서 신호전달 지연시간의 견적결과가 설계상의 지연의 상한치 이하인가 아닌가를 판단하고, 상한치 이하의 경우는 스텝 S3 에서 신호전달 경로상에 배치되는 논리 게이트의 집합체인 조합회로를 저전압(2V)의 논리셀 라이브러리(이하, lib 라고 함)의 조합회로(제 1 조합회로)에 맵핑하고, 견적결과가 설계상 지연의 상한치를 넘은 경우는 스텝 S4 에서 신호전달 경로상에 배치되는 논리 게이트의 집합체인 조합회로를 고전압(3V) lib 의 조합회로(제 2 조합회로)에 맵핑하는 것에 의해 행한다.

계속하여, 스텝 S5 및 S6 (제 2 공정)에서는 다음의 처리를 행한다. 즉, 스텝 S5 에 있어서, 저전압계(2V계)의 조합회로의 출력이 고전압계(3V계)의 조합회로의 입력으로 되는 형으로 2V계의 조합회로와 3V계의 조합회로가 혼재하는가 아닌가를 조사하고, 상기 형의 혼재가 존재하는 경우는 스텝 S6 에서 상기 2V계의 조합회로(제 1 조합회로)를 구성하는 2V계의 논리 게이트 중, 3V 계의 조합회로의 입력으로 되는 논리 게이트를 포함하는 후단의 논리 게이트를, 3V lib 의 조합회로(제 2 조합회로)를 구성하는 3V 계의 논리 게이트로 치환하도록 재차 맵핑한다. 상기 혼재가 없는 경우에는 2V 계의 논리 게이트를 3V 계의 논리 게이트로 변환할 필요는 없다.

그 후는, 레지스터에서는 그 입력측 및 출력측에 위치하는 조합회로의 전압계가 상기 논리합성에 의해 이미 결정되어 있으므로, 스텝 S7∼S9(제 3 공정)에서는 다음의 처리를 행한다. 즉, 각 레지스터가 저전압(2V)의 입력에서 고전압(3V)의 출력으로 전위를 레벨 변환하는가 아닌가를 조사하고, 레벨 변환하는 경우는 스텝 S8 에서 그 레벨 변환하는 레지스터(플립플롭회로 또는 래치회로)를 제 5 도의 2V/3V계의 플립플롭회로 또는 제 8 도의 2V/3V 계의 래치회로에 맵핑하고, 레벨 변환하지 않는 경우는 스텝 S9 에서 그 레벨 변환하지 않는 레지스터를 제 4 도의 2V계의 플립플롭회로 또는 제 7 도의 2V계의 래치회로에 맵핑한다.

도9는 상기 도8에 도시된 논리합성방법의 변형예를 표시한다. 도 8의 논리합성방법에서는, 제 1 공정에서 신호전달 지연시간을 견적하고, 그 견적결과에 따라서 조합회로를 저전압(2V)의 조합회로 또는 고전압(3V)의 조합회로에 맵핑한 것에 대신하여, 본 변형예는 최초에 스텝 S10 에서 2V lib 의 조합회로(제 1 조합회로)에 맵핑하고, 그후, 스텝 S11 에서 상기 합성한 결과가 설계상의 지연 상한치 이하인가 아닌가를 판단하고, 지연 상한치를 넘는 경우에만 스텝 S12 에서 상기 합성한 2V lib 의 조합회로(제 1 조합회로)를 3V lib 의 조합회로(제 2 조합회로)에서 치환하도록 재차 맵핑한다. 본 변형예의 제 2 공정 및 제 3 공정은 상기 도 8의 논리 합성방법과 동일하므로 그 설명을 생략한다.

도10은 상기 도8에 나타낸 논리합성의 알고리즘의 일부를 보다 구체화한 변형예를 표시한다. 이하, 도 10의 논리합성의 알고리즘을 도 8과 다른 부분에 대하여 설명한다. 제 1 공정에서는 스텝 S13 이 추가된다. 이 스텝 S13 은 스텝 S2 에서 신호전달 지연시간의 견적결과가 상한치를 넘는 경우에 미리 그 상한치를 넘는 모든 저전압(2V) lib 의 조합회로(제 1 조합회로)를 추출하는 스텝이고, 이 스텝 S13 후에 상기 추출한 제 1 조합회로를 스텝 S4 에서 고전압(3V) lib 의 조합회로(제 2 조합회로)에 맵핑한다. 또, 제 2 공정에서는, 스텝 S14 가 추가된다. 이 스텝 S14 는 스텝 S5 에서 2V계의 조합회로와 3V계의 조합회로가 혼재하는 경우에 미리 그 혼재하는 2V계의 조합회로(제 1 조합회로)를 모두 추출하는 스텝이고, 이 스텝 S14 후에 상기 추출한 제 1 조합회로를 스텝 6 에서 고전압(3V) lib 의 조합회로(제 2 조합회로)에 재차 맵핑한다. 또, 이 제 2 공정에서는, 상기 스텝 6 에서 제 2 조합회로에 재차 맵핑한 후, 스텝 5 로 복귀하는 알고리즘이 추가된다. 이 알고리즘은 상기 스텝 6 에서의 3V계의 조합회로에의 맵핑에 기인하여 2V계의 조합회로와 3V계의 조합회로의 혼재가 새로 생기는 것으로 되는 경우가 있는 점을 고려하여 이 혼재를 스텝 5 에서 판단하고, 이 혼재가 있는 경우에는 재차 스텝 S14 및 S6 에서 그 혼재하는 2V계의 조합회로를 추출하고, 그 추출한 제 1 조합회로를 고전압(3V) lib 의 조합회로(제 2 조합회로)에 재차 맵핑하는 것을 반복하기 위한 것이다.

또, 도11은 상기 도9에 나타낸 논리합성의 알고리즘의 일부를 보다 구체화한 변형예를 나타낸다. 본 변형예에서도 상기 도 10과 동일하게 신호전달 지연시간이 상한치를 넘는 경우에(스텝 S11), 미리 그 상한치를 넘는 모든 저전압(2V) lib 의 조합회로(제 1 조합회로)를 추출하는 스텝 15 가 제 1 공정에 추가되고, 2V 계의 조합회로와 3V 계의 조합회로가 혼재하는 경우에(스텝 S5), 미리 그 혼재하는 2V계의 조합회로(제 1 조합회로)를 모두 추출하는 스텝 16 이 제 2 공정에 추가되며, 이 제 2 공정에는 3V계의 조합회로로의 리맵핑(스텝 6)에 기인하여 2V계의 조합회로와 3V계의 조합회로의 혼재가 새로이 생기게 되는 경우가 있는 점을 고려하여 이 스텝 S6 의 처리후에 그 혼재 유무의 판단을 행하는 스텝 5 로 복귀되는 알고리즘이 추가된다.

따라서, 도10 및 도11에 나타낸 논리합성방법의 각 알고리즘에서는, 예를 들면 도 12 (a)에 도시된 바와 같이 신호전달 지연시간 또는 그 견적 결과가 상한치를 넘는 경우에 제 1 조합회로를 도면중 해칭으로 나타낸 제 2 조합회로에 맵핑한 후, 2V계의 조합회로와 3V계의 조합회로가 혼재하는 경우에는 도 12(b)에 도시된 바와 같이 그 혼재하는 제 1 조합회로내의 2V 계의 논리 게이트를 도면중 해칭으로 표시한 제 2 조합회로를 구성하는 3V 계의 논리 게이트에 리맵핑하고, 계속하여 상기 리맵핑에 의해 2V계의 조합회로와 3V계의 조합회로와의 혼재가 새로이 생긴 경우에는 도 12 (c)에 도시된 바와 같이 그 혼재하는 제 1 조합회로내의 2V 계의 논리 게이트를 도면중 해칭으로 표시한 제 2 조합회로를 구성하는 3V 계의 논리 게이트에 리맵핑하고, 2V계의 조합회로의 출력이 3V계의 조합회로의 입력으로 되는 형의 2V계의 조합회로와 3V계의 조합회로의 혼재가 없어지면, 그 후, 각 플립플롭회로가 저전압(2V)의 입력으로부터 고전압(3V)의 출력으로 전위를 레벨 변환하는 경우에 도 12 (d)에 도시된 바와 같이 그 레벨 변환하는 플립플롭회로를 도면중 해칭으로 표시한 2V/3V계의 플립플롭회로에 맵핑하는 것으로 된다.

또한 상술한 설명에서는, 칩(20)의 내부 코어부(22)내에 형성된 메모리셀부 E 이외를 구성하는 기능블록 A 에 대하여 적용하였으나, 다른 기능블록 B∼D 에 대해서도 동일하게 적용할 수 있는 것은 물론이거니와, 메모리셀부 E 이외를 구성하는 복수의 기능블록 A∼D 의 상호간에 있어서도 동일하게 본 발명을 적용할 수 있는 것은 말할 것도 없다.

상술한 따라서, 본 발명의 실시예의 논리합성방법에 의하면, 임계경로를 갖는 조합회로의 전체를 3V 의 고전압계로 하고, 그 전단의 레지스터 내에 레벨 변환회로를 배치하였으므로, 임계경로를 갖는 조합회로 내에 있어 그 임계경로만을 고전압원으로 구동하는 경우와 같이 그 임계경로를 갖는 조합회로 내에 복수의 레벨 변환회로를 배치하는 위치를 각각 판단할 필요가 없을 뿐 아니라 필요로 하는 레벨 변환회로의 수를 적게 할 수 있어서 반도체 집적회로의 설계가 매우 용이하게 된다. 게다가, 임계경로를 갖는 조합회로 전체가 3V 의 고전압원(15)으로 구동되지만, 그 임계경로를 갖는 조합회로의 수는 반도체 집적회로에 구비하는 조합회로의 수에 비하여 극히 소수이므로 소비전류의 증대는 적게 억제되는 한편, 임계경로를 갖지 않는 모든 조합회로는 2V 의 저전압원(16)으로 구동되므로 반도체 집적회로 전체로서 소비전류를 적게 할 수 있고, 저소비 전력화가 가능하다.

도3의 본 실시예에 따라 생성된 반도체 집적회로와, 도 15의 종래 반도체 집적회로를 비교해 보기로 한다. 도 15의 종래의 반도체 집적회로에 있어서, 각 조합회로(100, 102, 104, 106)의 신호전달 지연시간은 도시된 바와 같이 6ns, 12ns, 18ns, 8ns 이라 하고, 플립플롭회로의 클럭 입력시에서 데이터 출력시까지의 지연시간을 2ns 로 하면 조합회로의 최대 지연은 조합회로(104)의 18ns 이므로, 도 15의 회로의 최고 동작 주파수는 1000 / ( 2 + 18 ) = 50MHz 로 된다.

한편, 도3의 본 실시예의 반도체 집적회로에 있어서, 임계경로를 갖는 조합회로(5)의 지연시간은 종래와 같은 전압계(3V)이므로, 같은 지연시간인 18ns 이다. 임계경로를 갖지 않는 조합회로(1, 3, 7)의 지연시간은 전원전압을 3V 의 고전압으로부터 2V 의 저전압으로 저하시킨 것으로 논리셀의 지연이 크게 되는 것에 수반하여 크게 된다. 또한, 도 3의 반도체 집적회로에서는 설계상의 지연시간의 상한을 20ns 로 하고, 3V 의 고전압원에 대하여 2V 의 저전압원에서는 셀의 지연시간은 1.5배가 된다고 가정한다. 임계경로를 갖지 않는 조합회로(1,3,7)의 지연시간중 최대는 조합회로(3)의 18ns 이다.

2V 의 저전압원(16)과 3V 의 고전압원(15)의 2 전원을 구비한 결과, 조합회로의 최대지연은 임계경로를 갖지 않는 조합회로(3)와 임계경로를 갖는 조합회로(5)의 18ns 로 된다. 플립플롭회로(2,4)의 클럭 입력시에서 데이터 출력시까지의 각 신호전달 지연시간이 2ns, 조합회로(3,5)의 지연시간이 각각 18ns 이므로 본 실시예의 반도체 집적회로의 최고 동작 주파수는 1000 / ( 2 + 18 ) = 50MHz 로 되고, 임계경로를 갖지 않는 조합회로(1, 3, 7)를 2V 의 저전압원(16)으로 구동하여도 종래의 반도체 집적회로와 같은 최고동작 주파수를 얻을 수 있다.

도13은 도3의 본 실시예의 반도체 집적회로와 도 15의 종래 반도체 집적회로에 있어서, 플립플롭회로의 클럭 입력시에서 다음 단의 플립플롭회로의 데이터 입력시까지의 지연, 즉 레지스터와 조합회로의 지연시간을 합계한 신호전달 지연시간의 분포를 나타내고 있다. 도 13 (a)는 종래의 3V 전압계의 반도체 집적회로의 지연분포를, 동도 (b)는 본 실시예의 2V계 및 3V계 혼재의 반도체 집적회로의 지연분포를 나타내고 있다. 종래의 반도체 집적회로에 있어서 전원전압만을 3V 의 고전압계로부터 2V 의 저전압계로 변경하면 최대 지연시간이 20ns 에서 30ns 로 되고, 임계경로의 지연시간이 설계상 지연의 상한치 20ns 를 넘는 것에 대하여, 도 3의 본 실시예의 반도체 집적회로에서는, 지연시간이 20ns 를 넘는 임계경로를 갖는 조합회로만을 3V 의 고전압계로 변경하고, 다른 임계경로를 갖지 않는 조합회로는 2V 의 저전원계로 하고 있기 때문에 설계상 지연의 상한치 20ns를 충족할 수가 있다. 동도 (b)는 이 때의 지연분포를 나타내고 있다.

다음으로, 소비전력에 대하여 종래의 반도체 집적회로와 본 발명의 반도체 집적회로를 비교해 보기로 한다. 종래의 반도체 집적회로의 소비전력을 P, 전원을 3V 의 고전압원과 2V 의 저전압원의 2 전원, 회로 전체를 점유하는 임계경로의 비율을 10%로 하고, 본 발명의 2V/3V계의 플립플롭회로가 종래의 플립플롭회로와 회로구성과 다른 것에 의한 소비전력의 증대분을 10%로 하면 본 발명의 반도체 집적회로의 소비전력은 〔 P × ( 2 / 3 ) 〕²× 0.9 + P × 1.1 × 0.1 = P × 0.51 로 되고, 소비전력은 49%나 삭감된다.

또, 상기 조건에서 회로전체를 점유하는 임계경로의 비율을 5%로 하면, 본 발명의 반도체 집적회로의 소비전력은 [ P × ( 2 / 3 ) ]²× 0.95 ＋ P × 1.1 × 0.05 = P × 0.48 로 되고, 소비전력은 52%나 삭감된다.

계속하여, 회로규모에 대해 종래의 반도체 집적회로와 본 발명의 반도체 집적회로를 비교하기로 한다.

종래의 반도체 집적회로의 회로규모를 S, 반도체 집적회로를 점유하는 플립플롭회로의 비율을 20%, 플립플롭회로의 전체중에서 레벨 변환회로를 갖는 플립플롭회로가 점유하는 비율을 10%, 본 발명의 2V/3V계의 플립플롭회로가 종래의 플립플롭회로와 회로구성이 다른 것에 의한 면적의 증가분을 10%로 하면 본 발명의 반도체 집적회로의 회로규모는 S × 0.8 ＋ S × 0.18 ＋ S × 1.1 × 0.02 = S × 1.002 로 되고, 회로규모의 증가는 0.2%에 멈춘다.

또, 상기 조건에서 플립플롭회로의 전체중에서 레벨 변환회로를 갖는 플립플롭회로가 점유하는 비율을 5%로 하면 본 발명의 반도체 집적회로의 회로규모는 S × 0.8 ＋ S × 0.19 ＋ S × 1.1 × 0.01 = S × 1.001 로 되고, 회로규모의 증가는 0.1%에 머물게 된다.

상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (2)

1. 복수의 신호전달 경로상에 각각 설치된 조합회로를 갖는 반도체 집적회로의 설계방법에 있어서,

   저전압원으로 구동되는 제1 논리 게이트와, 임계경로로 되는 제 1 신호 전달경로에 설치되어 고전압원으로 구동되는 제 2 논리 게이트를 상기 제 1 신호 전달경로와 다른 제 2 신호전달 경로상에 갖는 제 1 조합회로를 생성하는 공정과,

   상기 제 1 조합회로 내의 상기 제 1 논리 게이트의 출력이 상기 제 1 조합회로내의 상기 제 2 논리 게이트의 입력에 입력되는 형의 혼재의 유무를 판단하는 공정과,

   그 혼재가 있는 경우에는 상기 제 1 조합회로내의 상기 제 1 논리 게이트를 고전압원으로 구동되는 논리 게이트로 치환하는 공정을 구비하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
2. 제1 항에 있어서,

   상기 임계경로로 되는 제 1 신호전달 경로에 설치되어 고전압원으로 구동되는 제 2 논리 게이트는 임계경로로 되는 상기 제 1 신호전달 경로의 신호전달 지연시간이 설계상의 지연 상한치 이하로 되도록 설치되는 것을 특징으로 하는 반도체 집적회로의 설계방법.