CN105659100B

CN105659100B - 用于满足移位加载（los）测试的q选通单元架构和用于识别最佳q选通候选的算法

Info

Publication number: CN105659100B
Application number: CN201480047540.3A
Authority: CN
Inventors: R·戈帕拉克里希南塞蒂; K·库尔施雷施塔; B·乌谱图利
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2013-08-28
Filing date: 2014-05-29
Publication date: 2018-11-27
Anticipated expiration: 2034-05-29
Also published as: US9086458B2; CN105659100A; WO2015030887A1; US20150067423A1

Abstract

提供了一种使用多个触发器创建支持用于移位加载(LOS)扫描测试的Q选通的架构的方法。该方法可以包括：将公共时钟信号施加于多个触发器的每个时钟输入，以及将选通扫描使能信号施加于多个触发器的每个扫描使能输入。该方法还可以包括：将全局扫描使能信号直接施加于多个Q门中的每一个，所述多个Q门中的每一个对应于所述多个触发器中的每一个，其中全局扫描使能信号穿过信号路径，该信号路径绕过位于所述多个触发器中的任何两个触发器之间的组合逻辑。

Description

用于满足移位加载（LOS）测试的Q选通单元架构和用于识别最佳Q选通候选的算法

相关申请的交叉引用

本申请涉及通过引用将其内容和公开全部明确结合在本文中的、于 2013年7月6日提交的以下共同拥有、共同未决的美国专利申请：美国专利申请序列号(13/942,732)，名称为“ALGORITHM TO IDENTIFY BEST Q-GATING CANDIDATES AND A Q-GATING CELLARCHITECTURE TO SATIATE THE LAUNCH-OFF-SHIFT(LOS) TESTING”。

技术领域

本发明一般涉及集成电路测试，并且更特别地涉及扫描-移位功率的控制。

背景技术

随着晶体管的几何结构关于集成电路(微电子芯片或微芯片)中的技术而缩小，芯片上的缺陷的数量和类型会随着逻辑密度的增大而呈指数地增加。缺陷可以是在制造过程期间引入到器件中的错误。故障模型是缺陷如何改变设计行为的数学描述。在集成电路的设计期间，执行测试以确保集成电路如预期地那样工作。可通过本领域中被称为面向测试的设计 (DFT)、也被称为可测试性设计的设计技术来促进集成电路的测试。自动测试模式生成和自动测试模式生成器(ATPG)是用于找出输入(或测试)序列的电子设计自动化(EDA)技术，所述输入(或测试)序列在被应用于数字电路时使自动测试设备能够区分正确电路行为和由缺陷引起的故障电路行为。基于扫描的可测试性设计(DFT)和自动测试模式生成(ATPG)被开发以便明确地测试设计中的每个门和路径。

由于更多的门被集成在缩小的纳米节点中的区域内，所以扫描移位期间的扫描移位功率和功率衰减(power droop)对测试过程造成主要挑战。如此，需要Q选通(“选通的q”设计)。Q选通是用于减少移位操作期间的功率消耗的DFT。Q选通设计将逻辑门添加到每个扫描触发器的q输出和逻辑锥之间的电路设计中。在移位操作期间断言(assert)至逻辑门的移位线。移位线的断言使得从逻辑门到逻辑锥的输出在移位操作期间被保持在单一状态中。如此，每个扫描触发器的q输出被指定为在移位模式期间将被“选通”的输出。然而，使用Q选通来控制用于整个设计的扫描- 移位功率可能会存在问题。

发明内容

根据本发明的至少一个实施例，提供了一种方法，用于使用多个触发器创建一种架构来支持用于移位加载(LOS)扫描测试的Q选通。该方法可以包括：将公共时钟信号施加于多个触发器的每个时钟输入，以及将选通扫描使能信号施加于多个触发器的每个扫描使能输入。该方法还可以包括：将全局扫描使能信号直接施加于与多个触发器中的每一个相对应的多个Q门中的每一个，其中全局扫描使能信号穿过信号路径，该信号路径绕过位于多个触发器中的任何两个触发器之间的组合逻辑。

附图说明

根据将要结合附图阅读的本发明的说明性实施例的以下详细描述，本发明的这些和其他目的、特征和优点将变得明显。附图的各种特征并非按比例绘制，因为这些图示是为了促进本领域技术人员结合详细描述清楚地理解本发明。在附图中：

图1示出根据一个实施例的集成电路的示例性逻辑测试设计；

图2是根据一个实施例的用于识别最佳Q选通候选的操作流程图；

图3示出根据一个实施例的具有流水线式扫描使能的Q选通；

图4示出根据一个实施例的时序波形，其绘出在全速捕获时钟边沿处的建立时序违规；

图5示出根据一个实施例的示例性架构，其用于消除当以LOS操作全速测试时的时序问题；

图6示出根据一个实施例的时序波形，其绘出消除全速捕获时钟边沿处的建立时序违规的数据捕获。

图7是可由图1-2中绘出的实施例利用的计算机的内部和外部组件的框图。

具体实施方式

本文公开了所要求保护的结构和方法的详细实施例；然而，可理解的是，所公开的实施例仅仅是可以以各种形式实施的所要求保护的结构和方法的示例。然而，本发明可以用许多不同的方式实施并且不应被解释为局限于本文阐述的示例性实施例。而是，提供这些示例性实施例使得本公开将是彻底和全面的，并且将充分地向本领域技术人员传达本发明的范围。在描述中，可省略熟知的特征和技术的细节以避免不必要地模糊所呈现的实施例。

根据本文描述的一个或多个示例性实施例，提供了一种对扫描链设计进行Q选通的最优方法，其可消除当以移位加载(LOS)操作全速(at-speed) 测试时的时序问题。该方法还可以确定支持移位加载的最优Q选通结构，并且因此还可以克服时序问题。

本领域技术人员将理解的是，本发明的各个方面可以实施为系统、方法或计算机程序产品。因此，本发明的各个方面可以采取以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、驻留软件、微代码等)，或者软件和硬件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。此外，本发明的各个方面还可以采取用一个或多个计算机可读介质实施的计算机程序产品的形式，该计算机可读介质上包含有计算机可读程序代码。

可以利用一个或多个计算机可读介质的任意组合。计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质。计算机可读存储介质例如可以是—但不限于—电、磁、光、电磁、红外线或半导体的系统、装置或器件，或者任意以上的适当组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式计算机软盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑盘只读存储器 (CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本文件的上下文中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。

计算机可读信号介质可以包括例如在基带中或者作为载波的一部分传播的数据信号，其中承载了计算机可读程序代码。这种传播的信号可以采用各种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。

计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、有线、光缆、RF等等，或者上述的任意合适的组合。

可以以一种或多种程序设计语言的任意组合来编写用于执行本发明各方面的操作的计算机程序代码，所述程序设计语言包括面向对象的程序设计语言(诸如Java、Smalltalk、C++等)，还包括常规的过程式程序设计语言(诸如“C”程序设计语言或类似的程序设计语言)。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为独立的软件包执行、部分在用户计算机上且部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络—包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。

下面参照根据本发明实施例的方法、装置(系统)和计算机程序产品的流程图和/或框图描述本发明的各方面。应当理解的是，流程图和/或框图的每个方框以及流程图和/或框图中各方框的组合，都可以由计算机程序指令实现。这些计算机程序指令可以提供给通用计算机、专用计算机或其它可编程数据处理装置的处理器，从而生产出一种机器，使得这些计算机程序指令在通过计算机或其它可编程数据处理装置的处理器执行时，产生实现流程图和/或框图中的一个或多个方框中规定的功能/动作的装置。

也可以把这些计算机程序指令存储在计算机可读介质中，这些指令可以使得计算机、其它可编程数据处理装置、或其他设备以特定方式工作，使得存储在计算机可读介质中的指令产生包括实现流程图和/或框图中的一个或多个方框中规定的功能/动作的指令的制造品。

在本发明的实施例中，利用具有处理器、存储器和输入/输出接口的一个或多个适当编程的通用数字计算机上的软件实现测试装置。

举例来说，参考图1，其绘出根据一个实施例的集成电路的示例性逻辑测试设计。集成电路102的逻辑测试设计可以包括例如最多150个触发器104，其由左驱动触发器106通过组合逻辑块108驱动。此外，集成电路102的逻辑测试设计可以包括最大数目为100的组合逻辑门级。集成电路102的各方面可以在下面关于图2的流程图进一步详细描述。

图2是示出由Q选通程序执行以确定最佳触发器或锁存器的步骤的流程图，对于用触发器的Q选通来代替整个设计的Q选通而言，所述最佳触发器或锁存器将是预期的候选。如上所述，使用Q选通来控制用于整个设计的扫描-移位功率可能会存在问题。例如，使用Q选通来控制用于整个设计的扫描-移位功率会向设计增加有效功率。此外，它会在移位加载模式期间造成时序挑战，因为对“Q”的选通会产生从扫描使能根(scan enable root)通过Q门直至捕获触发器的输入引脚的新弧。如先前所解释的，该方法提供了使功率衰减最小化的优点。该方法可以在扫描插入期间被集成，并且可以使用被称为深度和宽度等级的参数。流程图200可以借助集成电路102(图1)来描述。

参考图2，在202，确定最大宽度。对于设计中的驱动组合逻辑块的每个触发器/锁存器，跟随该组合逻辑块的随后的触发器/锁存器的最大数目可以对应于最大宽度。例如，集成电路102(图1)的设计可以具有总计120 万个触发器。如此，Q选通程序200可以识别最多150个触发器104(图1)，其跟随由触发器106(图1)驱动的组合逻辑块108(图1)。在该示例中，最多150个触发器104(图1)是最大宽度。

然后，在204，确定最大深度。对于设计中的每个触发器/锁存器，计算每个触发器在遇到其路径中的下一个触发器/锁存器之前(即，在命中终点之前)所驱动的组合逻辑门级的数目。换句话说，最大深度可以对应于位于以下两者之间的组合逻辑块108(图1)的组合逻辑门级(例如，级1…级100)的最大数目：对逻辑块108(图1)进行驱动的触发器106，以及触发器104的链条(图1)中的从组合逻辑块108(图1)接收输出112的第一触发器(#1)。关于以上示例，所考虑的设计(即，集成电路102(图1))可以具有总计120万个触发器/锁存器。如此，Q选通程序200可以识别两个触发器之间的具有最大数目为100的门级(图1)的组合逻辑块108 (图1)。

然后，在206，确定整个设计中的最大拥塞。为了确定整个设计中的最大拥塞，将设计划分为均等的平方，并且估计每单位平方(即，每平方微米)的密度。如此，整个设计(例如，顺序&组合逻辑)中的门的最大密度被认为是最大拥塞。关于以上示例，所考虑的设计102(图1)可以具有总计120万个触发器/锁存器。如此，Q选通程序200可以将集成电路102(图1)的整个设计划分为均等的平方、并将每单位平方5,000个门(5K/ u.sq.)识别为整个设计的最大拥塞(即，每单位平方的最大密度)。

在208，对整个设计中的每个触发器进行估计。关于以上示例，所考虑的设计102(图1)可以具有总计120万个触发器。如此，Q选通程序 200可以识别集成电路102(图1)的整个设计中的120万个触发器104(图 1)，并且估计每个触发器的触发器深度、宽度和拥塞。

然后，在210，确定正被估计的触发器是否是最后一个触发器。如果正被估计的触发器不是整个设计中的最后一个触发器，那么在212，将计数器(即，在估计每个触发器时对其进行计数)递增。例如，集成电路102 (图1)可以具有总计120万个触发器/锁存器。如此，Q选通程序200可以启动计数器以便开始从0至120万(整个设计102(图1)中的先前确定的触发器的总数目)的记数，以及当其从触发器0至触发器120万持续估计每个触发器的触发器深度、宽度和拥塞时将计数器递增1。因此，如果在210，Q选通程序200确定当前正被检查的触发器不是整个设计102(图 1)中的最后一个触发器，那么在212，将该计数器递增1。

然后，在214，确定所考虑的触发器的相对宽度和深度。可以通过估计所考虑的触发器所驱动的触发器的数目，来确定所考虑的触发器的相对宽度。可以通过估计所考虑的当前触发器所驱动的组合逻辑门级的数目，来确定触发器的相对深度。例如，当前触发器可以具有等于20的相对宽度 (即，当前触发器可以驱动20个触发器)和40的相对深度(即，当前触发器可以驱动40个组合逻辑门级)。

然后，在216，基于所计算的相对宽度和相对深度，来对正被检查的触发器进行绝对/相对分级。如此，对照所考虑的整个设计的最大宽度来估计当前触发器的相对的分级宽度。因此，当前触发器的相对的分级宽度可以包括触发器的当前相对宽度(214)与整个设计的最大宽度(202)的比率(即，当前触发器的相对的分级宽度＝当前宽度÷最大宽度)。例如，设计102(图1)可以具有等于150的最大宽度，并且当前触发器可以具有等于20的相对宽度。因此，当前触发器的分级宽度值将是20/150＝0.1333(即，当前宽度/最大宽度)。

类似地，在216，估计当前触发器的相对深度。如此，对照最大深度来估计当前触发器的相对深度。因此，当前触发器的相对的分级深度等于触发器的当前深度除以整个设计的最大深度(即，当前触发器的相对深度＝当前深度÷最大深度)。例如，设计102(图1)可以具有等于100的最大深度(参见图1)，并且当前触发器可以具有等于40的深度。因此，当前触发器的相对深度等级的分级值将是40/100＝0.25(即，当前深度/最大深度)。

然后，在218，基于最大拥塞来对正被检查的当前触发器进行绝对/相对分级。因此，以与所考虑的触发器的最大拥塞估计值相同的单位来估计门密度。如此，对照整个设计的最大拥塞来估计密度的相对性。当前触发器的相对拥塞等于当前拥塞除以最大拥塞(即，当前触发器的相对拥塞＝当前拥塞÷最大拥塞)。例如，设计102(图1)可以具有等于每单位平方 5000个门(5K个门/u.sq.)的最大拥塞值，并且当前触发器可以具有每单位平方2000个门(2K个门/u.sq.)的拥塞值；因此，当前触发器的相对拥塞等级的分级值将是2K/5K＝0.4(即，当前拥塞等级/最大拥塞)。

如果在210，Q选通程序200确定正被检查的当前触发器是所考虑的最后一个触发器，那么在220，基于针对触发器的分级的相对宽度、深度和拥塞的突出设置(prominencesetting)，对设计进行Q选通。因此，在对设计中的所有触发器进行了估计后，基于它们各自的分级值(即，分级相对宽度、深度、拥塞)对触发器进行排序。根据预定标准(即，针对宽度、深度和拥塞的突出设置)，仅仅对包括更高范围的分级相对宽度、分级相对深度和分级相对拥塞的触发器进行Q选通。例如，突出设置可以是针对相对分级宽度、深度和拥塞的预定标准。针对宽度、深度和拥塞的突出设置的总和必须等于总共100％。此外，用于对设计进行Q选通的标准也可以是预定的。

例如，用于对所考虑的设计进行Q选通的突出设置可以包括针对宽度的10％的标准；针对深度的10％的标准；以及针对拥塞的80％的标准(即， 10％+10％+80％＝100％)。该标准还可以指定Q门百分比，由此例如，仅对整个设计的50％进行Q选通。如此，基于预定的突出设置，可以通过以下方式来获得每个估计的触发器的综合总计值：首先，将宽度、深度和拥塞的分级值乘以针对宽度、深度和拥塞的相应突出设置。其次，对该乘积的结果求和。(即，(宽度突出标准*分级宽度值)+(深度突出标准*分级深度值)+(拥塞突出标准*分级拥塞值))。

关于当前示例，一个示例性触发器的综合总计值如下：(20/150)＝0.1333 (分级宽度等级)*0.10(针对宽度的标准)+(40/100)＝0.25(分级深度等级) *0.10(针对深度的标准)+(2K/5K)＝0.40(分级拥塞等级)*0.80(针对拥塞的标准)＝0.358333(示例触发器的综合总计值)。

在利用针对宽度、深度和拥塞的预定突出设置对设计中的所有触发器进行估计后，触发器按照以它们各自的综合总计值为基础的幅值的顺序被排序。因此，根据Q门百分比，仅选择排在顶部的值。例如，Q门百分比被设置为50％，因此，仅600,000个触发器(120万个触发器的50％)被预定用于选择。因此，具有最高总计值的前面600,000个触发器被Q选通。

本发明一般涉及集成电路测试，并且更特别地涉及扫描-移位功率的控制。以下描述的示例性实施例提供了一种方法以消除当以LOS操作全速测试时的时序问题。在一个实施例中，具有全局扫描使能的Q选通架构有助于实现移位加载全速测试。此外，由通过Q选通而传播的扫描使能产生的额外时序弧可以利用多个管道级(pipe stage)而被完全消除，以帮助测试时序收敛。

图3示出移位寄存器上的具有流水线式扫描使能(pipelined scan enable)的Q选通。移位寄存器是共享相同时钟的触发器的级联，其中每个触发器的输出被连接到链条中的下一个触发器的数据输入，从而导致在时钟输入的每个转变处，电路将存储在其中的比特阵列移动一个位置，将存在于其输入处的数据移入、且将阵列中的最后一比特移出。

扫描链是用于测试的设计中所使用的技术。其目标在于通过提供简单的方式以设置和观察集成电路中的每个触发器，来使得测试更容易。扫描的基本结构包括下面的一组信号以便控制和观察扫描机制。扫描输入和扫描输出定义扫描链的输入和输出。在全扫描模式中，通常每个输入仅驱动一条链、并且扫描输出也仅观察一条链。扫描使能引脚是被添加到设计中的特别信号。当断言该信号时，设计中的每个触发器被连接到长移位寄存器中。时钟信号用于在移位阶段和捕获阶段期间控制扫描链中的所有触发器。可以将任意模式输入到触发器的链条中，并且可以读出每个触发器的状态。

参考图3，经由跟随路径306绘出全局扫描使能流水线式路径(YSE) 302。如图所示，选通扫描使能信号303可以耦合到触发器A 304和触发器 B 314两者的扫描使能(SE)。全局扫描使能信号302可以沿路径306直接耦合到与触发器A 304关联的Q门306，并耦合到其他后续的Q门诸如与触发器B 314关联的Q门316。图3还绘出沿路径306传播通过组合逻辑310的LOS选通扫描使能信号303如何被用于进行Q选通。

然而，使用Q选通来控制用于整个设计的扫描-移位功率可能会向设计增加有效功率，并且也可能会增大片上系统(SOC)方法中的硅面积和门数量。此外，它可能会在移位加载模式(LOS)期间造成时序挑战，因为对“Q”的选通会产生从扫描使能根通过Q门308直至捕获触发器314 的输入引脚的新弧。此外，在ATPG上的测试模式期间，扫描使能(SE) 必须全速地变低(travel low)。图3示出选通的版本，其中时钟行进到设计中的所有触发器，并且LOS选通扫描使能仅用于Q选通。如此，通过选通的(即，流水线式)扫描使能(YSE 302)在触发器A 304处进行Q 选通会进一步延迟Q输出，并且组合逻辑310到达触发器B的D输入316的延迟时间更接近于触发器B 314的时钟，从而导致建立时序收敛困难。

关于图4，其绘出当使用全局扫描使能时的相应时序波形。图4示出由于用于在触发器A上进行Q选通的SE应该在时序窗口内被固定，数据捕获如何在触发器B 406处的全速捕获时钟边沿处具有建立时序违规。

关于图4，触发器A加载402，并且选通的(即，流水线式)扫描使能(YSE)时钟改变404。在408，绘出触发数据改变的YSE的下降边沿。跟随该路径，在410，时序被延迟。由于YSE依赖于加载时钟并且YSE 是高扇出网，所以YSE上的延迟可能较高。如此，通过YSE在触发器A 402 处进行Q选通会进一步延迟Q输出，并且组合逻辑到达触发器B的D输入(捕获406)的延迟时间更接近于触发器B的时钟，从而导致建立时序收敛困难。

相反，图5示出根据一个实施例的示例性架构，其可以用于减轻并在一些实例中完全消除当以移位加载(LOS)操作全速测试时的时序问题。所提出的架构示出全局扫描使能(而不是LOS选通扫描使能)如何被用于对触发器(即，触发器和锁存器)进行Q选通。该方法使与Q选通关联的面积开销最小化，然而，它仍可以提供减少功率衰减的益处。具有全局扫描使能的Q选通架构促进LOS全速测试。此外，由通过Q选通而传播的扫描使能产生的额外时序弧可以利用多个管道级而被消除，以帮助测试时序收敛。

全局扫描使能流水线式路径504可以经由跟随路径506绘出。如所绘出的，选通扫描使能信号503可以耦合到触发器A 502和触发器B 512两者的扫描使能(SE)。全局扫描使能信号514可以沿路径506直接耦合到与触发器A 502关联的Q门508，并耦合到其他后续的Q门诸如与触发器 B 512关联的Q门516。图5还示出作为利用LOS选通扫描使能信号503 的替代，沿路径506传播的全局扫描使能信号514如何被仅用于Q选通。由于全局扫描使能信号514在来自选通时序器件516的全速脉冲输出(例如，SE信号503)之前启动捕获模式，所以Q选通将跟随触发器中的所捕获的组合逻辑值。因此，到达Q门的来自触发器的Q输出值是稳定的。

图5还示出触发器A 502(图5)处的Q选通依赖于SE 504且不依赖于YSE 518(图5)。由于SE信号506(图5)独立于加载时钟(launch clock)，所以触发器A 502(图5)的输出仅相对于触发器A 502(图5)的时钟而改变。组合逻辑510(图5)的延迟“t”510(图5)可以在触发器B 512 (图5)的时钟信号之前的很长一段时间到达触发器B 512(图5)的D输入516(图5)，这提供充足的裕量用于建立。换句话说，该建立可能不是问题，因为Q门由于SE 504(图5)而发生，且并非由于YSE 514(图5) 而发生。

在图6中，示出所提出的技术的时序波形，其绘出SE 504(图5)如何不依赖于加载时钟。如图6所示，数据捕获消除了在触发器B 604处的全速捕获时钟边沿处的建立时序违规。触发器A加载602，并且跟随路径至608，触发器A的输出仅相对于触发器A的时钟而改变、并且独立于 YSE 606的改变。如此，组合逻辑到达B的D输入604的延迟显著地早于触发器B的时钟信号，这提供充足的裕量用于建立。

图7是根据本发明的说明性实施例的图1中绘出的计算机的内部和外部组件的框图。应该理解的是，图4仅仅提供了一种实现的图示，并且并非暗示关于可以在其中实现不同实施例的环境的任何限制。可以基于设计和实现要求来对所绘出的环境做出许多修改。

数据处理系统800、900表示能够执行机器可读程序指令的任何电子设备。数据处理系统800、900可以表示智能手机、计算机系统、PDA或其他电子设备。可由数据处理系统800、900表示的计算系统、环境和/或配置的示例包括但不限于个人计算机系统、服务器计算机系统、瘦客户端、厚客户端、手持或便携式设备、多处理器系统、基于微处理器的系统、网络PC、小型计算机系统、以及包括任何以上系统或设备的分布式云计算环境。

Q选通程序200可以在测试装置上实现，所述测试装置可包括在图7 中示出的各组内部组件800和外部组件900。多组内部组件800中的每一组包括：一个或多个总线826上的一个或多个处理器820、一个或多个计算机可读RAM 822、和一个或多个计算机可读ROM824，以及一个或多个操作系统828和一个或多个计算机可读有形存储设备830。一个或多个操作系统828被存储在相应计算机可读有形存储设备830中的一个或多个上，以用于经由相应RAM 822(其通常包括高速缓冲存储器)中的一个或多个由相应处理器830中的一个或多个执行。在图7所示的实施例中，计算机可读有形存储设备830中的每一个是内部硬盘驱动的磁盘存储设备。可替换地，计算机可读有形存储设备830中的每一个是半导体存储设备，诸如ROM 824、EPROM、闪存存储器、或者可以存储计算机程序和数字信息的任何其他计算机可读有形存储设备。

每组内部组件800还包括R/W驱动或接口832，以从诸如CD-ROM、 DVD、记忆棒、磁带、磁盘、光盘或半导体储存设备之类的一个或多个便携式计算机可读有形存储设备936读取以及向其写入。用于设计程序200 (图2)中的Q选通的最佳候选可以被存储在相应便携式计算机可读有形存储设备936中的一个或多个上，经由相应R/W驱动或接口832被读取，并加载到相应硬盘驱动830中。

每组内部组件800还包括网络适配器或接口836，诸如TCP/IP适配器卡、无线wi-fi接口卡，或者3G或4G无线接口卡，或者其他有线或无线通信链路。可以经由网络(例如，因特网、局域网或其他广域网)和相应网络适配器或接口836从外部计算机将用于设计程序200(图2)中的Q 选通的最佳候选下载至测试装置。从网络适配器或接口836，可以将用于设计程序200(图2)中的Q选通的最佳候选加载到相应硬件驱动830中。网络可以包括铜导线、光纤、无线传输、路由器、防火墙、交换机、网关计算机和/或边缘服务器。

多组外部组件900中的每一组可以包括计算机显示监视器920、键盘 930和计算机鼠标934。外部组件900还可以包括触摸屏、虚拟键盘、触摸板、定点设备以及其他人类接口设备。多组内部组件800中的每一组还包括设备驱动器840，以便接口连接到计算机显示监视器920、键盘930和计算机鼠标934。设备驱动器840、R/W驱动或接口832以及网络适配器或接口836包括硬件和(存储在存储设备830和/或ROM 824中的)软件。

已经参照根据本发明实施例的方法、装置(系统)和计算机程序产品的框图和/或流程图描述本发明的各方面。应当理解的是，流程图和/或框图的每个方框以及流程图和/或框图中各方框的组合，都可以由计算机程序指令实现。这些计算机程序指令可以提供给通用计算机、专用计算机或其它可编程数据处理装置的处理器，从而生产出一种机器，使得这些计算机程序指令在通过计算机或其它可编程数据处理装置的处理器执行时，产生实现流程图和/或框图中的一个或多个方框中规定的功能/动作的装置。

可以以一种或多种程序设计语言的任何组合来编写前述程序，所述程序设计语言包括低级、高级、面向对象或非面向对象语言，诸如Java、 Smalltalk、C++。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为独立软件包执行、部分在用户计算机上且部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任何类型的网络—包括局域网(LAN) 或广域网(WAN)连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。可选地，可通过计算机电路和其他硬件(未示出)整体或部分实现前述程序的功能。

基于上述内容，已经公开了根据本发明的计算机系统、方法和程序产品。然而，在不脱离本发明的范围的情况下，可以作出许多修改和替换。因此，本发明已经通过举例的方式公开而并非进行限制。

本发明的各种实施例的描述已经出于举例说明的目的而被提供，而并非旨在是无遗漏的或局限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变型对于本领域普通技术人员而言将是明显的。本文使用的术语被选择为最佳地解释实施例的原理、实际应用或相对于市场中发现的技术的技术改善，或者使本领域其他普通技术人员能够理解本文公开的实施例。

工业适用性

本发明在实现集成电路测试方面有工业适用性，所述集成电路测试是制造应用于各种电子和电气装置的可工作芯片所必需和要求的。

Claims

1.一种使用多个触发器创建支持用于移位加载LOS扫描测试的Q选通的架构的方法，所述方法包括：

将公共时钟信号施加于所述多个触发器的每个时钟输入；

将选通扫描使能信号施加于所述多个触发器的每个扫描使能输入；以及

将全局扫描使能信号直接施加于多个Q门中的每一个，所述多个Q门中的每一个对应于所述多个触发器中的每一个，

其中所述全局扫描使能信号穿过信号路径，所述信号路径绕过位于所述多个触发器中的任何两个触发器之间的组合逻辑。

2.如权利要求1所述的方法，其中所述多个触发器包括触发器和锁存器。

3.如权利要求1所述的方法，其中所述组合逻辑包括：耦合到所述多个触发器中的一个触发器的输出的输入；以及耦合到所述多个触发器中的一个触发器的输入的输出。

4.如权利要求1所述的方法，其中所述选通扫描使能信号是经由LOS扫描使能单元从所述全局扫描使能信号派生的。

5.如权利要求1所述的方法，其中所述多个触发器包括：具有双扫描使能引脚的D型触发器。

6.如权利要求1所述的方法，其中所述选通扫描使能信号包括提供Q选通，而不依赖于全速加载时钟。

7.如权利要求1所述的方法，其中所述选通扫描使能信号使面积开销最小化，所述面积开销与带有对LOS测试的支持的选择性Q选通相关联。

8.如权利要求1所述的方法，其中选通扫描使能信号减少在与LOS以及其他基于LOS架构的全速测试相关联时的功率衰减。

9.如权利要求1所述的方法，其中当被Q选通时，所述选通扫描使能信号促进LOS全速测试。

10.如权利要求1所述的方法，其中用于Q选通的触发器的所述架构选通扫描使能信号在LOS测试期间消除全速捕获时钟边沿处的建立时序违规。

11.如权利要求1所述的方法，其中所述选通扫描使能信号独立于Q选通的触发器的时钟。

12.如权利要求1所述的方法，其中所述选通扫描使能信号减轻组合逻辑到达触发器的D输入的延迟。

13.如权利要求12所述的方法，其中在所述触发器的信号之前，所述组合逻辑到达所述触发器的D输入。

14.如权利要求12所述的方法，其中所述组合逻辑到达所述触发器的D输入能够提供充足的裕量用于建立。

15.一种使用Q选通进行移位加载LOS扫描测试的设备，所述设备包括：

各自接收公共时钟信号和选通扫描使能信号的多个触发器；

各自具有第一输入和第二输入的多个Q门，所述多个Q门中的一个Q门的第一输入耦合到所述多个触发器中的一个触发器的输出，所述多个Q门中的所述一个Q门的第二输入耦合到全局扫描使能信号；以及

至少一个组合块，其具有：耦合到所述多个Q门中的所述一个Q门的输出的输入；以及耦合到所述多个触发器中的下一个触发器的输入的输出，

其中所述全局扫描使能信号独立于加载时钟。

16.如权利要求15所述的设备，其中所述多个触发器包括D型触发器。

17.如权利要求15所述的设备，还包括：

LOS扫描使能单元。

18.如权利要求15所述的设备，其中所述多个Q门中的每个Q门包括：

AND门；和

反相器门。

19.如权利要求15所述的设备，其中所述多个Q门中的每个Q门包括：用于支持LOS测试的Q选通的组合门。

20.如权利要求19所述的设备，其中用于支持LOS测试的Q选通的所述组合门包括：AND门、OR门、NOT门和XOR门中的至少一种。