KR20000006548A

KR20000006548A - 증속구동감지증폭기및소스폴로워형의안정화된전원회로를갖는반도체메모리장치

Info

Publication number: KR20000006548A
Application number: KR1019990025135A
Authority: KR
Inventors: 모리가오루; 마츠미야마사토; 기타모토아야코; 야마다신이치; 이시이유키; 가노우히데키; 다키타마사토
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1998-06-29
Filing date: 1999-06-29
Publication date: 2000-01-25
Also published as: DE19929095A1; US6115316A; KR100572524B1; TW430796B; DE19929095B4; US6262930B1

Abstract

소비 전류를 감소시키기 위해, 각 뱅크에 대해, 선택 제어 신호 SC0 및 *SCO에 응답하여 전원 전압 VH0으로서 통상 전원 전압 Vii 또는 더 높은 전원 전압 Vjj를 선택하는 선택 회로(26∼28)와, 선택 회로가 뱅크 활성화 신호 BRAS0가 비활성일 때 Vii를 선택하고 BRAS0의 활성화에 응답하여 소정 기간 동안 Vjj를 선택하도록 신호 SC0 및 *SC0를 생성하는 선택 제어 회로(22)와, 감지 증폭기 제어 신호의 활성화에 응답하여 감지 증폭기열에 접지 전압 및 VH0를 공급하는 감지 증폭기 구동 회로(111∼113)를 포함하는 장치가 제공된다. VCC, VG 및 대략 Vii = VG - Vth의 드레인, 게이트 및 소스 전극을 갖는 NMOS 트랜지스터를 갖는 전원 회로의 출력 전압 Vii을 안정화하기 위해(여기에서 Vth는 NMOS 트랜지스터의 스레숄드 전압임), 리크 회로가 채용된다. 리크 회로는 Vii와 접지 사이에 접속된 NMOS 트랜지스터를 갖는다. 리크 회로에 흐르는 전류에 의한 소모성 소비 전력은 무시할 수 있을 만큼 작고, 예컨대 1∼10μA이고, 전원 전압 Vii의 변동은 효과적으로 감소한다.

Description

증속 구동 감지 증폭기 및 소스 폴로워형의 안정화된 전원 회로를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH OVERDRIVEN SENSE AMPLIFIER AND STABILIZED POWER-SUPPLY CIRCUIT OF SOURCE FOLLOWER TYPE}

본 발명은 메모리 장치와 같은 반도체 장치에 사용하기 위한 소스 폴로워형의 안정화된 전원 회로와 증속 구동 감지 증폭기를 포함하며, 멀티 뱅크를 가진 반도체 메모리 장치에 관한 것이다.

도 21은 종래 기술의 동기 다이나믹 랜덤 액세스 메모리 장치(SDRAM)의 감지 증폭기와 관련된 회로를 도시한다.

감지 증폭기(10)는 감지 증폭기 구동 회로(11)로부터 제공된 전원 전압 VP 와 VN 사이의 전압에 의해 활성화된다. 회로(11)에서, PMOS 트랜지스터(12)와 NMOS 트랜지스터(13∼15)는 직렬로 접속되고, 제어 회로(도시되지 않음)로부터의 감지 증폭기 제어 신호 CO는 NMOS 트랜지스터(15)의 게이트 전극에 공급되고, 이 신호에상보적인 신호 *CO(*는 활성 로우임을 표시함)는 트랜지스터(12∼14)의 게이트 전극에 공급된다. 감지 증폭기 제어 신호 CO 및 *CO가 각각 로우 및 하이인 경우에, 트랜지스터(13, 14)는 온이 되고, 트랜지스터(12, 15)는 오프가 되어, 전압 Vii/2가 트랜지스터(13, 14)를 통해 VP 및 VN으로서 감지 증폭기(10)에 공급되고, 감지 증폭기(10)는 비활성이 된다. 이 상태에서, 전송 게이트(16 및 17)는 온이 되고, 프리차지 회로(18)는 온이 되어 프리차지 신호 PR을 활성화시키고, 그에 따라 비트 라인 BL01, BL02, *BL01, *BL02은 전압 Vii/2까지 프리차지된다. 전압 Vii/2은 메모리 셀(19)의 커패시터의 셀 플레이트에 인가된다.

예를 들면, 데이터가 "하이(HIGH)"를 저장하는 메모리 셀로부터 판독될 때, 워드 라인(WL0)은 상승하고 정전하가 메모리 셀(19)로부터 비트 라인 BL01으로 이동하며, 이것에 의해 비트 라인 BL01 과 *BL01 사이에 대략 100mV 내지 200mV 의 전압차가 발생한다. 감지 증폭기(10)를 더 빠르게 활성화시키기 위하여, 도 22에 도시된 바와 같이, 행 어드레스의 변화에 응답하여, 전원 전압(VH)은 비트 라인을 증속 구동시키기 위해 Vii 에서 Vjj 로 상승한다. 예컨대, 전압 Vii, Vjj는 각각 1.5V 및 2.0V이다.

다음으로, 감지 증폭기 제어 신호(CO 및 *CO)는 하이 및 로우로 각각 변화하고, 트랜지스터(12, 15)는 온이 되고, 트랜지스터(13, 14)는 오프가 되어, 전압 VH 및 0V은 트랜지스터(12, 15)를 통해 VP 및 VN으로서 감지 증폭기(10)에 각각 제공된다. 그러므로, 감지 증폭기(10)는 활성화되어 비트 라인 BL01과 *BLO1 사이의 전압차를 증폭한다. 비트 라인(BL01, *BLO1)이 이 증폭에 의하여 전압 Vii 와 0V 사이에서 완전히 스윙한 후에, 전압(VH)은 전압(Vii)로 강하한다.

판독이 완료되면, 워드 라인(WL0)은 로우가 되고, 감지 증폭기 제어 신호 CO, *CO는 각각 로우 및 하이가 되고 VP 및 VN은 모두 전압 Vii/2로 되돌아가서, 감지 증폭기(10)는 비활성이 된다. 또한, 프리차지 회로(18)는 온이 되어 프리차지 신호 PR를 활성화시키고, 비트 라인 전압은 Vii/2로 리셋된다.

복수의 뱅크를 포함한 종래 기술의 SDRAM 에서, 전압(VH)은 통상적으로 각 뱅크의 감지 증폭기 구동 회로에 제공된다. 스위칭되기 전에 뱅크의 처리를 수행하고, 스위칭된 후에 뱅크는 병렬식으로 처리된다. 그러므로, 도 23에 도시된 바와 같이, 예를 들면, 뱅크 0∼3이 순차 스위칭될 때, 전원 전압(VH)은 전압 Vii까지 강하하지는 않으며, 전압 Vjj을 유지한다.

결과적으로, 전류는 불필요하게 소모되고, 또는 고전압 기간이 필요한 것보다 더 길어지므로, 트랜지스터 특성의 열화가 가속된다.

반면, 도 21의 프리차지 회로(18)에 의한 프리차지는 비트 라인 BL01 및 *BL02의 단락 회로에서 먼저 신속하게 행해지고, 전압 Vii/2의 공급 라인으로부터 보충적인 프리차지는 Vii/2가 저항으로 분배된 전압 및 저항을 흐르는 전류에 의해 발생되기 때문에 서서히 행해진다. 그러므로, 판독은 뱅크 3 이후에 뱅크 0부터 다시 행해지고, 이 판독이 도 23에 도시된 바와 같이, 뱅크 0으로부터의 최근 판독에서 증폭된 전압차를 갖는 동일 비트 라인쌍으로부터이면, 프리차지 전압 Vpr2는 통상의 프리차지 전압 Vpr1 = Vii/2보다 높게 된다. 메모리 셀로부터 판독된 후 증폭되기 전에 비트 라인쌍 사이의 전압차 ΔV는 다음 수학식 1로 나타난다.

여기에서 Cs는 메모리 셀의 용량이고, CBL은 메모리 셀이 접속된 비트 라인의 기생 용량이며, Vsn은 판독 전에 기억 노드(191)의 전압이다.

이 수학식 1에서 명백하듯이, Vsn이 일정한 상태에서 Vpr이 상승하면, ΔV은 감소한다. 즉, 도 23에서 비트 라인쌍 사이의 전압차 ΔV2는 통상의 ΔV1보다 작아지게 된다.

비트 라인쌍 사이의 전압차 ΔV가 작아지면, 에러가 없는 동작 마진이 감지 증폭기와 관련하여 감소하기 때문에, 감지 증폭기(10)는 감지 증폭기(10)의 소자 특성에 있어서의 변동에 의해 오류 동작할 수 있다. 더욱이, 리플래시 사이클 시간은 기억 노드 전압 Vsn을 하이로 유지하도록 짧아야 하고, 그에 따라 소모성 전류가 증가하게 된다.

또한, 전술한 감지 증폭기의 증속 구동이 사용되지 않더라도 소스 폴로워형의 전원 회로가 감지 증폭기를 구동하기 위해 채용된다면 프리차지 전압 Vpr은 상승하게 된다.

즉, NMOS 트랜지스터가 감지 증폭기용 전원 회로의 출력에 채용된다면, 그 소스 전극, 게이트 및 드레인 전극의 전압은 각각 외부 전원 전압, 전원 회로의 정전압 VG 및 출력 전압 Vii이 되고, Vii = VG - Vth의 관계가 대략 유지되는데, Vth는 NMOS 트랜지스터의 스레숄드 전압이다. 그러나, 감지 증폭기에서의 전류 소비는비트 라인쌍 사이의 전압이 감지 증폭기에 의해 완전히 스윙하고, NMOS 트랜지스터를 흐르는 작은 전류 Vii는 상승한 후에 0이 되며, 그에 따라 프리차지 전압 Vii/2은 증가하여 소비 전류가 증가하게 된다.

따라서, 본 발명의 목적은 소모성 전류가 감소된 증속 구동 감지 증폭기를 갖는 반도체 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 소스 플로워형의 전원 회로를 더 안정화하는 것이다.

도 1은 본 발명의 제1 실시예에 따른 동기 DRMA의 감지 증폭기와 관련한 회로를 도시하는 개략 블록도.

도 2는 도 1의 일부의 구성예를 나타내는 회로도.

도 3은 도 2의 선택 제어 회로의 구성예를 나타내는 회로도.

도 4는 도 3의 회로의 동작을 나타내는 타임 챠트.

도 5는 도 1의 전원 회로의 구성예를 나타내는 회로도.

도 6은 뱅크 BNK0∼BNK3가 순차 선택될 때, 도 1의 회로의 동작을 나타내는 타임 챠트.

도 7은 본 발명의 제2 실시예에 따른 동기 DRAM의 감지 증폭기와 관련된 회로를 나타내는 블록도.

도 8은 본 발명이 적용된 SDRMA을 나타내는 개략 블록도.

도 9는 본 발명의 제3 실시예에 따른 DRMA 코어의 부분을 나타내는 개략 블록도.

도 10은 전원 회로의 출력 전압과 출력 전류 사이의 관계를 나타내는 도면.

도 11은 비트 라인쌍의 전압을 나타내는 타임 챠트.

도 12는 리크 회로의 다른 예를 나타내는 도면.

도 13은 본 발명의 제4 실시예에 따른 SDRAM의 안정화 전원 회로와 관련된 회로를 나타내는 개략도.

도 14는 볼 발명의 제5 실시예에 따른 SDRAM의 안정화 전원 회로와 관련된 회로를 나타내는 개략도.

도 15는 본 발명의 제6 실시예에 따른 SDRAM의 안정화 전원 회로와 관련된 회로를 나타내는 개략도.

도 16은 도 15의 타이머를 구성하는 발진기 회로의 구성예를 나타내는 도면.

도 17은 도 15의 타이머를 구성하는 카운터 회로의 구성예를 나타내는 도면.

도 18은 본 발명의 제7 실시예에 따른 SDRAM의 안정화 전원 회로와 관련된 회로를 나타내는 개략도.

도 19는 도 15의 비교기의 구성예를 나타내는 도면.

도 20은 본 발명의 제8 실시예에 따른 SDRAM의 안정화 전원 회로와 관련된 회로를 나타내는 개략도.

도 21은 종래 동기 DRAM의 감지 증폭기와 관련된 회로를 나타내는 도면.

도 22는 도 21의 회로의 동자글 나타내는 전압 파형도.

도 23은 뱅크 0∼3이 순차 선택될 경우, 감지 증폭기용 전원 전압 및 각 뱅크의 비트 라인상 전압을 나타내는 파형도.

도 24는 종래 DRAM 코어의 비트 라인쌍의 전압을 나타내는 타임 챠트.

〈도면의 주요 부분에 대한 부호의 설명〉

10 : 감지 증폭기

20 : SDRAM

21 : 뱅크 활성화 신호 생성 회로

22 ∼25 : 선택 제어 회로

26∼28 : 선택 회로

44 : 전원 회로

111∼113 감지 증폭기 구동 회로

본 발명의 일측면에 따라, 비트 라인쌍 사이의 전압을 증폭하는 증폭기를 각각 갖는 복수의 뱅크를 포함하는 반도메 메모리 장치는 각 뱅크에 대해, 출력을 가지며 선택 제어 신호에 응답하여 제1 전원 전압 또는 이 제1 전원 전압을 사용하는 것보다 감지 증폭기를 더 빠르게 활성화시키는 제2 전원 전압을 선택하여 출력으로부터 제공하는 선택 회로와, 대응하는 뱅크 활성화 신호의 활성에 응답하여 소정의 기간동안 제2 전원 전압을 선택한 후, 제1 전원 전압을 선택하기 위한 선택 제어 신호를 발생하는 선택 제어 회로와, 감지 증폭기 제어 신호의 활성화에 응답하여 선택 회로에 의해 선택된 전원 전압을 감지 증폭기에 공급하는 감지 증폭기를 포함한다.

이러한 구성에 의하면, 선택 제어 회로는 각각의 뱅크 활성화 신호에 응답하여 독립적으로 동작하고, 각 뱅크용의 각 선택 회로는 선택 제어 회로로부터의 출력에 따라 독립적으로 제어되며, 전원 전압은 선택 회로 및 감지 증폭기 구동 회로를 통해 감지 증폭기에 공급된다. 그러므로, 감지 증폭기용 전원 전압은 대응하는뱅크의 활성화에 응답하여 감지 증폭기의 활성화를 가속하는데 필요한 기간 만큼만 제2 전원 전압이 된다.

따라서, 전원 회로의 소모성 출력 전류는 감소되고, 트랜지스터에 대한 증속 구동 전압의 불필요한 인가 기간이 감소하기 때문에, 그 특성 악화가 감소된다.

더욱이, 메모리 셀로부터의 판독된 후 증폭되기 전에 비트 라인쌍 사이의 전압차가 낮아지는 것은 감지 증폭기에 응답하여 방지되고, 또한 전류 소비는 감소하여, 리플래시 사이클 시간을 더 길게한다.

본 발명의 다른 측면에 따라, 부하를 구동하기 위한 전원 회로는 전원 전압보다 낮은 조정 전압을 제공하는 전압 조정 회로와, 드레인 전극이 전원 전압에 결합되고 소스 전극이 부하에 결합되며 게이트 전극이 조정 전압을 수신하는 FFT와, 제어 입력 및 소스 전극과 기준 전원 전압 상에 결합된 전류 경로를 갖는 트랜지스터를 포함하고 트랜지스터가 온이 되도록 전류를 리크하는 리크 회로를 구비한다.

상기 구성의 본원 발명에 의하면, 트랜지스터를 흐르는 작은 전류에 의해 전원 전압의 변동은 효과적으로 감소한다.

이 전원 회로가 반도체 메모리 장치의 감지 증폭기에 인가된다면 비트 라인쌍 상에서의 프리차지 전위의 상승은 방지된다. 그러므로, 감지 증폭기에 응답하여 에러없는 동작 마진이 커지고 또한, 전류 소비가 감소되어 리플래시 사이클 시간을 길게 할 수 있다.

본 발명의 다른 특징, 목적 및 이점은 첨부된 도면을 참조하여 이하의 상세한 설명으로부터 명백하다.

동일 참조 부호는 도면에 있어서의 유사한 또는 대응하는 부분을 나타내며, 이하 도면을 참조하여 본 발명의 바람직한 실시예가 설명된다. 활성 로우인 신호는 참조 부호에 *가 붙여져 있다.

본 명세서에서 사용되는 "접속된" 및 "결합된"은 2개의 소자 사이의 전기적 접속을 나타내며, 두개의 "접속된" 또는 "결합된" 소자 사이의 개재된 소자를 포함할 수 있다.

제1 실시예

도 1은 본 발명의 제1 실시예에 따른 동기 다이나믹 랜덤 액세스 메모리에서의 감지 증폭기와 관련된 회로를 도시한다.

SDRAM(20)은 뱅크 BNK0∼BNK3를 구비하며, 뱅크는 어드레스의 상위 2비트, 예컨대 비트 A16 및 A17에 의해 선택된다. 뱅크 활성화 신호 생성 회로(21)는 신호 BRAS0∼BRAS3을 생성한다. 각 신호 BRAS0∼BRAS3는 뱅크 어드레스 비트 A16 및 A17를 디코드한 신호중 대응하는 하나의 신호가 활성화될 때 활성 커맨드의 발행 타이밍에서 활성화되고, 대응하는 뱅크의 동일 행에 대한 액세스가 종료할 때 비활성화된다. 뱅크를 스위칭할 때 스위칭 후의 뱅크의 처리는 스위칭 전의 뱅크의 처리와 병렬로 실행되기 때문에, 예컨대 뱅크 BNK0∼BNK3이 도 6에 도시된 바와 같이 순차 선택되는 경우에는 뱅크 활성화 신호 BRAS0∼BRAS3의 활성 기간은 부분적으로 중복된다.

신호 BRAS0∼BRAS3는 서로 동일 구성을 갖는 선택 제어 회로(22∼25)에 각각 공급된다. 선택 제어 회로(22)는 신호 BRAS0의 활성화에 응답하여 소정 기간 동안활성이 되는 선택 제어 신호 SC0 및 이 신호 SC0와 상보적인 선택 제어 신호 *SC0를 생성하고, 서로 동일 구성을 갖는 선택 회로(26∼28)의 제어 입력에 이 신호를 공급한다.

예컨대, 선택 회로(28)에서는 도 2에 도시된 바와 같이, PMOS 트랜지스터(29)의 소스 전극은 보다 고속으로 감지 증폭기를 활성화하기 위한 전위 Vjj의 배선에 접속되고 PMOS 트랜지스터(29)의 드레인 전극은 PMOS 트랜지스터(30)를 통해 감지 증폭기를 통상 활성화하기 위한 전압 Vii의 배선에 접속되어 있다. 회로(28)로부터의 신호 *SC0 및 SC0는 트랜지스터(29, 30)의 게이트 전극에 각각 공급된다. 트랜지스터(29, 30)가 형성되어 있는 N웰에는 에컨대, 전위 Vjj가 인가되어 있다.

선택 제어 신호 *SC0 및 SC0가 각각 로우 및 하이일 때, 트랜지스터(29, 30)는 각각 온 및 오프가 되며 전압 Vjj는 트랜지스터(29)를 통해 VH0로서 출력된다. 반면, 선택 제어 신호 *SC0 및 SC0가 각각 하이 및 로우일 때 트랜지스터(29, 30)는 각각 오프 및 온이 되며 전압 Vii가 트랜지스터(30)를 통해 VH0로서 출력된다. 전압 VH0는 전원 전압으로서 도 21의 회로(11)와 동일 구성의 감지 증폭기 구동 회로(113)에 공급된다.

도 2에서, 도 21와 동일 구성요소에는 동일 참조 부호를 붙였으며, 그 중복되는 설명은 생략한다.

도 3은 선택 제어 회로(22)의 구성예를 나타내며, 도 4는 이 선택 제어 회로(22)의 동작을 나타내는 타임 챠트이다.

선택 제어 회로(22)에서, 뱅크 활성화 신호 BRAS0는 지연 회로(31, 32)를 통해 NAND 게이트(33)의 한쪽 입력에 공급되며, 지연 회로(31)의 출력 TS는 NAND 게이트(33)의 다른쪽 입력에 공급된다. 신호 TS는 제어 회로에서 도 2의 감지 증폭기 제어 신호 C0 및 *C0를 각각 하이 및 로우로 하여 감지 증폭기(10)의 활성화를 개시하는 타이밍 신호로서 이용된다. 지연 회로(31)는 기본 지연 회로가 짝수단 예컨대 2단 종속 접속된 구성이며, 각 기본 지연 회로는 인버터(34) 및 인버터(34)의 출력에 접속된 지연용 CR 적분 회로를 각각 갖는다.

NAND 게이트(33)의 출력은 지연 회로(32)의 출력의 상승으로부터 신호 TS의 하강까지의 기간 동안 로우가 되며, RS 플립플롭 회로(37)의 리셋 입력 *R에 공급된다. 리셋 신호 *RST 및 뱅크 활성화 신호 BRAS0는 NAND 게이트(38)에 공급되고, 그 출력 *SET는 뱅크 활성화 신호 BRAS0의 상승에서부터 리셋 신호 *RST의 하강까지의 기간 동안 로우가 되며 RS 플립플롭(37)의 입력 *S에 공급된다.

전원이 온이 된 직후에, RS 플립플롭 회로(37)의 출력을 초기의 적정 상태로 하기 위해 RS 플립플롭 회로(37)의 반전 출력 *Q와 전압 Vjj의 배선과의 사이에 PMOS 트랜지스터(39)를 접속하고, 그 게이트 전극에는 뱅크 활성화 신호 BRAS0가 공급된다. 신호 BRAS0가 로우가 될 때 PMOS 트랜지스터(39)는 온이 되고 반전 출력 *Q는 하이가 된다. 이 상태에서, 세트 입력 *S는 하이이기 때문에, 비반전 출력 Q는 로우가 된다. 이것에 의해 RS 플립플롭 회로(37)의 출력의 초기 상태가 확정된다.

RS 플립플롭 회로(37)의 반전 출력 *Q에는 구동 능력을 증폭하는 인버터(40,41)가 종속 접속되고, RS 플립플롭 회로(37)의 비반전 출력 Q에도 동일하게 인버터(42, 43)가 접속된다. 선택 제어 신호 SC0 및 *SC0은 인버터(43, 41)로부터 각각 얻어진다.

이러한 구성에서, 선택 제어 회로(22)는 뱅크 활성화 신호 BRAS0의 활성화에 응답하여 소정 기간 동안 활성이 되는 선택 제어 신호 SC0 및 *SC0를 생성한다.

도 1을 다시 참조하면, 선택 회로(26∼28)에는 전원 회로(44)로부터 전압 Vii 및 Vjj가 공급된다. 선택 제어 회로(22)의 출력에 응답하여 선택 회로(26∼28)에서 선택된, 전압 Vii 또는 Vjj중 한쪽은 서로 동일 구성을 갖는 감지 증폭기 구동 회로(111∼113)에 공급된다. 감지 증폭기 구동 회로(111∼113)에는 전원 전압 회로(44)로부터의 또다른 전압 Vii/2가 공급된다.

도 5는 전원 회로(44)의 개략 구성을 나타낸다.

전원 회로(44)에서, 외부로부터 공급된 전원 전압 VCC는 NMOS 트랜지스터(45)의 드레인 전극에 인가되고 전압 조정 회로(46)의 출력 정전압 VG는 트랜지스터(45)의 게이트 전극에 공급되며, 그에 따라 전압 Vii는 NMOS 트랜지스터(45)의 소스 전극으로부터 얻어진다. NMOS 트랜지스터(45)는 PMOS 트랜지스터 대신 사용되고 있기 때문에 전압 Vii를 피드백하여 NMOS 트랜지스터(45)의 게이트 전극를 제어하지 않고도, 전압 Vii는 거의 일정한 값 (VG - Vth)으로 될 수 있어 전원 회로(44)의 구성은 간단해진다. 여기에서 Vth는 NMOS 트랜지스터(45)의 스레숄드 전압이다. 출력 변동을 감소시킴으로써 전압 Vii를 안정화하기 위해, 커패시터(47)는 전압 조정 회로(46)의 출력에 접속된다.

전압 Vjj를 생성하는 다른 회로도 전압 Vii를 생성하는 회로와 동일하게 구성되어 있다. 전압 Vii/2는 프리차지 전압 공급 회로(48)에서 생성된다.

도 1을 참조하면, 감지 증폭기 구동 회로(111∼113)의 출력 전압 VP 및 VN은 BNK0의 제1∼제3 열의 감지 증폭기군에 공급된다. 예컨대, 감지 증폭기 구동 회로(113)로부터 뱅크 BNK0의 감지 증폭기(10)로 전압 VP 및 VN을 공급하기 위한 전원 배선 접속은 도 2에 도시된 바와 같다.

도 1에서, 선택 제어 회로(23)와 뱅크 BNK1의 사이, 선택 제어 회로(24)와 뱅크 BNK2 사이, 및 선택 제어 회로(25)와 뱅크 BNK3 사이의 각 구성은 선택 제어 회로(22)와 뱅크 BNK0 사이의 상기 구성과 동일하다. 전원 전압 VH1∼VH3은 각각 뱅크 BNK0의 전원 전압 VH0와 대응하고 있다.

다음에, 상기와 같이 구성된 본 실시예의 동작을 도 6을 참조하여 설명한다.

전원이 온으로 된 직후 상기 초기 상태에서는 선택 제어 신호 SC0 및 *SCO가 각각 로우 및 하이로 되고 도 2의 선택 회로(28)의 PMOS 트랜지스터(29, 30)는 각각 오프 및 온으로 되어 전압 Vii가 선택된다.

도 6은 도 1의 뱅크 BNK0∼BNK3이 순차 선택되는 경우를 나타낸다.

뱅크 BNK0이 선택되고 그에 따라 뱅크 활성화 신호 BRAS0이 하이가 된다면, 이것에 응답하여 선택 제어 회로(22)의 출력 SCO 및 *SCO는 각각 하이 및 로우가 되고, 도 2의 PMOS 트랜지스터(29, 30)는 각각 온 및 오프가 되어 전압 VH0은 Vii에서 Vjj로 상승한다. 도 4의 신호 TS가 하이가 되는 타이밍에서, 감지 증폭기 제어 신호 C0 및 *C0는 각각 하이 및 로우가 되고, 전원 전압 VP 및 VN은 Vii/2에서Vjj 및 0V로 각각 변환한다. 이것에 의해 감지 증폭기(10)는 활성화되고, 비트 라인 BL01과 *BL01 사이의 전압차가 증폭된다. 감지 증폭기(10)의 활성화 개시로부터 소정 시간이 경과한 후, 선택 제어 신호(22)의 출력 SC0 및 *SC0는 각각 로우 및 하이로 되돌아오고, PMOS 트랜지스터(29, 30)가 각각 오프 및 온이 되어 전압 VH0는 VH0에서 Vii로 강하한다.

소비 전력을 감소시키기 위해서는 각 뱅크에 있어서 선택된 워드 라인을 포함하는 선택된 메모리 셀 블록 및 이 선택된 메모리 셀에 인접한 감지 증폭기열이 활성화된다. 예컨대, 감지 증폭기 구동 회로(111)에 공급되는 감지 증폭기 제어 신호 C0 및 *C0가 각각 로우 및 하이인 상태에서, 감지 증폭기 구동 회로(112, 113)에 공급되는 감지 증폭기 제어 신호 CO 및 *CO는 각각 하이 및 로우가 된다. 그러므로, 감지 증폭기 구동 회로(111∼113)를 1개의 감지 증폭기 구동 회로에 대신하여 공통으로 사용할 수 없다.

다음에, 뱅크 BNK1이 활성화되어 뱅크 활성화 신호 BS1이 하이가 되고, 뱅크 BNK1에 대해서도 뱅크 BNK0과 동일한 동작이 실행된다. 그러므로 뱅크 BNK2 및 뱅크 BNK3에 대한 동작도 동일하다.

제1 실시예에서, 뱅크 활성화 신호 BRAS0∼BRAS3에 기초하여 각 선택 제어 회로(22∼25)는 서로 독립적으로 동작하고, 선택 제어 회로(22∼25)로부터의 출력에 의해 각 뱅크에 대한 선택 회로는 독립적으로 제어되며, 전원 회로(44)로부터의 전원 전압이 선택 회로 및 감지 증폭기 구동 회로를 통해 감지 증폭기에 공급되기 때문에, 전압 VH0∼VH3은 각 뱅크의 활성화에 응답하여 필요한 기간 동안 전압 Vjj가 된다.

그러므로, 전원 회로(44)로부터의 출력 전류의 불필요한 소비가 감소되고 또한, 고전압을 트랜지스터에 불필요하게 인가하는 기간이 감소하여 트랜지스터의 특성 열화가 감소된다.

더욱이, 메모리 셀로부터의 판독후 증폭전의 비트 라인쌍 사이의 전압차 ΔV의 저하가 방지될 수 있고, 리플래시 사이클 시간이 길어져서 리플래시 동작을 위한 소비 전류가 감소될 수 있다.

제2 실시예

도 7은 본 발명의 제2 실시예에 따른 SDRAM(20A)의 감지 증폭기와 관련된 회를 도시한다.

이 회로에서, 선택 회로(26∼28) 대신에, 선택 회로(26)와 동일 구성이고 이 선택 회로(26)보다 큰 구동 능력을 갖는 1개의 선택 회로(26A)가 사용되어 그 출력 VH0를 감지 증폭기 구동 회로(111∼113)에 공통으로 공급한다. 각 뱅크 BNK1∼BNK3의 구성은 뱅크 BNK0과 동일하다.

제3 실시예

도 8은 본 발명이 적용된 SDRAM(20B)의 개략적인 구성을 나타낸다.

공지된 바와 같이, SDRAM(20B)은 뱅크 0 및 뱅크 1을 가진 DRAM 코어(101), 제어 신호 생성 회로(102), 모드 레지스터(103), 열 어드레스 카운터(104), 클록 버퍼(105), 커맨드 디코더(106), 어드레스 버퍼(107), 뱅크 선택기(108), I/O 데이터 버퍼(109) 및 전원 회로(44A)를 구비한다.

클록 버퍼(105)에는 외부로부터 클록 신호 CLK 및 클록 인에이블 신호 CKE가 제공되고, 커맨드 디코더(106)에는 칩 선택 신호 *CS, 행 어드레스 스트로브 신호 *RAS, 컬럼 어드레스 스트로브 신호 *CAS 및 기록 인에이블 신호 *WE가 제공된다. 또한, 어드레스 버퍼(107) 및 뱅크 선택기(108)에는 외부로부터 어드레스 ADDR이 제공되고, I/O 데이터 버퍼(109)에는 외부로부터 데이터 마스크 DQM이 제공된다. 추가로, 입력 또는 출력 데이터 DQ는 I/O 데이터 버퍼(109)를 통해 액세스된다.

커맨드 디코더(106), 어드레스 버퍼(107), 뱅크 선택기(108) 및 I/O 데이터 버퍼(109)는 클록 버퍼(105)로부터의 클록 신호와 동기하여 동작된다.

DRAM 코어(101)에서, 각 뱅크는 메모리 셀 어레이, 차후 설명되는 리크 회로 및 감지 증폭기를 갖는다. 뱅크 활성화 신호 BRAS0 및 BRAS1와 감지 증폭기 활성화 신호 C0 및 C1은 제어 신호 생성 회로(102)로부터 뱅크 0 및 1에 각각 공급된다.

뱅크 선택기(108)가 뱅크 0을 식별하면, 커맨드 디코더(106)는 활성화 커맨드를 식별하여 *RAS가 활성화되고, 제어 신호 생성 회로(102)는 뱅크 활성화 신호 BRAS0(도 1 및 7의 뱅크 활성화 신호 생성 회로(21)는 블록 102, 105 및 108을 포함함)를 활성화한다. 다음에, 뱅크 0에서, 어드레스 버퍼(107)로부터의 행 어드레스에 의해 선택된 워드 라인이 상승하고, 이에 따라 워드 라인에 의해 선택된 메모리 셀로부터 비트 라인쌍으로 각 비트 라인쌍 상의 작은 전압차에 의해 데이터가 판독된다. 감지 증폭기 활성화 신호 C0에 응답하여, 각 작은 전압차는 증폭된다. 이어서, 커맨드 디코더(106)로부터의 판독 커맨드 또는 기록 커맨드에 응답하여 어드레스 버퍼(107)로부터 행 어드레스가 행 어드레스 카운터(104)에서 래치되고, 그에 따라 뱅크 0의 선택된 비트 라인 쌍은 제어 신호 생성 회로(102)로부터의 제어 신호의 타이밍에서 뱅크와 I/O 데이터 버퍼(109) 사이의 데이터 버스에 접속된다.

다음에, 본 실시예의 가장 중요한 부분인 안정화 전원 회로에 대해 설명한다.

도 9는 SDRAM의 안정화 전원 회로와 관련된 회로를 도시한다.

DRAM 코어(101)는 뱅크 0 및 1을 포함하고 있는데, 뱅크 0은 복수의 감지 증폭기 A1, A2, ..., AX로 구성된 감지 증폭기열 및 메모리 셀 어레이(도시 생략)을 포함한다. 실제로, 각 뱅크는 복수의 감지 증폭기열을 가지며, 도 9는 도시를 간단히 하기 위해 이들중 하나만을 나타낸다. 감지 증폭기 A1, A2, ..., AX는 전압 구동 라인 VP와 VN 사이에 접속되고, VP 라인은 트랜지스터스위치(15, 13A)를 또한 구비한 감지 증폭기 구동 회로(113A)의 트랜지스터 스위치를 통해 도 5에 도시된 구성과 동일한 전원 회로(44A)를 구성하는 NMOS 트랜지스터(45)의 소스 전극에 접속된다. VN 라인은 트랜지스터 스위치(15)를 통해 접지 라인에 접속된다. 감지 증폭기를 비활성화하는 트랜지스터 스위치(13A)는 VP 라인과 VN 라인 사이에 접속된다.

전술한 바와 같이, 대략 Vii = VG - Vth의 관계가 유지되는데, Vth는 NMOS 트랜지스터(45)의 스레숄드 전압이다. 정확하게는 출력 전압 Vii는 도 10에 도시된 바와 같이, 트랜지스터(45)를 흐르는 전류 I에 좌우되고, 전원 전압 VCC는 약 2.5V이고, NMOS 트랜지스터의 게이트 전압 VG는 약 2.1V이다.

리크 회로(50)는 NMOS 트랜지스터(45)와 VSS의 접지 라인 사이에 접속된NMOS 트랜지스터(51) 및 제어 회로를 포함한다. 제어 회로는 도 8의 제어 신호 생성 회로(102)로부터 뱅크 활성화 신호 BRAS0 및 BRAS1을 수신하도록 결합된 입력을 갖는 NOR 회로(14a) 및 NOR 회로(52)의 출력과 NMOS 트랜지스터(51)의 게이터 전극 사이에 접속된 인버터(53)로 구성되어 있다.

NMOS 트랜지스터(51)는 도 10에서, 그 통전하는 전류가 예컨대, 1∼10μA의 범위에 있는 작은 값을 갖도록 하는 작은 크기이기 때문에, 이 전류에 의한 소모성 소비 전력은 무시할 수 있을 만큼 작고, 전원 전압 Vii의 변동은 감지 증폭기로의 전류가 0이 되더라도 효과적으로 감소한다. 이 전류는 작기 때문에, NMOS 트랜지스터(51)는 배선 저항을 감소시키기 위해 NMOS 트랜지스터(45)의 부근에 배치된다.

뱅크 1의 회로 구성 및 뱅크 1에 대한 그 주변 회로는 뱅크 관련 라인을 제외하고, 뱅크 0의 회로 구성 및 뱅크 0의 주변 회로와 동일하다.

트랜지스터(51)는 뱅크 활성화 신호 BRAS0 및 BRAS1중 어느 한쪽이 하이가 되면 온이 되고, 그에 따라 소모성 소비 전력이 많이 작아진다.

도 11은 뱅크 1에서 비트 라인쌍 BL01 및 *BL01의 전압의 변화를 나타내는 타임 챠트이다.

초기에, 감지 증폭기 활성화 신호 C0는 로우이고, 그에 따라 도 9에서 트랜지스터 스위치(12, 15)는 오프이고, 트랜지스터 스위치(13A)는 온이며, 전압 VP 및 VN은 각각 Vii0/2이다. 여기에서 Vii0은 NMOS 트랜지스터(45)를 흐르는 전류가 온 상태의 NMOS 트랜지스터(51)에 흐르는 전류와 동일할 때의 전압 Vii이다. 뱅크 활성화 신호 BRAS0 및 BRAS1는 모두 로우이고 그에 따라 NMOS 트랜지스터(51)는 오프가 된다.

뱅크 0을 나타내는 뱅크 어드레스, 로우 어드레스 및 활성 커맨드를 나타내는 제어 신호 *CS, *RAS, *CAS, *WE의 조합은 뱅크 선택기(108), 어드레스 버퍼(107) 및 커맨드 디코더에 각각 제공된다. CKE가 하이이고, 그에 따라 CLK는 유효하며 클록 CLK의 상승시, 활성 커맨드가 커맨드 디코더(106)으로부터 발행된다.

뱅크 활성화 신호 BRAS0이 활성화되고 NMOS 트랜지스터(51)는 온이 된다. 뱅크 0의 행 어드레스에 대응하는 워드 라인 WL은 상승되고, 그에 따라 워드 라인에 의해 선택된 메모리 셀로부터 BL0 및 *BL0을 포함하는 비트 라인쌍 상으로 각 비트 라인 쌍 상의 작은 전압차에 의해 데이터가 판독된다. 감지 증폭기 활성화 신호 C0(실질적으로, 메모리 블록 어드레스는 감지 증폭기열에 대응한다)에 응답하여, 트랜지스터 스위치(13A)는 오프가 되고 트랜지스터 스위치(12, 15)는 온이 되며 이에 따라 감지 증폭기 A1∼AX는 활성화되고 작은 전압차가 각각 증폭된다. 이 증폭에 의해, 예컨대 비트 라인 BL01 및 *BL01의 전압은 도 11에 도시된 바와 같이, 각각 VP = Vii0 및 VN = 0으로 진행한다.

각각 Vii0 및 0에 도달한 후, 감지 증폭기로의 전류는 0이 된다. 그러나, NMOS 트랜지스터(51)가 온이 되기 때문에, NMOS 트랜지스터(45)를 흐르는 전류 및 Vii는 상승함이 없이 일정한 값 Vii0에서 유지되고 이것에 의해 비트 라인 BL01은 또한 일정한 Vii0에서 유지된다.

비트 라인쌍이 완전히 스윙한 후, 열 어드레스 및 판독 커맨드를 나타내는제어 신호 *CS, *RAS, *CAS, *WE의 조합은 어드레스 버퍼(107) 및 커맨드 디코더에 각각 제공된다. 클록 CLK의 상승시에, 판독 커맨드는 커맨드 디코더(106)로부터 발행된다.

어드레스 버퍼(107)로부터의 열 어드레스는 열 어드레스 카운터(104)에서 래치되고, 그에 따라 뱅크 0에서 선택된 비트 라인쌍은 제어 신호 생성 회로(102)로부터의 제어 신호의 타이밍에서 뱅크와 I/O 데이터 버퍼(109) 사이의 데이터 버스에 접속된다.

DRAM 코어가 워드 라인이 하이를 유지하는 정적 상태에 있는 경우에 대해서 설명한다. 종래에는 Vii가 서서히 상승하면, 전류가 VP 라인으로부터 대응하는 감지 증폭기를 통해 비트 라인 BL01로 흐르기 때문에 도 24에 도시된 바와 같이, 비트 라인 BL01도 Vii0을 지나 서서히 상승한다. 그러나, 본 발명에서는, 워드 라인 WL이 장기간 선택되더라도 VP 라인 및 비트 라인 BL01의 전압은 상승함이 없이 일정 값 Vii0에서 유지된다.

그러므로, 신호 C0이 로우가 되고, 그에 따라 트랜지스터 스위치(12, 15)는 오프가 되고 트랜지스터 스위치(13A)는 온이 되어 전압 VP 및 VN은 각각 Vii0/2가 되고, 감지 증폭기 A1∼AX는 비활성화된다.

다음에, 비트 라인쌍이 각각 단락 회로가 되고, 비트 라인 전압이 Vii0/2가 된다.

결과적으로, 메모리 셀로부터의 판독후 증폭전에 비트 라인쌍 사이의 전압차는 감소되지 않으며, 이에 따라 감지 증폭기에 있어서 에러 없는 동작의 마진이 커진다. 즉, 감지 증폭기(10)는 에러 없이 더 신뢰성 있게 동작한다. 그러므로, 리플래시 사이클 시간은 길어지고 따라서, 소모성 전류도 감소한다.

도 12는 도 9의 제어 회로로서 NOR 게이트(52) 및 인버터(53) 대신에 뱅크 활성화 신호 *BRAS0 및 *BRAS1을 수신하도록 결합된 입력을 갖는 NAND 게이트(50A)를 포함하는 리크 회로(50A)의 다른 예를 나타낸다.

제4 실시예

도 13은 본 발명의 제4 실시예에 따른 SDRAM의 안정화된 전원 회로와 관련된 회로를 나타낸다.

리크 회로(50B)는 NMOS 트랜지스터(45)의 소스 전극과 접지 라인 사이에 각각 접속된 NMOS 트랜지스터(511, 512)를 포함한다. NMOS 트랜지스터(511, 512)의 게이트 전극은 뱅크 활성화 신호 BRAS0 및 BRAS1을 각각 수신한다.

그러므로, 뱅크 활성화 신호 BRAS0 또는 BRAS1이 하이이면, 트랜지스터(511 또는 512)는 각각 온이 된다. 리크 회로(50B)에 흐르는 전류에 의한 소모성 소비 전력은 무시할 수 있을 만큼 작고, 전원 전압 Vii의 변동은 감지 증폭기에 대한 전류가 0이 되더라도 효과적으로 감소한다.

본 발명의 제4 실시예에 따라, 리크 회로(50B)는 트랜지스터(511, 512)로 구성되어 있기 때문에, 구성이 더 단순해진다. 더욱이, 리크 회로(50B)에서의 리크 동작을 위한 트랜지스터는 각 뱅크에 대해 배치되어, 임의의 뱅크가 활성화되더라도 안정화에 대한 동일한 효과를 얻을 수 있다.

제 5 실시예

도 14는 본 발명의 제4 실시예에 따른 SDRAM의 안정화된 전원 회로와 관련된 회로를 나타낸다.

리크 회로(50C)는 도 13의 리크 회로(50B)를 포함하며, 또한 뱅크 활성화 신호 BRAS0 및 타이밍 신호 T를 수신하도록 결합된 입력을 갖는 AND 게이트(52B), AND 게이트(52B)의 출력과 NMOS 트랜지스터(51)의 게이트 전극 사이에 접속된 인버터(53) 및 NMOS 트랜지스터(512)에 대응하는 AND 게이트 및 인버터의 다른 조합을 포함한다.

타이밍 신호 T는 워드 라인의 상승으로부터 소정의 시간이 경과한 후에 활성화된다. 이 소정의 시간은 VP 라인이 비트 라인쌍의 리셋 시간에서 Vii0인 시간이며, 이 시간은 소모성 소비 전력을 감소시키기 위해 가능한 길다.

NMOS 트랜지스터(511, 512)는 워드 라인의 상승으로부터 소정의 시간이 경과하여 뱅크 활성화 신호 BRAS0 및 BRAS가 비활성화될 때까지 온으로 된다.

본 발명의 제5 실시예에 따라, 리크 회로(50C)의 리크 시간은 회로(50B)보다 짧기 때문에 소모성 소비 전력이 많이 감소될 수 있다.

제6 실시예

도 15는 본 발명의 제6 실시예에 따른 SDRAM의 안정화된 전원 회로와 관련된 회로를 나타낸다.

리크 회로(50D)는 OR 게이트(52C)의 출력과 NMOS 트랜지스터(51)의 게이트 전극 사이의 온-지연 타이머(53A)를 포함한다. 이들 OR 게이트(52C) 및 타이머(53A)는 제어 회로를 구성한다. OR 게이트(52C0는 뱅크 활성화 신호 BRAS0및 BRAS1을 수신하도록 결합된 입력을 갖는다.

뱅크 활성화 신호 BRAS0 또는 BRAS1이 하이로 되고 나서 로우로 될 때까지 타이머(53A)의 세트 시간이 경과한 후에 NMOS 트랜지스터(51)는 온으로 된다.

본 발명의 제6 실시예에 따라 리크 회로(50D)의 리크 시간은 회로(50B)보다 짧기 때문에, 제5 실시예와 같이 소모성 소비 전력이 많이 감소될 수 있다.

타이머(53A)는 예컨대, 발진기 회로와 발진기 회로로부터의 펄스를 카운트하는 카운터 회로의 조합으로 구성될 수 있다. 도 16 및 도 17은 각각 발진기 회로(52A1)및 카운터 회로(53A2)를 나타내는데, 이는 타이머(53A)에도 적용할 수 있으며 종래에 공지되어 있다.

도 16에 도시된 바와 같이, 발진기 회로(53A1)는 NMOS 트랜지스터(120∼136), PMOS 트랜지스터(137∼153), 인버터(154∼156) 및 저항(157, 158)을 포함한다. NMOS 트랜지스터(121∼125) 및 PMOS 트랜지스터(149∼153)는 링 발진 회로(60)를 형성한다. 활성화된 뱅크 활성화 신호가 발진기 회로(53A1)의 인에이블 입력(6)으로부터 제공되면, 발진기 회로(53A1)는 동작을 개시하고, 링 발진 회로(60)로부터 생성된 펄스는 출력(7)으로부터 제공된다.

도 17에 도시된 바와 같이, 카운터 회로(53A2)는 종속 접속된 D 플립플롭(D-FF1∼D-FF3)을 포함한다. D-FF1∼D-FF3은 서로 동일 구성이다. D-FF1은 NMOS 트랜지스터(159∼164), PMOS 트랜지스터(165∼170), 인버터(171∼174) 및 NAND 게이트(75, 76)를 포함한다. 발진기 회로(53A1)의 출력(7)으로부터의 신호는 카운터 회로(53A2)의 클록 입력(7)에 제공되고, OR 게이트(52C)의 출력 신호는 카운터 회로(53A2)의 리셋 입력(6)(*RST)에 제공되며, 시간-상승(time-up) 신호는 D-FF3의 출력(8)으로부터 제공된다. 종속 접속된 D 플립플롭의 개수를 증가시키거나 감소시킴으로써 필요한 지연 시간을 조정할 수 있다.

타이머(53A)는 적정한 기간의 신호가 발진기 회로(53A1)에 의해 생성될 수 있다면, 발진기 회로(53A1)로 구성될 수 있다.

제7 실시예

도 18은 본 발명의 제7 실시예에 따른 SDRAM의 안정화된 전원 회로와 관련된 회로를 나타낸다.

리크 회로(50E)는 NMOS 트랜지스터(45)와 접지 라인 사이에 접속된 NMOS 트랜지스터(51) 및 제어 회로로서 Vii에 대한 전압 전위를 기준 전압 Vref와 비교하고 비교된 결과에 응답하여 NMOS 트랜지스터(51)의 게이트 전극에 출력을 제공하는 비교기(54)를 포함한다. 만일 KVii 〉Vref이면, 비교기(54)의 출력은 NMOS 트랜지스터(51)를 온으로 하도록 하이가 되거나, KVii ≤Vref NMOS 트랜지스터(51)를 오프로 하도록 로우가 된다. 여기에서 K는 비례 상수이고, Vreff/K = Vii0이다.

도 19는 비교기(54)의 다른 구성예를 나타낸다.

비교기(54)는 NMOS 트랜지스터(177∼180), PMOS 트랜지스터(181∼184), 저항(185, 186), 인버터(187) 및 커패시터(188)를 포함한다. 비교기(54)는 입력(9)으로부터 제공된 전압 Vii를 저항(185, 186)으로 분배하여 얻어진 전압 KVii를 기준 전압 Vref와 비교하고, KVii 〉Vref이면 출력(A)은 하이가 된다.

비교기(54)의 인에이블 입력(EN)에는 예컨대, 칩 인에이블 신호 CS가 공급되고, 만일 인에이블 신호 EN이 로우이면, NMOS 트랜지스터(177∼179)는 오프이고 출력(A)은 로우이며, 그에 따라 소모성 소비 전력은 감소된다.

제8 실시예

도 20은 본 발명의 제8 실시예에 따른 SDRAM의 안정화된 전원 회로와 관련된 회로를 나타내는 도면이다.

리크 회로(50F)는 도 13의 NMOS 트랜지스터(511, 512) 대신에 PMOS 트랜지스터(511A, 512A)를 포함하고, PMOS 트랜지스터(511A, 512A)의 게이트 전극에는 신호 BRAS0 및 BRAS1 대신에 뱅크 활성화 신호 *BRAS0 및 *BRAS1이 제공된다.

본 발명의 바람직한 실시예가 설명되었지만, 본 발명은 이에 한정되지 않고 본 발명의 사상 및 범위 이내에서 다양한 수정 및 변형이 만들어 질 수 있음을 이해할 것이다.

예컨대, 도 2의 PMOS 트랜지스터(29) 대신에, 다른 종류의 스위치 소자가 이용될 수 있다.

또한, 도 1의 감지 증폭기 구동 회로(111)에 의해 하나의 감지 증폭기열을 구동하는 대신, 이 감지 증폭기열이 다수의 감지 증폭기군으로 분할되고 감지 증폭기 구동 회로(111)보다 작은 구동 능력을 갖는 감지 증폭기 구동 회로를 각 감지 증폭기군용으로 사용하고, 선택 회로(26)의 출력이 각 감지 증폭기 구동 회로를 통해 감지 증폭기군으로 공통으로 공급되는 구성이 가능하다. 이는 도 1 및 도 7의 다른 감지 증폭기 구동 회로에 대해서도 동일하다.

또한, 비트 라인 프리차지 전압은 전압 Vii/2에 한정되지 않으며, 예컨대, 전압 Vii 또는 접지 전압이 될 수 있다. 도 2에서, 감지 증폭기 구동 회로(113)에 공급되는 감지 증폭기 비활성 전압은 프리차지 회로(18)에 공급되는 비트 라인 프리차지 전압과 동일하다.

예컨대, 비트 라인 프리차지 전압이 Vii이면, 전압 Vii는 전압 Vii/2 대신에 감지 증폭기 구동 회로(113)에 공급된다. 이 경우, 전압 VH0는 Vii로 고정되고, NMOS 트랜지스터(15)의 소스 전극에는, 감지 증폭기를 통상 활성화하는 접지 전압이나 감지 증폭기를 활성화하는 부전압이 선택 회로(도시 생략)로부터 제공된다. 이 선택 회로는 도 4의 선택 제어 신호 SC0 및 *SC0에 의해 제어되며, 신호 SC0는 하이 또는 로우가 될 때, 정전압 또는 접지 전압이 각각 선택된다.

비트 라인 프리차지 전압이 접지 전압이면, 감지 증폭기 구동 회로(113)에 공급되는 전원 전압 VH0은 전술한 실시예의 경우에서와 같이 스위칭된다.

트랜지스터(45, 51)는 MIS 또는 바이폴라 트랜지스터와 같은 다른 종류일 수 있다.

또한, 도 9에서 통상 고전압 또는 칩 선택 신호는 NOR 회로(52) 및 인버터(53)를 사용하지 않고 NMOS 트랜지스터(51)의 게이트 전극에 공급될 수 있다.

도 15에서 예컨대, 감지 증폭기 구동 회로(113A)는 도 2의 회로(113)와 동일할 수 있으며, 또한 도 2의 선택 회로(28)는 감지 증폭기를 Vjj로 증속 구동하기 위해 트랜지스터 스위치(12)와 Vii 출력 사이에 삽입할 수 있다. 이 경우 타이머는선택 회로(28)에 의해 Vjj에서 Vii로 스위칭된 후 온이 되도록 조정될 수 있다.

본 발명의 리크 회로를 포함하는 전원 회로는 반도체 메모리 장치뿐 아니라 다양한 반도체 장치에 적용할 수 있다.

본 발명에 의하면, 반도체 메모리 장치의 증속 구동 감지 증폭기에서 소모성 전류가 감소하고, 소스 플로워형의 전원 회로를 더 안정화시킬 수 있다.

Claims

비트 라인쌍 사이의 전압을 증폭하는 증폭기를 각각 갖는 복수의 뱅크를 포함하는 반도메 메모리 장치에 있어서, 각 뱅크에 대해,

출력을 가지며 선택 제어 신호에 응답하여 제1 전원 전압 또는 이 제1 전원 전압을 사용하는 것보다 감지 증폭기를 더 빠르게 활성화시키는 제2 전원 전압을 선택하여 출력으로부터 제공하는 선택 회로와,

대응하는 뱅크 활성화 신호의 활성에 응답하여 소정의 기간동안 제2 전원 전압을 선택하고, 그 이후 제1 전원 전압을 선택하기 위한 선택 제어 신호를 발생하는 선택 제어 회로와,

감지 증폭기 제어 신호의 활성화에 응답하여 선택 회로에 의해 선택된 전원 전압을 감지 증폭기에 공급하는 감지 증폭기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 감지 증폭기 구동 회로는 상기 감지 증폭기 제어 신호가 비활성일 때 그 출력을 상기 전원 전압으로부터 비트 라인 프리차지 전압으로 스위칭하여 상기 감지 증폭기에 공급하는 것인 반도체 메모리 장치.
제2항에 있어서, 상기 선택 회로는,

상기 제1 전원 전압의 도체와 상기 선택 회로의 출력 사이에 접속된 제1 트랜지스터 스위치와,

상기 제2 전원 전압의 도체와 상기 선택 회로의 출력 사이에 접속된 제2 트랜지스터 스위치를 포함하는 것인 반도체 메모리 장치.
제2항에 있어서, 상기 제1 및 제2 전원 전압을 공급하는 전원 회로를 더 포함하는 것인 반도체 메모리 장치.
제4항에 있어서, 상기 선택 제어 회로는,

상기 대응하는 뱅크 활성화 신호의 활성화에 응답하여 세트 펄스를 생성하는 회로와,

상기 대응하는 뱅크 활성화 신호를 지연하는 지연 회로와,

상기 지연 회로의 출력 신호의 활성화에 응답하여 리셋 펄스를 생성하는 회로와,

상기 세트 펄스를 수신하도록 결합된 세트 입력, 상기 리셋 펄스를 수신하도록 결합된 리셋 입력 및 상기 선택 제어 신호를 제공하도록 결합된 출력을 갖는 플립플롭 회로를 포함하는 것인 반도체 메모리 장치.
제4항에 있어서, 활성화 커맨드의 발행에 응답하여 소정 기간 동안 활성화되는 상기 뱅크 활성화 신호를 생성하는 회로를 더 포함하는 것인 반도체 메모리 장치.
제5항에 있어서, 상기 선택 회로 및 상기 선택 제어 회로는 상기 대응하는 뱅크의 복수의 감지 증폭기열에 대해 공통으로 사용되는 것인 반도체 메모리 장치.
비트 라인쌍 사이의 전압을 증폭하는 증폭기를 각각 갖는 복수의 뱅크를 포함하는 메모리 회로를 구비하는 반도체 장치에 있어서,

상기 메모리 회로는 각 뱅크에 대해,

출력을 가지며, 선택 제어 신호에 응답하여 상기 출력으로부터 제공되는 제1 전원 전압 또는 상기 제1 전원 전압을 사용하는 것보다 상기 감지 증폭기를 더 빠르게 활성화시키는 상기 제2 전원 전압을 선택하는 선택 회로와,

대응하는 뱅크 활성화 신호의 활성화에 응답하여 소정의 기간 동안 상기 제2 전운 전압을 선택하고, 그 이후 상기 제1 전원 전압을 선택하기 위한 상기 선택 제어 신호를 생성하는 선택 제어 회로와,

상기 감지 증폭기 제어 신호의 활성화에 응답하여 상기 선택 회로에 의해 선택된 전원 전압을 상기 감지 증폭기에 공급하는 감지 증폭기 구동 회로를 포함하는 것을 특징으로 하는 반도체 장치.
부하를 구동하는 전원 회로에 있어서,

전원 전압보다 낮은 조정 전압을 제공하는 전압 조정 회로와,

드레인 전극은 상기 전원 전압에 결합되고, 소스 전극은 상기 부하에 결합되고, 게이트 전극은 상기 조정 전압을 수신하도록 결합된 FET와,

제어 입력을 갖는 트랜지스터 및 상기 소스 전극과 기준 전원 전압 사이에 결합된 전류 경로를 가지며, 전류를 리크하여 상기 트랜지스터를 온으로 하는 리크 회로를 포함하는 것을 특징으로 하는 전원 회로.
제9항에 있어서, 상기 리크 회로는 적어도 상기 부하가 활성이고 상기 부하로의 전류가 차단될 때 상기 트랜지스터가 온이 되도록 상기 제어 입력의 전압을 제어하는 제어 회로를 더 포함하는 것을 특징으로 하는 전원 회로.
제10항에 있어서, 상기 제어 회로는 상기 조정 전압에 비례하는 전압을 상기 기준 전압과 비교하고, 비교된 결과에 응답하여 상기 제어 입력에 출력을 제공하는 비교기를 포함하는 것인 전원 회로.
제11항에 있어서, 상기 비교기는 KVii 〉Vref이면(Vii는 상기 조정 전압이고, K는 비례 상수이고, Vref는 상기 기준 전압임), 상기 트랜지스터를 온으로 하고 KVii ≤Vref이면 상기 트랜지스터를 오프로 하도록 그 출력을 상기 제어 입력에 제공하는 것인 전원 회로.
제9항에 있어서, 상기 부하는 반도체 메모리 장치의 감지 증폭기인 전원 회로.
제13항에 있어서, 상기 감지 증폭기는 메모리 셀 어레이를 갖는 뱅크이고, 상기 제어 입력은 상기 뱅크 활성화 신호가 활성일 때 상기 트랜지스터를 온으로 하는 뱅크 활성화 신호를 수신하도록 결합된 것인 전원 회로.
제13항에 있어서, 상기 감지 증폭기는 메모리 셀 어레이를 갖는 뱅크이고, 상기 리크 회로는 적어도 상기 부하가 활성이고 상기 부하로의 전류가 차단될 때 상기 트랜지스터가 온이 되도록 상기 제어 입력의 전압을 제어하는 제어 회로를 더 포함하는 것인 전원 회로.
제15항에 있어서, 상기 제어 회로는 뱅크 활성화 신호를 수신하도록 결합된 입력 및 상기 제어 입력에 지연된 뱅크 활성화 신호를 제공하도록 결합된 출력을 갖는 타이머 회로를 포함하는 것인 전원 회로.
제16항에 있어서, 상기 타이머 회로는 인에이블 신호로서 상기 뱅크 활성화 신호를 수신하도록 결합된 입력과 클록 신호를 제공하는 출력을 갖는 발진기 회로와,

상기 클록 신호에 결합된 클록 입력을 가지며, 그 최상위 비트를 상기 지연된 뱅크 활성화 신호로서 제공하는 출력을 갖는 카운터를 포함하는 것인 전원 회로.
뱅크와,

감지 증폭기를 구동하는 전원 회로를 포함하고, 상기 전원 회로는,

전원 회로보다 낮은 조정 전압을 제공하는 전압 조정 회로와,

드레인 전극은 상기 전원 전압에 결합되고, 소스 전극은 상기 부하에 결합되고 게이트 전극은 상기 조정 전압을 수신하도록 결합된 FET와,

제어 입력을 갖는 트랜지스터 및 상기 소스 전극와 기준 전원 전압 사이에 결합된 전류 경로를 가지며, 전류를 리크하여 상기 트랜지스터를 온으로 하는 리크 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제18항에 있어서, 상기 리크 회로는 적어도 상기 부하가 활성이고 상기 부하로의 전류가 차단될 때 상기 트랜지스터가 온이 되도록 상기 제어 입력의 전압을 제어하는 제어 회로를 더 포함하는 것인 반도체 메모리 장치.