DE112005003228T5

DE112005003228T5 - Speicherschaltung mit einem internen Spaltenzähler für den Kompressionsprüfmodus und Verfahren zum Prüfen eines Speichers in einem Kompressionsprüfmodus

Info

Publication number: DE112005003228T5
Application number: DE112005003228T
Authority: DE
Inventors: Khaled Houston Fekih-Romdhane; Johann Pfeiffer
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2004-12-22
Filing date: 2005-12-22
Publication date: 2007-11-08
Also published as: US20060133187A1; US7123542B2; WO2006066946A1

Abstract

Speicherschaltung, umfassend:
– einen Speicher mit einer Matrix von Speicherzellen; und
– einen internen Spaltenzähler für eine Lesesequenz in einem Kompressionsprüfmodus des Speichers, wobei der interne Spaltenzähler ausgelegt für:
– ein Bereitstellen einer ersten Spaltenadresse zum Erzeugen eines Kompressionsregisters erwarteter Daten zum Vergleichen mit aus der Matrix von Speicherzellen gelesenen Daten als Reaktion auf einen ersten Lesebefehl;
– ein Zwischenspeichern einer zweiten Spaltenadresse als Reaktion auf einen zweiten Lesebefehl, während der erste Lesebefehl ausgeführt wird; und
– ein Bereitstellen der zweiten Spaltenadresse zum Erzeugen des Kompressionsregisters erwarteter Daten zum Vergleichen mit aus der Matrix von Speicherzellen gelesenen Daten als Reaktion auf den zweiten Lesebefehl, nachdem die Ausführung des ersten Lesebefehls abgeschlossen ist.

Description

Allgemeiner Stand der Technik
Dynamische Direktzugriffsspeicher-(DRAM)Chips werden geprüft, um die Funktionalität jeder Speicherzelle in dem DRAM-Chip zu verifizieren. Während der Prüfung werden erwartete Werte in die Speicherzellen des DRAM-Chips geschrieben und die Speicherzellen werden dann gelesen. Wenn die gelesenen Daten aus einer Speicherzelle mit den zuvor geschriebenen Daten übereinstimmen, ist die Funktionalität der Speicherzellen bestätigt. Wenn die aus einer Speicherzelle gelesenen Daten nicht mit den zuvor geschriebenen Daten übereinstimmen, fällt die Speicherzelle aus. Die ausfallenden Speicherzellen werden lokalisiert und mit redundanten Speicherzellen ersetzt.
Ein zum Prüfen von DRAM-Chips verwendeter Modus ist ein Kompressionsprüfmodus. Der Kompressionsprüfmodus wird verwendet, um Prüfzeit und Ausgangskontaktstellenverbindungen für die Prüfung zu sparen. Während des Kompressionsprüfmodus werden die aus den Speicherzellen gelesenen Daten nicht wie bei der normalen Leseoperation an den Ausgangskontaktstellen des DRAM-Chips gelesen. Stattdessen werden die Daten, die aus den Speicherzellen gelesen werden, mit einem Lesekompressionsregister verglichen und das Ergebnis wird komprimiert und zu gewählten Ausgangskontaktstellen geleitet. Die Bit auf den gewählten Ausgangskontaktstellen geben an, welche Speicherzellen der Speichermatrix in dem DRAM-Chip ausfallen.
Während des Kompressionsprüfmodus werden die während der Prüfung in die Speichermatrix geschriebenen Daten in einem zuvor definierten Register gespeichert. Um ein bestimmtes Muster in die Speichermatrix zu schreiben, muss die Ausgestaltung des Versuchplans für den Test (DFT) (engl.: "design for test (DFT) design") die Topologie der Speichermatrix kompensieren.
Das zum Überschreiben einer Speicherzelle verwendete Register muss deshalb abhängig davon, wo sich die Speicherzelle befindet (z.B. zum Schreiben von durchgehenden (engl.: "solid") physischen Einsen in die Speichermatrix) angepasst werden. Der Ort der Speicherzellen wird durch die mit der Speicherzelle assoziierte Spaltenadresse und Zeilenadresse definiert.
Auf einem DRAM-Chip ändert sich die Topologie der Speichermatrix abhängig von der Zeilen- sowie der Spaltenstelle. Das Schreib- und Lesekompressionsregister muss deshalb gemäß der Zeilenadresse und Spaltenadresse der Speicherzellen, die beschrieben werden, geändert werden. In der Regel wird das Schreib- und Lesekompressionsregister während der Schreib- und Lese-Bursts geändert. In der Regel inkrementiert ein DRAM-interner Burst-Zähler die Spaltenadresse während eines Lese- oder Schreib-Bursts. Während eines Schreib-Bursts ist die Spaltenadresse aus dem internen Burst-Zähler bei jedem Spaltenzugriff gültig.
Während eines Lese-Bursts auf einem DRAM wird auf sequentielle Weise auf mehr als eine Spaltenleitung zugegriffen. In der Regel werden die Spalten, auf die zugegriffen wird, durch den Burst-Zähler synchron mit dem externen Takt gezählt. Während des Lese-Bursts kommen die Daten aus der Speichermatrix und kommen nach einer Verzögerung an dem Datenpfad an. Die Daten werden dann mit dem spaltenadressenabhängigen Schreibkompressionsregister verglichen. Mit zunehmender Frequenzanforderung ist die von dem internen Burst-Zähler gelieferte Spaltenadresse zu dem Zeitpunkt, wenn die Daten an dem Datenpfad gültig sind, nicht mehr gültig. Die Spaltenadresse ist möglicherweise nicht mehr gültig, weil die Verzögerung vom Zeitpunkt des Zugriffs auf die Speichermatrix bis zum Zeitpunkt, wenn die Daten aus der Speichermatrix gültig sind, lang genug sein kann, um es dem Burst-Zähler zu erlauben, das Zählen der mit dem nächsten Lese-Burst assoziierten nächsten Spaltenadresse zu beginnen.
Kurzfassung
Eine Ausführungsform der vorliegenden Erfindung stellt eine Speicherschaltung bereit. Die Speicherschaltung umfasst einen Speicher und einen internen Spaltenzähler für eine Lesesequenz in einem Kompressionsprüfmodus des Speichers. Der Speicher umfasst eine Matrix von Speicherzellen. Der interne Spaltenzähler ist ausgelegt für ein Bereitstellen einer ersten Spaltenadresse zum Erzeugen eines Kompressionsregisters erwarteter Daten zum Vergleichen mit aus der Matrix von Speicherzellen gelesenen Daten als Reaktion auf einen ersten Lesebefehl, ein Zwischenspeichern einer zweiten Spaltenadresse als Reaktion auf einen zweiten Lesebefehl, während der erste Lesebefehl ausgeführt wird, und ein Bereitstellen der zweiten Spaltenadresse zum Erzeugen des Kompressionsregisters erwarteter Daten zum Vergleichen mit aus der Matrix von Speicherzellen gelesenen Daten als Reaktion auf den zweiten Lesebefehl, nachdem die Ausführung des ersten Lesebefehls abgeschlossen ist.
Kurze Beschreibung der Zeichnungen
Ausführungsformen der Erfindung werden mit Bezug auf die folgenden Zeichnungen besser verständlich. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszahlen kennzeichnen entsprechende ähnliche Teile.
1 ist ein Blockschaltbild einer Ausführungsform eines Direktzugriffsspeichers gemäß der vorliegenden Erfindung.
2 ist ein Schaltbild einer Ausführungsform einer Speicherzelle.
3 ist ein Schaltbild einer Ausführungsform eines internen Spaltenzählers für eine Lesesequenz in einem Kompressionsprüfmodus.
4 ist ein Impulsdiagramm einer Ausführungsform der zeitlichen Abstimmung von Signalen für den internen Spaltenzähler.
Ausführliche Beschreibung
1 ist ein Blockschaltbild einer Ausführungsform eines Speichers 10. Bei einer Ausführungsform ist der Speicher 10 ein Direktzugriffsspeicher (RAM), wie zum Beispiel dynamischer Direktzugriffsspeicher (DRAM), synchroner dynamischer Direktzugriffsspeicher (SDRAM), synchroner dynamischer Direktzugriffsspeicher mit doppelter Datenrate (DDR SDRAM) oder synchroner dynamischer Direktzugriffsspeicher mit doppelter Datenrate II (DDR-II SDRAM). Der Speicher 10 enthält eine Speichersteuerung 20 und mindestens eine Speicherbank 30. Die Speicherbank 30 enthält eine Matrix von Speicherzellen 32, einen Zeilendecoder 40, einen Spaltendecoder 44, Leseverstärker 42 und eine Dateneingabe-/-ausgabeschaltung 46. Die Speichersteuerung 20 ist durch die Kommunikationsverbindung 22 elektrisch an die Speicherbank 30 gekoppelt.
Der Speicher 10 enthält einen Normalbetriebsmodus und einen Kompressionsprüfmodus. Der Speicher 10 ist dafür ausgelegt, die Matrix von Speicherzellen 32 im Kompressionsprüfmodus zu prüfen. Bei ausgewähltem Kompressionsprüfmodus schreibt der Speicher 10 erwartete Daten aus einem Kompressionsregister in Speicherzellen 38 der Matrix von Speicherzellen 32. Wenn die erwarteten Daten in die Speicherzellen 38 geschrieben sind, liest der Speicher 10 die in den Speicherzellen 38 gespeicherten Daten. Der Speicher 10 vergleicht die aus den Speicherzellen 38 gelesenen Daten mit den erwarteten Daten aus dem Kompressionsregister. Wenn die aus einer Speicherzelle 38 gelesenen Daten mit den erwarteten Daten für die Speicherzelle 38 übereinstimmen, wird ein Speicherzellen-Bestehen/Nicht Bestehen-Signal bereitgestellt, das angibt, dass die Speicherzelle 38 die Prüfung bestanden hat. Wenn die aus einer Speicherzelle 38 gelesenen Daten nicht mit den erwarteten Daten für die Speicherzelle 38 übereinstimmen, wird ein Speicherzellen-Bestehen/Nicht Bestehen-Signal bereitgestellt, das anzeigt, dass die Speicherzelle 38 die Prüfung nicht bestanden hat.
Bei einer Ausführungsform enthält der Spaltendecoder 44 einen internen Spaltenzähler für Lesesequenzen in dem Kompressionsprüfmodus. Um den Kompressionsprüfmodus für die Burst-Längen zu verwenden, die für den Speicher 10 verfügbar sind, wird die Spaltenadresse basierend darauf inkrementiert, wann die Daten aus der Matrix von Speicherzellen 32 gültig sind. Mit einem aktiven Daten-gültig-Signal wird angezeigt, dass sich die aus der Matrix von Speicherzellen 32 gelesenen Daten an dem Datenpfad befinden und gültig sind. Mit einem inaktiven Daten-gültig-Signal wird angezeigt, dass sich die aus der Matrix von Speicherzellen 32 gelesenen Daten nicht an dem Datenpfad befinden. Der Vergleich der aus der Matrix von Speicherzellen 32 gelesenen Daten mit dem Kompressionsregister findet in dem Datenpfad statt. Bis sich die aus der Matrix von Speicherzellen 32 gelesenen Daten an dem Datenpfad befinden und gültig sind, kann die Vergleichssequenz nicht starten. Bei einer Ausführungsform besitzt das Daten-gültig-Signal im Vergleich zu dem Systemtakt für den Speicher 10 keine konstante Verzögerung. Das Daten-gültig-Signal fluktuiert auf der Basis der Prozessparameter während der Herstellung des Speichers 10.
Bei einer Ausführungsform wird der interne Spaltenzähler durch die fallende Flanke des Daten-gültig-Signals getriggert. Das Triggern des internen Spaltenzählers mit der fallenden Flanke des Daten-gültig-Signals liefert die korrekte Spaltenadresse für das Kompressionsregister für den nächsten Daten-gültig-Zyklus. Das Kompressionsregister wird stabil gehalten, während die aus der Matrix von Speicherzellen 32 gelesenen Daten gültig sind. Am Anfang jedes Lese-Bursts wird die Spaltenadresse als Reaktion auf ein Lesebefehlssignal zwischengespeichert. Der interne Spaltenzähler erlaubt eine Änderung der Spaltenadresse für das Kompressionsregister nur dann, wenn der vorherige Lese-Burst abgeschlossen ist. Dies verhindert eine Verfälschung des Kompressionsregisters für einen ablaufenden Lese-Burst in einem Lesevorgang, dem eine Lesesituation folgt (d.h. ein Lesen hintereinander (engl.: "back-to-back read").
Nachdem der vorherige Lese-Burst abgeschlossen ist, wird der Spaltenzähler zurückgesetzt und das Aktualisieren der Spaltenadresse für das Kompressionsregister wird freigegeben. Während des Lese-Bursts schaltet sich das Daten-gültig-Signal um und die Spaltenadresse wird inkrementiert. Bei einer Ausführungsform beeinflussen die Fluktuationen des Daten-gültig-Signals in Bezug auf den Systemtakt nicht die Korrektheit der Kompressionssequenz, weil sowohl die aus der Matrix von Speicherzellen 32 gelesenen Daten als auch das Lesekompressionsregister mit dem Daten-gültig-Signal synchronisiert sind.
Als Zeilenauswahlleitungen bezeichnete leitfähige Wortleitungen 34 erstrecken sich in der x-Richtung über die Matrix von Speicherzellen 32. Als Spaltenauswahlleitungen bezeichnete leitfähige Bitleitungen 36 erstrecken sich in der y-Richtung über die Matrix von Speicherzellen 32. An jedem Kreuzungspunkt einer Wortleitung 34 und einer Bitleitung 36 befindet sich eine Speicherzelle 38. Jede Wortleitung 34 ist elektrisch an den Zeilendecoder 40 und jede Bitleitung 36 ist elektrisch an einen Leseverstärker 42 gekoppelt. Die Leseverstärker 42 sind durch leitfähige Spaltendecoderleitungen 45 an den Spaltendecoder 44 und durch Datenleitungen 47 an die Dateneingabe-/-ausgabeschaltung 46 gekoppelt.
Die Dateneingabe-/-ausgabeschaltung 46 enthält mehrere Zwischenspeicher und Kontaktstellen oder Anschlüsse (engl.: "pins") (DQ) für Dateneingabe/-ausgabe (E/A) zum Transfer von Daten zwischen der Speicherbank 30 und einer externen Einrichtung. Im Normalbetriebsmodus werden in die Speicherbank 30 zu schreibende Daten an die DQ von einer externen Einrichtung als Spannungen angelegt. Die Spannungen werden in die entsprechenden Signale übersetzt und in den gewählten Speicherzellen 38 gespeichert. Aus der Speicherbank 30 gelesene Daten werden durch die Speicherbank 30 zum Abruf durch eine externe Einrichtung an die DQ angelegt. Aus gewählten Speicherzellen 38 gelesene Daten erscheinen an den DQ, sobald der Zugriff abgeschlossen und der Ausgang freigegeben ist. Zu anderen Zeiten befinden sich die DQ in einem Zustand hoher Impedanz.
Die Speichersteuerung 20 steuert das Lesen von Daten aus der Speicherbank 30 und das Schreiben von Daten in diese. Während einer Leseoperation im Normalbetriebsmodus leitet die Speichersteuerung 20 die Zeilenadresse einer gewählten Speicherzelle oder gewählter Speicherzellen 38 zu dem Zeilendecoder 40. Der Zeilendecoder 40 aktiviert die gewählte Wortleitung 34. Während die gewählte Wortleitung 34 aktiviert ist, wird der in jeder an die gewählte Wortleitung 34 gekoppelten Speicherzelle 38 gespeicherte Wert zu der jeweiligen Bitleitung 36 geleitet. Der Wert jeder Speicherzelle 38 wird durch einen elektrisch an die jeweilige Bitleitung 36 gekoppelten Leseverstärker 42 gelesen. Die Speichersteuerung 20 leitet eine Spaltenadresse der gewählten Speicherzelle oder -zellen 38 zu dem Spaltendecoder 44. Der Spaltendecoder 44 wählt, welche Leseverstärker 42 Daten zum Abruf durch eine externe Einrichtung zu der Dateneingangs-/-ausgangsschaltung 46 leiten.
Während einer Schreiboperation im Normalbetriebsmodus werden die in der Matrix von Speicherzellen 32 zu speichernden Daten durch eine externe Einrichtung in der Dateneingangs-/-ausgangsschaltung 46 abgelegt. Die Speichersteuerung 20 leitet die Zeilenadresse für die gewählte Speicherzelle oder -zellen 38, worin die Daten zu speichern sind, zu dem Zeilendecoder 40. Der Zeilendecoder 40 aktiviert die gewählte Wortleitung 34. Die Speichersteuerung 20 leitet die Spaltenadresse für die gewählte Speicherzelle oder -zellen 38, worin die Daten gespeichert werden sollen, zu dem Spaltendecoder 44. Der Spaltendecoder 44 wählt, zu welchen Leseverstärkern 42 die Daten aus der Dateneingangs-/-ausgangsschaltung 46 geleitet werden. Die Leseverstärker 42 schreiben die Daten durch die Bitleitungen 36 in die gewählte Speicherzelle bzw. in die gewählten Speicherzellen 38.
2 ist ein Schaltbild einer Ausführungsform einer Speicherzelle 38 in der Matrix von Speicherzellen 32. Die Speicherzelle 38 enthält einen Transistor 48 und einen Kondensator 50. Das Gate des Transistors 48 ist elektrisch an die Wortleitung 34 gekoppelt. Der Drain-Source-Pfad des Transistors 48 ist elektrisch an die Bitleitung 36 und den Kondensator 50 gekoppelt. Der Kondensator 50 wird geladen, um entweder eine logische "0" oder eine logische "1" zu repräsentieren. Während einer Leseoperation wird die Wortleitung 34 aktiviert, um den Transistor 48 einzuschalten, und der auf dem Kondensator 50 gespeicherte Wert wird durch die Bitleitung 36 und dem Transistor 48 von einem entsprechenden Leseverstärker 42 gelesen. Während einer Schreiboperation wird die Wortleitung 34 aktiviert, um den Transistor 48 einzuschalten, und der auf dem Kondensator 50 gespeicherte Wert wird durch die Bitleitung 36 und den Transistor 48 von einem entsprechenden Leseverstärker 42 geschrieben.
Die Leseoperation an der Speicherzelle 38 ist eine destruktive Leseoperation. Nach jeder Leseoperation wird der Kondensator 50 mit dem gerade gelesenen Wert wiederaufgeladen. Auch ohne Leseoperationen entlädt sich zusätzlich die Ladung auf dem Kondensator 50 mit der Zeit. Um einen gespeicherten Wert zu behalten, wird die Speicherzelle 38 durch Lesen oder Beschreiben der Speicherzelle 38 periodisch aufgefrischt. Alle Speicherzellen 38 in der Matrix von Speicherzellen 32 werden periodisch aufgefrischt, um ihre Werte zu behalten.
Bei einer Ausführungsform ist der Speicher 10 ein synchroner dynamischer Direktzugriffsspeicher mit doppelter Datenrate (DDR SDRAM). In dem DDR SDRAM werden die Lese- und Schreiboperationen mit einem Systemtakt synchronisiert. Der Systemtakt wird von einem Hostsystem geliefert, das den DDR SDRAM enthält. Der DDR SDRAM arbeitet nach einem differentiellen Takt CK und bCK. Die Kreuzung des Übergangs von CK zu hoch und von bCK zu niedrig wird als die positive Flanke von CK bezeichnet. Befehle wie etwa Lese- und Schreiboperationen, einschließlich Adressen- und Steuersignale, werden an der positiven Flanke von CK registriert. Operationen werden sowohl an den ansteigenden als auch an den fallenden Flanken des Systemtakts ausgeführt.
Der DDR SDRAM verwendet eine Doppeldatenratenarchitektur, um schnellen Betrieb zu erzielen. Die Doppeldatenratenarchitektur ist im Wesentlichen eine 2n-Vorabrufarchitektur mit einer Schnittstelle, die dafür ausgelegt ist, an den DQ zwei Datenwörter pro Taktzyklus zu transferieren. Ein einzelner Lese- oder Schreibzugriff für den DDR SDRAM besteht effektiv aus einem einzelnen, 2n Bit breiten Ein-(Zahlwort)-Taktzyklus-Datentransfer an der internen Speichermatrix und zwei entsprechenden, n Bit breiten Halbtaktzyklus-Datentransfers an den DQ.
Lese- und Schreibzugriffe auf den DDR SDRAM sind burstorientiert. Zugriffe beginnen an einer gewählten Speicherstelle und werden für eine programmierte Anzahl von Speicherstellen in einer programmierten Sequenz fortgesetzt. Zugriffe beginnen mit der Registration eines Aktiv-Befehls, woraufhin ein Lese- oder Schreibbefehl folgt. Die zusammenfallend mit dem Aktiv-Befehl registrierten Adressenbit werden zur Auswahl der Bank und Zeile, auf die zugegriffen werden soll, verwendet. Die zusammenfallend mit dem Lese- oder Schreibbefehl registrierten Adressenbit werden zur Auswahl der Bank und der Startspaltenstelle für den Burst-Zugriff verwendet.
Der DDR SDRAM in der obigen Beschreibung wird als DDR-I SDRAM bezeichnet, weil er die erste Generation von DDR SDRAM ist.
Die nächste Generation von DDR SDRAM, DDR-II SDRAM, besitzt dieselben Merkmale wie DDR-I SDRAM, mit der Ausnahme, dass die Datenrate verdoppelt ist.
Die Architektur des DDR-II SDRAM ist im Wesentlichen eine 4n Vorabrufarchitektur mit einer Schnittstelle, die dafür ausgelegt ist, vier Datenwörter pro Taktzyklus an die DQ zu transferieren. Ein einzelner Lese- oder Schreibzugriff für den DDR-II SDRAM besteht effektiv aus einem einzelnen, 4n Bit breiten Ein(Zahlwort)Taktzyklus-Datentransfer an der internen Speichermatrix und vier entsprechenden, n Bit breiten Vierteltaktzyklus-Datentransfers an den DQ. Bei einer Ausführungsform ist der Speicher 10 ein DDR-II SDRAM.
3 ist ein Schaltbild einer Ausführungsform eines internen Spaltenzählers 100 für eine Lesesequenz in dem Kompressionsprüfmodus. Der interne Spaltenzähler 100 enthält einen Daten-gültig-Zähler 112, Zwischenspeicher 118 und 126, einen invertierenden Tristate-Puffer 122 und ein Exklusiv-OR(XOR)-Gatter 134. Bei einer Ausführungsform enthält der Zwischenspeicher 126 Inverter 128 und 130.
Der Daten-gültig-Zähler 112 empfängt das Signal Burst-Länge (BURST_LENGTH) auf dem BURST_LENGTH-Signalpfad 102, das Signal Daten gültig (DATA_VALID) auf dem DATA_VALID-Signalpfad 104 und das Rücksetzsignal (RESET) auf dem RESET-Signalpfad 106. Der Daten-gültig-Zähler 112 ist durch den Signalpfad 114 für das höchstwertige Bit (engl.: "most significant bit") (MSB) elektrisch an einen ersten Eingang des XOR-Gatters 134 gekoppelt. Der Daten-gültig-Zähler 112 ist durch den Freigabe-(EN)-Signalweg 116 elektrisch an den Freigabeeingang des invertierenden Tristate-Puffers 122 gekoppelt. Der Zwischenspeicher 118 empfängt das Signal der externen Spaltenadresse (EXT_COL_ADD) auf dem EXT_COL_ADD-Signalpfad 108 und das Lesesignal (READ) auf dem READ-Signalpfad 110. Der Zwischenspeicher 118 ist durch den Signalpfad 120 elektrisch an den Eingang des invertierenden Tristate-Puffers 122 gekoppelt.
Der Ausgang des invertierenden Tristate-Puffers 122 ist durch den Signalpfad 124 elektrisch an den Eingang des Inverters 130 und den Ausgang des Inverters 128 gekoppelt. Der Ausgang des Inverters 130 ist durch den Signalpfad 132 elektrisch an den Eingang des Inverters 128 und den zweiten Eingang des XOR-Gatters 134 gekoppelt. Das XOR-Gatter 134 liefert das Signal der Spaltenadresse (COL_ADD) auf dem COL_ADD-Signalpfad 136.
Der Zählwert des Daten-gültig-Zählers 112 wird als Reaktion auf das RESET-Signal auf dem RESET-Signalpfad 106 auf null zurückgesetzt. Als Reaktion auf einen Zählwert gleich null gibt der Daten-gültig-Zähler 112 ein logisch hohes EN-Signal auf dem EN-Signalpfad 116 aus. Bei einer Ausführungsform wird der Zählwert des Daten-gültig-Zählers 112 als Reaktion auf die fallende Flanke des DATA_VALID-Signals auf dem DATA_VALID-Signalpfad 104 inkrementiert. Das höchstwertige Bit des aktuellen Zählwerts des Daten-gültig-Zählers 112 wird auf dem MSB-Signalweg 114 ausgegeben. Bei einer Ausführungsform gibt der Daten-gültig-Zähler 112 die zwei bis vier höchstwertigen Bit des aktuellen Zählwerts des Daten-gültig-Zählers 112 aus. Die Anzahl der ausgegebenen höchstwertigen Bit basiert auf der höchsten Burst-Länge des Speichers 10. Bei einer Ausführungsform zählt der Daten-gültig-Zähler 112 von null bis zu der Burst-Länge dividiert durch vier (wobei vier die minimale Burst-Länge ist). Sobald der Zählwert des Daten-gültig-Zählers 112 gleich der Burst-Länge dividiert durch vier ist, wird der Zählwert des Daten-gültig-Zählers 112 auf null zurückgesetzt.
Der Zwischenspeicher 118 empfängt das EXT_COL_ADD-Signal auf dem EXT_COL_ADD-Signalpfad 108 und das READ-Signal auf dem READ-Signalpfad 110 und liefert das zwischengespeicherte EXT_COL_ADD-Signal auf dem Signalpfad 120. Als Reaktion auf ein logisch hohes READ-Signal speichert der Zwischenspeicher 118 das EXT_COL_ADD-Signal zwischen. Als Reaktion auf ein logisch niedriges READ-Signal hält der Zwischenspeicher 118 die Zwischenspeicherung des EXT_COL_ADD-Signals aufrecht und liefert das zwischengespeicherte EXT_COL_ADD-Signal auf dem Signalpfad 120.
Der invertierende Tristate-Puffer 122 empfängt das zwischengespeicherte EXT_COL_ADD-Signal von dem Zwischenspeicher 118 auf dem Signalpfad 120 und invertiert und liefert das zwischengespeicherte EXT_COL_ADD-Signal durch den Signalpfad 124 an den Zwischenspeicher 126. Als Reaktion auf ein logisch hohes EN-Signal auf dem EN-Signalpfad 116 invertiert und leitet der invertierende Tristate-Puffer 122 das zwischengespeicherte EXT_COL_ADD-Signal auf dem Signalpfad 120 zu dem Signalpfad 124. Als Reaktion auf ein logisch niedriges EN-Signal auf dem EN-Signalpfad 116 verhindert der invertierende Tristate-Puffer 122, dass das zwischengespeicherte EXT_COL_ADD-Signal zu dem Signalpfad 124 geleitet wird. Der Zwischenspeicher 126 invertiert und speichert das Signal auf dem Signalpfad 124 zwischen, um ein Signal auf dem Signalpfad 132 zu liefern.
Das XOR-Gatter 134 empfängt das MSB-Signal auf dem MSB-Signalpfad 114 und das Signal auf dem Signalpfad 132 und liefert das COL_ADD-Signal auf dem COL_ADD-Signalpfad 136. Als Reaktion auf ein logisch niedriges MSB-Signal leitet das XOR-Gatter 134 das Signal auf dem Signalpfad 132 zu dem COL_ADD-Signalpfad 136. Als Reaktion auf ein logisch hohes MSB-Signal invertiert das XOR-Gatter 134 das Signal auf dem Signalpfad 132 und leitet das invertierte Signal zu dem COL_ADD-Signalpfad 136.
Im Betrieb wird das RESET-Signal auf dem RESET-Signalpfad 106 aktiviert, um den Zählwert des Daten-gültig-Zählers 112 auf null zurückzusetzen. Bei einer Ausführungsform wird das RESET-Signal von der Speichersteuerung 20 durch die Kommunikationsverbindung 22 geliefert. Wenn der Zählwert des Datengültig-Zählers 112 gleich null ist, gibt der Daten-gültig-Zähler 112 ein logisch hohes EN-Signal auf dem EN-Signalpfad 116 aus, um den invertierenden Tristate-Puffer 122 freizugeben. Der Zwischenspeicher 118 speichert das EXT_COL_ADD-Signal als Reaktion auf das READ-Signal im Kompressionsprüfmodus zwischen. Bei einer Ausführungsform werden das EXT_COL_ADD-Signal und das READ-Signal durch die Speichersteuerung 20 durch die Kommunikationsverbindung 22 geliefert. wenn der invertierende Tristate-Puffer 122 freigegeben ist, wird das EXT_COL_ADD-Signal in dem Zwischenspeicher 118 invertiert und zu dem Zwischenspeicher 126 geleitet, der das EXT_COL_ADD-Signal wieder invertiert. Wenn der Zählwert des Daten-gültig-Zählers 112 weiterhin null beträgt, gibt der Daten-gültig-Zähler 112 ein logisch niedriges MSB-Signal auf dem MSB-Signalpfad 114 aus. Mit einem logisch niedrigen MSB-Signal wird das EXT_COL_ADD-Signal in dem Zwischenspeicher 126 durch das XOR-Gatter 134 durchgelassen, um das COL_ADD-Signal auf dem Signalpfad 136 zu liefern.
Nachdem der Daten-gültig-Zähler 112 das erste DATA_VALID-Signal auf dem DATA_VALID-Signalpfad 104 empfangen hat, erhöht sich der Zählwert des Daten-gültig-Zählers 112. Wenn der Zählwert des Daten-gültig-Zählers 112 größer als null ist, gibt der Daten-gültig-Zähler 112 ein logisch niedriges EN-Signal auf dem EN-Signalpfad 116 aus, um den invertierenden Tristate-Puffer 122 zu sperren. Wenn der invertierende Tristate-Puffer 122 gesperrt ist, wird verhindert, dass das EXT_COL_ADD-Signal in dem Zwischenspeicher 118 zu dem Zwischenspeicher 126 geleitet wird. Das nächste READ-Signal auf dem READ-Signalpfad 110 speichert das nächste EXT_COL_ADD-Signal in dem Zwischenspeicher 118 zwischen. Bei einer Ausführungsform erhöht sich der Zählwert des Daten-gültig-Zählers 112 weiter als Reaktion auf jedes DATA_VALID-Signal bis zu der Burst-Länge dividiert durch vier.
Wenn das höchstwertige Bit des Zählwerts des Daten-gültig-Zählers 112 von logisch niedrig zu logisch hoch wechselt, gibt der Daten-gültig-Zähler 112 ein logisch hohes MSB-Signal auf dem MSB-Signalpfad 114 aus. Mit einem logisch hohen MSB- Signal wird das EXT_COL_ADD-Signal in dem Zwischenspeicher 126 invertiert und von dem XOR-Gatter 134 durchgelassen, um das COL_ADD-Signal auf dem COL_ADD-Signalpfad 136 bereitzustellen, um die Topologie der Matrix von Speicherzellen 32 zu kompensieren. Das COL_ADD-Signal auf dem COL_ADD-Signalpfad 136 dient zum Erzeugen des Kompressionsregisters erwarteter Daten im Kompressionsprüfmodus zum Vergleich mit den aus der Matrix von Speicherzellen 32 gelesenen Daten.
4 ist ein Impulsdiagramm 200 einer Ausführungsform der zeitlichen Abstimmung von Signalen für den internen Spaltenzähler 100. Das Impulsdiagramm 200 zeigt die zeitliche Abstimmung von Signalen für einen DDR-II SDRAM mit einer Burst-Länge von acht und einer Spaltenadresse gleich null für zwei Lese-Bursts. Das Impulsdiagramm 200 enthält das Takt(CLK)signal 202, das READ-Signal 204 auf dem READ-Signalpfad 110, das DATA_VALID-Signal 206 auf dem DATA_VALID-Signalpfad 106, das EN-Signal 208 auf dem EN-Signalpfad 116, das MSB-Signal 210 auf dem MSB-Signalpfad 114 und das COL_ADD-Signal 212 auf dem COL_ADD-Signalpfad 136.
Zu Anfang wird das RESET-Signal auf dem RESET-Signalpfad 106 aktiviert, um den Zählwert des Daten-gültig-Zählers 112 auf null zurückzusetzen. Wenn der Zählwert des Daten-gültig-Zählers 112 gleich null ist, liefert der Daten-gültig-Zähler 112 ein logisch hohes EN-Signal 208, um den invertierenden Tristate-Puffer 122 freizugeben und ein logisch niedriges MSB-Signal 210. Das READ-Signal 204 geht bei 214 als Reaktion auf einen ersten Lesebefehl für den Kompressionsprüfmodus zu logisch hoch über. Als Reaktion auf die ansteigende Flanke 214 des READ-Signals 204 wird das EXT_COL_ADD-Signal auf dem EXT_COL_ADD-Signalpfad 108 durch den Zwischenspeicher 118 zwischengespeichert. Mit freigegebenem invertierendem Tristate-Puffer 122 wird das EXT_COL_ADD-Signal von dem Zwischenspeicher 118 zu dem Zwischenspeicher 126 geleitet. Mit einem logisch niedrigen MSB-Signal 210 wird das EXT_COL_ADD-Signal in dem Zwischenspeicher 126 von dem XOR-Gatter 134 durchge lassen, um ein logisch niedriges COL_ADD-Signal 212 bereitzustellen.
Wenn sich die ersten Daten aus der Matrix von Speicherzellen 32 in dem Datenpfad befinden und für den ersten Lesebefehl gültig sind, geht das DATA_VALID-Signal 206 bei 216 zu logisch hoch über. Das DATA_VALID-Signal 206 geht bei 218 zu logisch niedrig über, wenn die Verarbeitung der Daten aus der Matrix von Speicherzellen 32 in dem Datenpfad fertig ist. Die fallende Flanke 218 des DATA_VALID-Signals 206 inkrementiert den Zählwert des Daten-gültig-Zählers 112. Wenn der Zählwert des Daten-gültig-Zählers 112 gleich eins ist, stellt der Daten-gültig-Zähler 112 die fallende Flanke 220 des EN-Signals 208 und die ansteigende Flanke 222 des MSB-Signals 210 bereit. Wenn das EN-Signal 208 logisch niedrig ist, wird der invertierende Tristate-Puffer 122 gesperrt. Wenn das MSB-Signal 210 logisch hoch ist, wird das EXT_COL_ADD-Signal in dem Zwischenspeicher 126 invertiert und von dem XOR-Gatter 134 durchgelassen, um ein logisch hohes COL_ADD-Signal 212 bei 224 bereitzustellen.
Wenn sich die zweiten Daten aus der Matrix von Speicherzellen 32 in dem Datenpfad befinden und für den ersten Lesebefehl gültig sind, geht das DATA_VALID-Signal 206 bei 226 zu logisch hoch über. Das DATA_VALID-Signal 206 geht bei 228 zu logisch niedrig über, wenn die Verarbeitung der Daten aus der Matrix von Speicherzellen 32 in dem Datenpfad fertig ist. Zwischen der ansteigenden Flanke 226 und der fallenden Flanke 228 des DATA_VALID-Signals 206 geht das READ-Signal 204 bei 232 als Reaktion auf einen zweiten Lesebefehl für den Kompressionsprüfmodus zu logisch hoch über. Als Reaktion auf die ansteigende Flanke 232 des READ-Signals 204 wird das EXT_COL_ADD-Signal auf dem EXT_COL_ADD-Signalpfad 108 durch den Zwischenspeicher 118 zwischengespeichert. Wenn der invertierende Tristate-Puffer 122 gesperrt ist, wird verhindert, dass das EXT_COL_ADD-Signal aus dem Zwischenspeicher 118 zu dem Zwischenspeicher 126 geleitet wird. Die aus der Matrix von Speicherzellen 32 als Reaktion auf den ersten Lesebefehl, angezeigt durch die ansteigende Flanke 214 des READ-Signals 204, gelesenen Daten werden während der bei 230 angegebenen Zeit zu dem Datenpfad geleitet. Die aus der Matrix von Speicherzellen 32 gelesenen Daten werden mit den erwarteten Daten des Kompressionsregisters auf der Basis des COL_ADD-Signals 212 verglichen.
Die fallende Flanke 228 des DATA_VALID-Signals 206 inkrementiert den Zählwert des Daten-gültig-Zählers 112. Wenn der Zählwert des Daten-gültig-Zählers 112 gleich der Burst-Länge dividiert durch vier ist, wird der Zählwert des Daten-gültig-Zählers 112 auf null zurückgesetzt. Wenn der Zählwert des Daten-gültig-Zählers 112 gleich null ist, stellt der Datengültig-Zähler 112 die ansteigende Flanke 234 des EN-Signals 208, um den invertierenden Tristate-Puffer 122 freizugeben und die fallende Flanke 236 des MSB-Signals 210 bereit. Das EXT_COL_ADD-Signal in dem Zwischenspeicher 118 wird zu dem Zwischenspeicher 126 geleitet. Mit einem logisch niedrigen MSB-Signal 210 wird das EXT_COL_ADD-Signal in dem Zwischenspeicher 126 durch das XOR-Gatter 134 durchgelassen, um bei 238 ein logisch niedriges COL_ADD-Signal 212 bereitzustellen.
Wenn sich die ersten Daten aus der Matrix von Speicherzellen 32 in dem Datenpfad befinden und für den zweiten Lesebefehl gültig sind, geht das DATA_VALID-Signal 206 bei 240 zu logisch hoch über. Bei 242 geht das DATA_VALID-Signal 206 zu logisch niedrig über, wenn die Verarbeitung der Daten aus der Matrix von Speicherzellen 32 in dem Datenpfad fertig ist. Die fallende Flanke 242 des DATA_VALID-Signals 206 inkrementiert den Zählwert des Daten-gültig-Zählers 112. Wenn der Zählwert des Daten-gültig-Zählers 112 gleich eins ist, stellt der Daten-gültig-Zähler 112 die fallende Flanke 244 des EN-Signals 208 und die ansteigende Flanke 246 des MSB-Signals 210 bereit. Mit dem EN-Signal 208 auf logisch niedrig wird der invertierende Tristate-Puffer 122 gesperrt. Mit einem MSB-Signal 210 auf logisch hoch wird das EXT_COL_ADD-Signal in dem Zwischenspeicher 126 invertiert und durch das XOR-Gatter 134 durchgelassen, um bei 248 ein logisch hohes COL_ADD-Signal 212 bereitzustellen.
Wenn sich die zweiten Daten aus der Matrix von Speicherzellen 32 in dem Datenweg befinden und für den zweiten Lesebefehl gültig sind, geht das DATA_VALID-Signal 206 bei 250 zu logisch hoch über. Das DATA_VALID-Signal 206 geht bei 252 zu logisch niedrig über, wenn sich die Daten aus der Matrix von Speicherzellen 32 nicht in dem Datenpfad befinden. Als Reaktion auf den zweiten Lesebefehl, angezeigt durch die ansteigende Flanke 232 des READ-Signals 204, werden die aus der Matrix von Speicherzellen 32 gelesenen Daten während der bei 254 angegebenen Zeit zu dem Datenpfad geleitet. Die aus der Matrix von Speicherzellen 32 gelesenen Daten werden mit den erwarteten Daten des Kompressionsregisters auf der Basis des COL_ADD-Signals 212 verglichen.
Die fallende Flanke 252 des DATA_VALID-Signals 206 inkrementiert den Zählwert des Daten-gültig-Zählers 112. Wenn der Zählwert des Daten-gültig-Zählers 112 gleich der Burst-Länge dividiert durch vier ist, wird der Zählwert des Daten-gültig-Zählers 112 auf null zurückgesetzt. Wenn der Zählwert des Daten-gültig-Zählers 112 gleich null ist, stellt der Datengültig-Zähler 112 die ansteigende Flanke 256 des EN-Signals 208 bereit, um den invertierenden Tristate-Puffer 122 und die fallende Flanke 258 des MSB-Signals 210 freizugeben. Das EXT_COL_ADD-Signal in dem Zwischenspeicher 118 wird zu dem Zwischenspeicher 126 geleitet. Mit einem logisch niedrigen MSB-Signal 210 wird das EXT_COL_ADD-Signal in dem Zwischenspeicher 126 von dem XOR-Gatter 134 durchgelassen, um bei 260 ein logisch niedriges COL_ADD-Signal 212 bereitzustellen.
Ausführungsformen der vorliegenden Erfindung stellen einen internen Spaltenzähler für einen Kompressionsprüfmodus bereit. Der interne Spaltenzähler für die Lesesequenz im Kompressionsprüfmodus stellt sicher, dass die korrekte Spalten adresse verwendet wird, um das Kompressionsregister erwarteter Daten für den Vergleich mit dem aus der Matrix von Speicherzellen gelesenen Daten zu erzeugen. Im Kompressionsprüfmodus wird die Spaltenadresse für den nächsten Lesebefehl zwischengespeichert, bevor der vorherige Lesebefehl vollständig ausgeführt ist. Die Spaltenadresse für den nächsten Lesebefehl wird zu dem Datenpfad geleitet, um das korrekte Kompressionsregister für den nächsten Lesebefehl zu erzeugen, nachdem der vorherige Lesebefehl vollständig ausgeführt ist.
Zusammenfassung
Eine Speicherschaltung umfasst einen Speicher und einen internen Spaltenzähler für eine Lesesequenz in einem Kompressionsprüfmodus des Speichers. Der Speicher umfasst eine Matrix von Speicherzellen. Der interne Spaltenzähler ist dafür ausgelegt, eine erste Spaltenadresse zum Erzeugen eines Kompressionsregisters erwarteter Daten zum Vergleichen mit aus der Matrix von Speicherzellen gelesenen Daten als Reaktion auf einen ersten Lesebefehl bereitzustellen, als Reaktion auf einen zweiten Lesebefehl, während der erste Lesebefehl ausgeführt wird, eine zweite Spaltenadresse zwischenzuspeichern und die zweite Spaltenadresse zum Erzeugen des Kompressionsregisters erwarteter Daten zum Vergleichen mit aus der Matrix von Speicherzellen gelesenen Daten als Reaktion auf den zweiten Lesebefehl, nachdem die Ausführung des ersten Lesebefehls abgeschlossen ist, bereitzustellen.

Claims

Speicherschaltung, umfassend: – einen Speicher mit einer Matrix von Speicherzellen; und – einen internen Spaltenzähler für eine Lesesequenz in einem Kompressionsprüfmodus des Speichers, wobei der interne Spaltenzähler ausgelegt für: – ein Bereitstellen einer ersten Spaltenadresse zum Erzeugen eines Kompressionsregisters erwarteter Daten zum Vergleichen mit aus der Matrix von Speicherzellen gelesenen Daten als Reaktion auf einen ersten Lesebefehl; – ein Zwischenspeichern einer zweiten Spaltenadresse als Reaktion auf einen zweiten Lesebefehl, während der erste Lesebefehl ausgeführt wird; und – ein Bereitstellen der zweiten Spaltenadresse zum Erzeugen des Kompressionsregisters erwarteter Daten zum Vergleichen mit aus der Matrix von Speicherzellen gelesenen Daten als Reaktion auf den zweiten Lesebefehl, nachdem die Ausführung des ersten Lesebefehls abgeschlossen ist.
Speicherschaltung nach Anspruch 1, wobei der interne Spaltenzähler ferner dafür ausgelegt ist, Daten-gültig-Signale zu zählen, um zu bestimmen, wann die Ausführung des ersten Lesebefehls abgeschlossen ist.
Speicherschaltung nach Anspruch 1 oder 2, wobei der interne Spaltenzähler ferner dafür ausgelegt ist, bei einem Zählwert des internen Spaltenzählers gleich null ein Freigabesignal zum Durchlassen der zwischengespeicherten zweiten Spaltenadresse zum Bereitstellen der zweiten Spaltenadresse für die Erzeugung des Kompressionsregisters bereitzustellen.
Speicherschaltung nach einem der Ansprüche 1 bis 3, wobei der interne Spaltenzähler ferner dafür ausgelegt ist, ein höchstwertiges Zählerbitsignal zum Invertieren der ersten Spaltenadresse für eine zweite Hälfte einer Burst-Länge für den ersten Lesebefehl bereitzustellen.
Speicherschaltung nach einem der Ansprüche 1 bis 4, wobei der Speicher einen dynamischen Direktzugriffsspeicher umfasst.
Speicherschaltung nach einem der Ansprüche 1 bis 5, wobei der Speicher einen synchronen dynamischen Direktzugriffsspeicher mit doppelter Datenrate umfasst.
Speicherschaltung nach einem der Ansprüche 1 bis 5, wobei der Speicher einen synchronen dynamischen Direktzugriffsspeicher mit doppelter Datenrate II umfasst.
Interner Spaltenzähler für einen Direktzugriffsspeicher, wobei der interne Spaltenzähler umfasst: – einen Daten-gültig-Zähler, der dafür ausgelegt ist, Daten-gültig-Signale zu zählen und als Reaktion auf einen Zählwert gleich null ein Freigabesignal bereitzustellen; – einen ersten Spaltenadressenzwischenspeicher, der dafür ausgelegt ist, eine Spaltenadresse als Reaktion auf einen Lesebefehl zwischenzuspeichern; und – einen zweiten Spaltenadressenzwischenspeicher, der dafür ausgelegt ist, die aus dem ersten Spaltenadressenzwischenspeicher weitergeleitete Spaltenadresse als Reaktion auf das Freigabesignal zwischenzuspeichern, – wobei der zweite Spaltenadressenzwischenspeicher die Spaltenadresse zum Erzeugen eines Kompressionsregisters erwarteter Daten zum Vergleichen mit aus der Speichermatrix gelesenen Daten in einem Kompressionsprüfmodus bereitstellt.
Interner Spaltenzähler nach Anspruch 8, ferner umfassend: einen Tristate-Puffer, der dafür ausgelegt ist, die Spaltenadresse aus dem ersten Spaltenadressenzwischenspeicher als Reaktion auf das Freigabesignal zu dem zweiten Spaltenadressenzwischenspeicher zu leiten.
Interner Spaltenzähler nach Anspruch 8 oder 9, ferner umfassend: ein XOR-Gatter, das dafür ausgelegt ist, die von dem zweiten Spaltenadressenzwischenspeicher bereitgestellte Spaltenadresse als Reaktion auf ein logisch hohes höchstwertige Bit des Zählwerts des Daten-gültig-Zählers zu invertieren.
Interner Spaltenzähler nach einem der Ansprüche 8 bis 10, wobei der erste Spaltenadressenzwischenspeicher dafür ausgelegt ist, die Spaltenadresse als Reaktion auf den Lesebefehl bei einem nicht vollständig ausgeführten vorherigen Lesebefehl zwischenzuspeichern.
Interner Spaltenzähler nach einem der Ansprüche 8 bis 11, wobei der Daten-gültig-Zähler dafür ausgelegt ist, ein Burst-Länge-Signal zu empfangen und Daten-gültig-Signale bis zu der Burst-Länge dividiert durch vier zu zählen.
Interner Spaltenzähler nach einem der Ansprüche 8 bis 12, wobei der Daten-gültig-Zähler dafür ausgelegt ist, ein Rücksetzsignal zu empfangen und den Zählwert als Reaktion auf das Rücksetzsignal auf null zurückzusetzen.
Interner Spaltenzähler für eine Lesesequenz für einen Kompressionsprüfmodus eines dynamischen Direktzugriffsspeichers, wobei der interne Spaltenzähler umfasst: – einen Daten-gültig-Zähler, der dafür ausgelegt ist, ein höchstwertiges Zählerbitsignal und ein Freigabesignal auf der Basis eines Zählwerts von Datengültig-Signalen bereitzustellen; – einen ersten Zwischenspeicher, der dafür ausgelegt ist, eine Spaltenadresse als Reaktion auf einen Lesebefehl zwischenzuspeichern; – einen Tristate-Puffer, der dafür ausgelegt ist, als Reaktion auf das Freigabesignal freigegeben zu werden; – einen zweiten Zwischenspeicher, der dafür ausgelegt ist, die Spaltenadresse aus dem ersten Zwischenspeicher durch den Tristate-Puffer zu empfangen, wenn der Tristate-Puffer freigegeben ist; und – ein XOR-Gatter, das dafür ausgelegt ist, die Spaltenadresse von dem zweiten Zwischenspeicher zu empfangen und die Spaltenadresse als Reaktion auf das höchstwertige Zählerbitsignal zu invertieren.
Interner Spaltenzähler nach Anspruch 14, wobei der Daten-gültig-Zähler, der erste Zwischenspeicher, der Tristate-Puffer, der zweite Zwischenspeicher und das XOR-Gatter dafür ausgelegt sind, zu verhindern, dass eine zweite Spaltenadresse für einen zweiten Lesebefehl verwendet wird, um ein Kompressionsregister erwarteter Daten zum Vergleichen mit aus einer Speichermatrix gelesenen Daten als Reaktion auf einen ersten Lesebefehl zu erzeugen.
Interner Spaltenzähler nach Anspruch 14 oder 15, wobei der Daten-gültig-Zähler ferner dafür ausgelegt ist, den Zählwert von Daten-gültig-Signalen als Reaktion auf fallende Flanken der Daten-gültig-Signale zu inkrementieren.
Interner Spaltenzähler nach einem der Ansprüche 14 bis 16, wobei der Daten-gültig-Zähler ferner dafür ausgelegt ist, den Zählwert von Daten-gültig-Signalen als Reaktion auf ein Rücksetzsignal auf null zurückzusetzen.
Interner Spaltenzähler nach einem der Ansprüche 14 bis 17, wobei der Daten-gültig-Zähler ferner dafür ausgelegt ist, den Zählwert von Daten-gültig-Signalen als Reaktion auf einen Zählwert von Daten-gültig-Signalen gleich einer Burst-Länge dividiert durch vier auf null zurückzusetzen.
Dynamischer Direktzugriffsspeicher, umfassend: – eine Matrix von Speicherzellen; und – einen internen Spaltenzähler für eine Lesesequenz in einem Kompressionsprüfmodus, wobei der interne Spaltenzähler umfasst: – Mittel zum Bereitstellen einer ersten Spaltenadresse zum Erzeugen eines Kompressionsregisters erwarteter Daten zum Vergleichen mit aus der Matrix von Speicherzellen gelesenen Daten als Reaktion auf einen ersten Lesebefehl; – Mittel zum Zwischenspeichern einer zweiten Spaltenadresse als Reaktion auf einen zweiten Lesebefehl, während der erste Lesebefehl ausgeführt wird; und – Mittel zum Bereitstellen der zweiten Spaltenadresse zum Erzeugen des Kompressionsregisters erwarteter Daten zum Vergleichen mit aus der Matrix von Speicherzellen gelesenen Daten als Reaktion auf den zweiten Lesebefehl, nachdem die Ausführung des ersten Lesebefehls abgeschlossen ist.
Speicher nach Anspruch 19, wobei der interne Spaltenzähler ferner Mittel umfasst, um Daten-gültig-Signale zu zählen, um zu bestimmen, wann die Ausführung des ersten Lesebefehls abgeschlossen ist.
Speicher nach Anspruch 19 oder 20, wobei der interne Spaltenzähler ferner Mittel umfasst, um bei einem Zähl wert des internen Spaltenzählers gleich null ein Freigabesignal zum Durchlassen der zwischengespeicherten zweiten Spaltenadresse zum Bereitstellen der zweiten Spaltenadresse für die Erzeugung des Kompressionsregisters bereitzustellen.
Speicher nach einem der Ansprüche 19 bis 21, wobei der interne Spaltenzähler ferner Mittel umfasst, um ein höchstwertiges Zählerbitsignal zum Invertieren der ersten Spaltenadresse für eine zweite Hälfte einer Burst-Länge für den ersten Lesebefehl bereitzustellen.
Verfahren zum Prüfen eines Speichers in einem Kompressionsprüfmodus, wobei das Verfahren umfasst: – Bereitstellen einer ersten Spaltenadresse zum Erzeugen eines Kompressionsregisters erwarteter Daten zum Vergleichen mit aus der Matrix von Speicherzellen gelesenen Daten als Reaktion auf einen ersten Lesebefehl; – Zwischenspeichern einer zweiten Spaltenadresse als Reaktion auf einen zweiten Lesebefehl, während der erste Lesebefehl ausgeführt wird; und – Bereitstellen der zweiten Spaltenadresse zum Erzeugen des Kompressionsregisters erwarteter Daten zum Vergleichen mit aus der Matrix von Speicherzellen gelesenen Daten als Reaktion auf den zweiten Lesebefehl, nachdem die Ausführung des ersten Lesebefehls abgeschlossen ist.
Verfahren nach Anspruch 23, ferner umfassend: Zählen von Daten-gültig-Signalen, um zu bestimmen, wann die Ausführung des ersten Lesebefehls abgeschlossen ist.
Verfahren nach Anspruch 23 oder 24, ferner umfassend: Bereitstellen eines Freigabesignals mit einem Zählwert eines internen Spaltenzählers gleich null, um die zwischengespeicherte zweite Spaltenadresse durchzulassen, um die zweite Spaltenadresse für die Erzeugung des Kompressionsregisters bereitzustellen.
Verfahren nach einem der Ansprüche 23 bis 25, ferner umfassend: Bereitstellen eines höchstwertigen Zählerbitsignals von einem internen Spaltenzähler zum Invertieren der ersten Spaltenadresse für eine zweite Hälfte einer Burst-Länge für den ersten Lesebefehl.
Verfahren zum Prüfen eines Speichers in einem Kompressionsprüfmodus, wobei das Verfahren umfasst: – Zurücksetzen eines Daten-gültig-Zählwerts auf null; – Bereitstellen eines ersten Freigabesignals als Reaktion auf den Daten-gültig-Zählwert null; – Zwischenspeichern einer ersten Spaltenadresse in einem ersten Zwischenspeicher als Reaktion auf einen ersten Lesebefehl; – Zwischenspeichern der ersten Spaltenadresse in einem zweiten Zwischenspeicher als Reaktion auf das erste Freigabesignal, um die erste Spaltenadresse zum Erzeugen eines Kompressionsregisters erwarteter Daten zum Vergleichen mit aus einer Matrix von Speicherzellen gelesenen Daten als Reaktion auf den ersten Lesebefehl bereitzustellen; – Inkrementieren des Daten-gültig-Zählwerts als Reaktion auf ein erstes Daten-gültig-Signal; und – Zwischenspeichern einer zweiten Spaltenadresse in dem ersten Zwischenspeicher als Reaktion auf den Empfang eines zweiten Lesebefehls, bevor der erste Lesebefehl vollständig ausgeführt ist.
Verfahren nach Anspruch 27, ferner umfassend: – Bereitstellen eines höchstwertigen Daten-gültig-Zählwertsignals als Reaktion auf das Inkrementieren des Daten-gültig-Zählwerts; und – Invertieren der ersten Spaltenadresse aus dem zweiten Zwischenspeicher als Reaktion auf das höchstwertige Daten-gültig-Zählwertsignal, um eine invertierte erste Spaltenadresse bereitzustellen, um die Topologie der Matrix von Speicherzellen zu kompensieren zum Erzeugen des Kompressionsregisters erwarteter Daten zum Vergleichen mit aus der Matrix von Speicherzellen gelesenen Daten als Reaktion auf den ersten Lesebefehl.
Verfahren nach Anspruch 28, ferner umfassend: – Inkrementieren des Daten-gültig-Zählwerts als Reaktion auf ein zweites Daten-gültig-Signal; und – Zurücksetzen des Daten-gültig-Zählwerts auf null als Reaktion auf das Inkrementieren des Daten-gültig-Zählwerts als Reaktion auf das zweite Daten-gültig-Signal.
Verfahren nach Anspruch 29, ferner mit den folgenden Schritten: – Bereitstellen eines zweiten Freigabesignale als Reaktion auf den Daten-gültig-Zählwert null; – Zwischenspeichern der zweiten Spaltenadresse in dem zweiten Zwischenspeicher als Reaktion auf das zweite Freigabesignal, um die zweite Spaltenadresse zum Erzeugen eines Kompressionsregisters erwarteter Daten zum Vergleichen mit aus der Matrix von Speicherzellen gelesenen Daten als Reaktion auf den zweiten Lesebefehl bereitzustellen.
Verfahren zum Prüfen eines Speichers in einem Kompressionsprüfmodus, wobei das Verfahren umfasst: – Zurücksetzen eines Daten-gültig-Zählwerts auf null; – Bereitstellen eines ersten Freigabesignals als Reaktion auf den Daten-gültig-Zählwert null; – Freigeben eines Tristate-Puffers als Reaktion auf das erste Freigabesignal; – Zwischenspeichern einer ersten Spaltenadresse in einem ersten Zwischenspeicher als Reaktion auf einen ersten Lesebefehl; – Zwischenspeichern der ersten Spaltenadresse in einem zweiten Zwischenspeicher als Reaktion auf einen Durchgang der ersten Spaltenadresse durch den Tristate-Puffer; – Weiterleiten der ersten Spaltenadresse in dem zweiten Zwischenspeicher zum Erzeugen eines Kompressionsregisters erwarteter Daten zum vergleichen mit aus einer Speichermatrix gelesenen ersten Daten als Reaktion auf den ersten Lesebefehl; – Inkrementieren des Daten-gültig-Zählwerts als Reaktion auf ein erstes Daten-gültig-Signal, das anzeigt, dass die als Reaktion auf den ersten Lesebefehl aus der Speichermatrix gelesenen ersten Daten gültig sind; – Invertieren und Weiterleiten der ersten Spaltenadresse in dem zweiten Zwischenspeicher zum Erzeugen eines Kompressionsregisters erwarteter Daten, kompensiert für die Topologie der Speichermatrix zum Vergleich mit aus der Speichermatrix gelesenen zweiten Daten als Reaktion auf den ersten Lesebefehl; und – Zwischenspeichern einer zweiten Spaltenadresse in dem ersten Zwischenspeicher als Reaktion auf einen zweiten Lesebefehl, bevor der erste Lesebefehl vollständig ausgeführt ist.
Verfahren nach Anspruch 31, ferner umfassend: – Inkrementieren des Daten-gültig-Zählwerts als Reaktion auf ein zweites Daten-gültig-Signal, das anzeigt, dass die als Reaktion auf den ersten Lesebefehl aus der Speichermatrix gelesenen zweiten Daten gültig sind; – Zurücksetzen des Daten-gültig-Zählwerts auf null als Reaktion auf das Inkrementieren des Daten- gültig-Zählwerts als Reaktion auf das zweite Daten-gültig-Signal; – Bereitstellen eines zweiten Freigabesignals als Reaktion auf den Daten-gültig-Zählwert null; – Freigeben des Tristate-Puffers als Reaktion auf das zweite Freigabesignal; – Zwischenspeichern der zweiten Spaltenadresse in dem zweiten Zwischenspeicher als Reaktion auf den Durchgang der zweiten Spaltenadresse durch den Tristate-Puffer; und – Weiterleiten der zweiten Spaltenadresse in dem zweiten Zwischenspeicher zum Erzeugen des Kompressionsregisters erwarteter Daten zum Vergleichen mit aus der Speichermatrix gelesenen dritten Daten als Reaktion auf den zweiten Lesebefehl.