CN102709288A - 一种总剂量辐射加固的半导体存储器 - Google Patents

一种总剂量辐射加固的半导体存储器 Download PDF

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一种总剂量辐射加固的半导体存储器，涉及集成电路。本发明包括存储单元和选择管，其特征在于，还包括一个第一晶体管，所述第一晶体管与存储单元、选择管串联，并且第一晶体管的栅氧化层厚度小于选择管。本发明的有益效果是，能够在原先半导体存储器的基础上，无需增加额外的掩膜和工艺步骤，以较小的芯片面积为代价，甚至无需牺牲芯片面积，通过串联上较薄栅氧化层厚度的MOS晶体管，即可提高半导体存储器的抗电离辐射能力。

Description

一种总剂量辐射加固的半导体存储器
技术领域
本发明涉及集成电路，特别涉及半导体存储器和可编程逻辑器件。
背景技术
半导体存储器在当今的信息社会中发挥着极其重要的作用，但当半导体存储器应用于航天航空领域，长期处于辐射环境下，其绝缘层（主要是氧化层）中会不断积累氧化物陷阱电荷和界面态电荷，这种累积效应会引起半导体器件性能的退化，该现象就被称为电离辐射总剂量（Total Ionizing Dose,TID）效应。总剂量效应会带来诸多不利影响，包括MOS晶体管的阈值电压漂移、迁移率下降、漏电流增加等。尽管随着工艺的进步，栅氧化层越来越薄，但对于那些仍然需要较高电压进行擦除或者编程操作的半导体存储器，如EPROM，EEPROM，FLASH等，仍需要较厚栅氧化层的MOS晶体管以提高其耐压能力，然而电离辐射损伤与栅氧化层厚度的平方成正比，由于总剂量效应引起的MOS晶体管阈值电压的漂移，尤其是NMOS晶体管阈值电压的负向漂移，可能导致上述半导体存储单元的错误编程、擦除或者读取，从而导致整个器件的功能异常甚至失效。
现有技术相关文献：
美国专利
专利名称：RADIATION HARDENED ACCESSIBLE MEMORY
专利号：US.4418402
此专利提供了一种总剂量辐照加固的SRM单元，其核心思想是将传统SRM单元中NMOS门控管替换成PMOS管，从而避免由于NMOS门控管阈值电压的负向漂移而对存储单元的误操作。但该存储单元中仍存在NMOS晶体管，故总剂量效应仍对其有一定的影响。
发明内容
本发明所要解决的技术问题是，提供一种总剂量辐射加固的半导体存储器，该存储器能够在传统的半导体存储器的基础上，无需增加额外的掩膜和工艺步骤，以较小的芯片面积为代价，甚至无需牺牲芯片面积既可提高半导体存储器的抗电离辐射能力。
本发明解决所述技术问题采用的技术方案是：一种总剂量辐射加固的半导体存储器，包括存储单元和选择管，其特征在于，还包括一个第一晶体管，所述第一晶体管与存储单元、选择管串联，并且第一晶体管的栅氧化层厚度小于选择管。
进一步的，第一晶体管设置于存储单元和选择管之间。
进一步的，本发明的存储单元为晶体管，其氧化层跨接第二N+区和第三N+区，第一晶体管的栅氧化层和选择管的栅氧化层连接，两个连接的栅氧化层跨接第一N+区和第二N+区，第一晶体管的栅极和选择管的栅极部分交叠。即第一晶体管的栅极和选择管的栅极在基板方向的投影部分重合。
或者，存储单元为晶体管，其氧化层跨接第二N+区和第三N+区，第一晶体管的栅氧化层和选择管的栅氧化层连接，两个连接的栅氧化层跨接第一N+区和第二N+区，第一晶体管的栅极和选择管的栅极连接。
所述储存单元为EEPROM储存器、反熔丝储存器或者FLASH储存器。
本发明的有益效果是，能够在原先半导体存储器的基础上，无需增加额外的掩膜和工艺步骤，以较小的芯片面积为代价，甚至无需牺牲芯片面积，通过串联上较薄栅氧化层厚度的MOS晶体管，即可提高半导体存储器的抗电离辐射能力。
以下结合附图和具体实施方式对本发明作进一步的说明。
附图说明
图1是本发明的示意图。
图2a是现有的Flash存储单元的原理图。
图2b为图2a所示的Flash存储单元的剖面图。
图3a为采用本发明的Flash存储单元的原理图。
图3b为采用本发明的Flash存储单元的剖面图。
图3c为图3b的一种改进结构。
图3d为图3b的另一种改进结构。
图4a是现有的EEPROM存储单元的原理图。
图4b为图4a所示的EEPROM存储单元的剖面图。
图5a为采用本发明的EEPROM存储单元的原理图。
图5b为采用本发明的EEPROM存储单元的剖面图。
图5c为图5b的一种改进结构。
图5d为图5b的另一种改进结构。
图6a是现有的反熔丝存储单元的原理图。
图6b为图6a所示的反熔丝存储单元的剖面图。
图7a为采用本发明的反熔丝存储单元的原理图。
图7b为采用本发明的反熔丝存储单元的剖面图。
图7c为图7b的一种改进结构。
图7d为图7b的另一种改进结构。
图8是Medici仿真采用的器件结构及施加的控制信号的示意图。
图9是Medici仿真采用的具体器件参数。
图10是图8中test结点电势沿垂直方向的分布曲线。
图11是图8中器件表面电势沿水平方向的分布曲线。
图中标号说明：
1：多晶硅栅  2：氧化物层  3：浮栅
4：选择栅    5：控制栅    6：反熔丝下电极
7：反熔丝上电极8：反熔丝介质
具体实施方式
本发明提出了一种总剂量辐射加固的半导体存储器，具体结构如图1所示。从图中可以看出，本发明是在已有的存储单元上串联一个具有较厚栅氧化层厚度的晶体管M11和一个具有较薄栅氧化层厚度的晶体管M12，晶体管M11可以是存储单元中的选择管（或门控管）。晶体管M11和晶体管M12的栅极连接至控制信号Vc，M11和M12的栅极也可以单独连接控制信号。在存储单元和地之间施加适当的控制信号，以实现对存储单元的相关操作，存储单元一端通常施加的是高压或者电源电压信号，地端则通常连接至地或者浮空。图1中所示的存储单元可以是半导体技术所能提供的任意一种存储单元，例如：FLASH、SONOS、EEPROM、熔丝、反熔丝等。晶体管M11的漏极与存储单元相连，源极与晶体管M12的漏极相连，相比于M11和存储单元中的选择晶体管（有时也叫做门控管），晶体管M12有相对较薄的栅氧化层厚度。
在本发明中，当图1所示的晶体管M11和存储单元中的选择晶体管由于总剂量效应而发生阈值电压漂移，其栅极施加原先的低电平信号时，有可能发生错误导通。由于晶体管M12具有相对较薄的栅氧化层厚度，受总剂量效应的影响较小，其栅极施加上低电平信号时仍能保持截止状态，保证整个存储单元仍处于截止状态，从而保证存储单元的正常导通与关断，提高了整个存储单元的抗电离辐射能力。
图2a是现有的Flash存储单元的原理图。晶体管M21为选择管，M22为存储管，M21的栅极连接至字线WL1，漏极连接至位线BL1，而M22的栅极连接至控制信号Vc1，源极连接至S1端，同时M21的源端与M22的漏端相连。对Flash的相关操作如下：编程时，在WL1和Vc1端均加高压，BL1加编程电压，S1端接地；擦除时，WL1和Vc1端均接地，BL1端浮空，S1端接高压。选择管M21的作用是防止由于存储管M22的过擦除而造成的误操作现象。
图2b为图2a所示的Flash存储单元的剖面图，其中SG1为选择栅，CG1为控制栅，FG1为浮栅。
图3a为采用本发明的Flash存储单元的原理图。如图3a所示，在图2a的基础上，在选择管M21的源端和存储管M22的漏端之间串联上了晶体管M33，其具有比选择管M21更薄的栅氧化层厚度，同时其栅极连接至控制信号Vc2。为保证Flash存储单元的正确操作，同时不改变已有控制信号的电压大小及相关时序，Vc2端需施加适当的控制信号。当对Flash存储单元进行编程或者读取时，Vc2端施加合适的开启电压，使得M33导通；擦除时，Vc2端接地，使得M33的源端浮空。
对于原先的Flash存储单元，当选择管M21受总剂量效应的影响而发生阈值电压减小，此时WL1端施加的低电平信号可能使得M21导通，从而对存储单元误读取或者误编程。而采用了本发明的Flash存储单元，串联上的M33仍能够保持截止状态，保证了存储单元的正确读取和编程。
图3b为图3a所示的Flash存储单元的剖面图，图3c为图3b的一种改进结构，此时M21源端与M33漏端之间的N+区域被移除，晶体管M21与M33的栅极具有交叠的部分。控制信号Vc2可以单独控制，也可与WL1合并为同一个信号。图3d为图3b的另一种改进结构，M21源端与M33漏端之间的N+区域仍然被移除，晶体管M21与M33所具有的两个栅极被合并为一个栅极，控制信号Vc2与WL1合并为同一个信号。M21与M33的栅氧化层厚度保持不变，一个为厚，另一个为薄。采用图3c和图3d的好处是降低芯片面积。
图4a是现有的EEPROM存储单元的原理图。晶体管M41为选择管，M42为存储管，M41的栅极连接至字线WL2，漏极连接至位线BL2，而M42的栅极连接至控制信号Vc3，源极连接至S2端，同时M41的源端与M42的漏端相连。对EEPROM的相关操作如下：擦除时，在WL2和Vc3端均加高压，BL2和S2均接地；写入时，在WL2端加高压，Vc3端接地，S2端浮空，根据写入数据不同，在BL2端加高压或者浮空；读取时，在WL2端加电源电压，Vc3端接适当的开启电压，BL2端加适当的读取电压，S2端接地。
图4b为图4a所示的EEPROM存储单元的剖面图，其中SG2为选择栅，CG2为控制栅，FG2为浮栅。
图5a为采用本发明的EEPROM存储单元的原理图。如图5a所示，在图4a的基础上，在存储管M41的源端和M42的漏端之间串联上晶体管M53，其具有比选择管M41更薄的栅氧化层厚度，同时其栅极连接至控制信号Vc4。为保证EEPROM存储单元的正确操作，同时不改变已有控制信号的电压大小及相关时序，Vc4端需施加适当的控制信号。当对EEPROM存储单元进行擦除、写入或者读取时，Vc4端施加合适的开启电压，使得M53导通。
对于原先的EEPROM存储单元，当选择管M41受总剂量效应的影响而发生阈值电压减小，此时WL2端施加的低电平信号可能使得M41导通，对存储单元误读取。而采用了本发明的EEPROM存储单元，串联上的M53仍能够保持截止状态，保证了存储单元的正确读取。
图5b为图5a所示的EEPROM存储单元的剖面图。图5c为图5b的一种改进结构，此时M41源端与M53漏端之间的N+区域被移除，晶体管M41与M53的栅极具有交叠的部分。控制信号Vc4可以单独控制，也可与WL2合并为同一个信号。图5d为图5b的另一种改进结构，M41源端与M53漏端之间的N+区域仍然被移除，晶体管M41与M53所具有的两个栅极被合并为一个栅极，控制信号Vc4与WL2合并为同一个信号。M41与M53的栅氧化层厚度保持不变，一个为厚，另一个为薄。采用图5c和图5d的好处是降低芯片面积。
图6a是现有的反熔丝存储单元的原理图。其基本原理如下：需要存储信息“1”时，Vpp端施加编程电压，Vc5端施加控制信号使得晶体管M61导通，使得编程电压能够加至反熔丝存储单元C的电极两端，并且该编程电压能够保证反熔丝发生击穿现象；当需要存储信息“0”时，Vpp端不施加任何信号，保持反熔丝存储单元C的完整性，通过区分流过反熔丝存储单元的电流大小，即可区分存储的不同信息。由于反熔丝存储单元C发生击穿后，编程电压（通常是高压）会加至晶体管M61的漏端，故要求晶体管M61具有较厚的栅氧化层，能够承受较高的电压信号。
图6b是图6a所示的反熔丝存储单元的剖面图。反熔丝分别由反熔丝下电极6、反熔丝介质层8和反熔丝上电极7构成。反熔丝上下电极可以是金属、多晶硅、N+注入层或者其他有机物导电材料。反熔丝介质层8可以是氧化物、氮化物、氧氮氧物质、氮氧物质、非晶硅等，也可是有机物、铁电材料或者高K材料等。
图7a为采用本发明的反熔丝存储单元的原理图。如图7a所示，在晶体管M61的下方串联上晶体管M72，晶体管M72的栅极与M61的栅极可以连接至同一控制信号Vc5，也可以单独进行控制。相对于晶体管M61，M72具有较薄的栅氧化层厚度。当M61由于总剂量效应的影响而发生阈值电压减小，控制信号Vc5施加上低电平信号时可能使得M61误导通，但M72由于栅氧化层厚度较薄，受总剂量效应影响较小，阈值电压漂移并不明显，故仍能够保持截止状态，从而保证反熔丝存储单元的正确编程与读取。
图7b为反熔丝存储单元的剖面图，如图所示晶体管M61与M72之间具有N+区域。图7c为图7b的一种改进结构，此时晶体管M61源端与晶体管M72漏端之间的N+区域被移除，晶体管M61与M72的栅极具有交叠的部分。图7d为图7b的另一种改进结构，此时晶体管M61源端与晶体管M72漏端之间的N+区域仍然被移除，晶体管M61与M72所具有的两个栅极被合并为一个栅极，M61与M72的栅氧化层厚度保持不变，一个为厚，另一个为薄。采用图7c和图7d的好处是降低芯片面积。
此外，在本发明中，为了不牺牲芯片面积，提高集成电路的密度，当串联上的较薄栅氧化层的晶体管与选择管相邻时，两管可以占用原先选择管的芯片面积，同时为了不影响性能，串联上的晶体管可以采用工艺中的最小尺寸晶体管。
对图7a所示采用了本发明的反熔丝存储单元使用Medici进行了测试分析。对应于图7a的器件测试结构如图8所示，具体的器件参数如图9所示。
考虑0.35μm的工艺，假设原先存储单元中选择晶体管M61的沟道长度为2μm，现在串联上一个沟道长度为0.35μm的最小尺寸晶体管M72，考虑到M61和M72之间新增的N+区域结宽为0.5μm，则M61的沟道长度缩小到1.15μm。同时，Vpp端施加18V的编程电压，Vc5端施加5V的开启电压，通过分析图8中test结点的电势即可判断串联上的最小尺寸晶体管M72是否有被击穿的可能。
图10显示了test结点电势沿垂直方向的分布曲线，由图可知test点的表面电势最高仅为5.5V，而0.35μm工艺制作的最小尺寸晶体管M72的栅氧化层厚度大约为60~70埃，击穿电压可达到15V，足以保证M72不会发生击穿现象。
图11显示了器件表面电势随器件水平方向的分布曲线，由图可知，表面电势随水平方向逐渐降低，其中的大部分电压加在了M61的源漏两端，仅有一小部分加在M72上，保证了M72不被击穿。

Claims (7)

1.一种总剂量辐射加固的半导体存储器，包括存储单元和选择管，其特征在于，还包括一个第一晶体管，所述第一晶体管与存储单元、选择管串联，并且第一晶体管的栅氧化层厚度小于选择管。
2.如权利要求1所述的总剂量辐射加固的半导体存储器，其特征在于，第一晶体管设置于存储单元和选择管之间。
3.如权利要求1所述的总剂量辐射加固的半导体存储器，存储单元为晶体管，其氧化层跨接第二N+区和第三N+区，其特征在于，第一晶体管的栅氧化层和选择管的栅氧化层连接，两个连接的栅氧化层跨接第一N+区和第二N+区，第一晶体管的栅极和选择管的栅极部分交叠。
4.如权利要求1所述的总剂量辐射加固的半导体存储器，存储单元为晶体管，其氧化层跨接第二N+区和第三N+区，其特征在于，第一晶体管的栅氧化层和选择管的栅氧化层连接，两个连接的栅氧化层跨接第一N+区和第二N+区，第一晶体管的栅极和选择管的栅极连接。
5.如权利要求1所述的总剂量辐射加固的半导体存储器，其特征在于，所述储存单元为EEPROM储存器。
6.如权利要求1所述的总剂量辐射加固的半导体存储器，其特征在于，所述存储单元为反熔丝储存器。
7.如权利要求1所述的总剂量辐射加固的半导体存储器，其特征在于，所述储存单元为FLASH储存器。
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