KR20170031645A - 비교기, ａｄ 변환기, 고체 촬상 장치, 전자 기기, 및 비교기의 제어 방법 - Google Patents

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Abstract

본 개시는, 비교기의 판정 속도를 향상시키면서, 소비 전력을 저감시킬 수 있도록 하는 비교기, AD 변환기, 고체 촬상 장치, 전자 기기, 및 비교기의 제어 방법에 관한 것이다. 비교기는, 비교부, 정귀환 회로, 및, 전류 제한부를 구비한다. 비교부는, 입력 신호와 참조 신호의 전압을 비교하여 비교 결과 신호를 출력한다. 정귀환 회로는, 비교 결과 신호가 반전할 때의 천이 속도를 고속화한다. 전류 제한부는, 비교 결과 신호의 반전 후, 비교부에 흐르는 전류를 제한한다. 본 개시는, 예를 들면, 비교기 등에 적용할 수 있다.

Description

비교기, ＡＤ 변환기, 고체 촬상 장치, 전자 기기, 및 비교기의 제어 방법{COMPARATOR, ＡＤ CONVERTER, SOLID-STATE IMAGE PICKUP DEVICE, ELECTRONIC APPARATUS, AND METHOD FOR CONTROLLING COMPARATOR}
본 개시는, 비교기, AD 변환기, 고체 촬상 장치, 전자 기기, 및 비교기의 제어 방법에 관한 것으로, 특히, 비교기의 판정 속도를 향상시키면서, 소비 전력을 저감시킬 수 있도록 하는 비교기, AD 변환기, 고체 촬상 장치, 전자 기기, 및 비교기의 제어 방법에 관한 것이다.
고체 촬상 장치의 신호 판독 방식으로, 예를 들면, 화소 내 등의 한정된 면적 내에서 AD 변환을 행하는 경우, 가장 면적 효율이 좋은 방식은, 비교기와 그 후단의 디지털 회로로 구성되는 적분형(슬로프형)의 AD 변환 방식이다.
적분형의 AD 변환 방식을 이용하여, 한정된 면적 내에서 AD 변환을 실현하려고 하는 기술로서, 비특허 문헌 1 및 2가 제안되어 있다. 예를 들면, 비특허 문헌 1의 방식에서는, 후단의 디지털 회로를 하나의 DRAM 회로로서, 복수회 슬로프 신호를 비교기에 입력하는 회로 구성으로 되어 있다. 예를 들면 8bit의 AD 변환이라면, 같은 슬로프 신호가 8회 반복해서 비교기에 입력된다. 그리고, 비교기의 출력이 반전한 시점의 0 또는 1의 코드를 DRAM 회로에 기억하는 동작이 8회 반복되고, 전면의 비교가 종료된 시점에서, 외부에 판독된다.
비특허 문헌 1 : D. Yang, B. Fowler, and A. El Gamal, "A Nyquist rate pixel level ADC for CMOS image sensors," in Proc. IEEE 1998 Custom Integrated Circuits Conf., Santa Clara, CA, May 1998, pp. 237-240. 비특허 문헌 2 : S. Kleinfelder, S. Lim, X. Liu, and A. El Gamal, "A 10 kframe/s 0.18㎛ CMOS digital pixel sensor with pixel-level memory," IEEE International Solid-State Circuits Conference, vol. XLIV, pp. 88 - 89, February 2001.
화소 내에 AD 변환기를 배치하는 경우에는, 화소열마다 AD 변환기를 배치하는 칼럼 병렬 등과 같이 비교적 면적의 자유도가 있는 경우와 달리, 회로의 수용 면적에 한정이 있기 때문에, 요구를 충분히 충족시키는 비교기를 제작하기가 어렵다. 예를 들면, 비교의 판정 속도가 늦어지거나, 성능을 올리려고 하면 소비 전력이 커지는 일이 있다.
본 개시는, 이와 같은 상황을 감안하고 이루어진 것이고, 비교기의 판정 속도를 향상시키면서, 소비 전력을 저감시킬 수 있도록 하는 것이다.
본 개시의 제1의 측면의 비교기는, 입력 신호와 참조 신호의 전압을 비교하여 비교 결과 신호를 출력하는 비교부와, 상기 비교 결과 신호가 반전할 때의 천이 속도를 고속화하는 정귀환 회로와, 상기 비교 결과 신호의 반전 후, 상기 비교부에 흐르는 전류를 제한하는 전류 제한부를 구비한다.
본 개시의 제2의 측면의 비교기의 제어 방법은, 비교부와, 정귀환 회로와, 전류 제한부를 구비하는 비교기의 상기 비교부가, 입력 신호와 참조 신호의 전압을 비교하여 비교 결과 신호를 출력하고, 상기 정귀환 회로가, 상기 비교 결과 신호가 반전할 때의 천이 속도를 고속화하고, 상기 전류 제한부가, 상기 비교 결과 신호의 반전 후, 상기 비교부에 흐르는 전류를 제한한다.
본 개시의 제1 및 제2의 측면에서는, 입력 신호와 참조 신호의 전압이 비교되어 비교 결과 신호가 출력되고, 상기 비교 결과 신호가 반전할 때의 천이 속도가 고속화되고, 상기 비교 결과 신호의 반전 후, 상기 비교부에 흐르는 전류가 제한된다.
본 개시의 제3의 측면의 AD 변환기는, 입력 신호와 참조 신호의 전압을 비교하여 비교 결과 신호를 출력하는 비교부와, 상기 비교 결과 신호가 반전할 때의 천이 속도를 고속화하는 정귀환 회로와, 상기 비교 결과 신호의 반전 후, 상기 비교부에 흐르는 전류를 제한하는 전류 제한부를 갖는 비교기와, 상기 비교 결과 신호가 반전한 때의 코드 입력 신호를 기억하여 출력하는 기억부를 구비한다.
본 개시의 제3의 측면에서는, 입력 신호와 참조 신호의 전압이 비교되어 비교 결과 신호가 출력되고, 상기 비교 결과 신호가 반전할 때의 천이 속도가 고속화되고, 상기 비교 결과 신호의 반전 후, 상기 비교부에 흐르는 전류가 제한된다. 그리고, 상기 비교 결과 신호가 반전된 때의 코드 입력 신호가 기억되어 출력된다.
본 개시의 제4의 측면의 고체 촬상 장치는, 입력 신호와 참조 신호의 전압을 비교하여 비교 결과 신호를 출력하는 비교부와, 상기 비교 결과 신호가 반전할 때의 천이 속도를 고속화하는 정귀환 회로와, 상기 비교 결과 신호의 반전 후, 상기 비교부에 흐르는 전류를 제한하는 전류 제한부를 갖는 비교기와, 상기 비교 결과 신호가 반전한 때의 코드 입력 신호를, 코드 출력 신호로서 기억하여 출력하는 기억부를 갖는 AD 변환기와, 화소에 입사된 광을 수광하여 광전 변환함으로써 생성된 전하 신호를, 상기 입력 신호로서 상기 비교부에 출력하는 화소 회로를 구비한다.
본 개시의 제5의 측면의 전자 기기는, 입력 신호와 참조 신호의 전압을 비교하여 비교 결과 신호를 출력하는 비교부와, 상기 비교 결과 신호가 반전할 때의 천이 속도를 고속화하는 정귀환 회로와, 상기 비교 결과 신호의 반전 후, 상기 비교부에 흐르는 전류를 제한하는 전류 제한부를 갖는 비교기와, 상기 비교 결과 신호가 반전한 때의 코드 입력 신호를, 코드 출력 신호로서 기억하여 출력하는 기억부를 갖는 AD 변환기와, 화소에 입사된 광을 수광하여 광전 변환함으로써 생성된 전하 신호를, 상기 입력 신호로서 상기 비교부에 출력하는 화소 회로를 구비하는 고체 촬상 장치를 구비한다.
본 개시의 제4 및 제5의 측면에서는, 입력 신호와 참조 신호의 전압이 비교되어 비교 결과 신호가 출력되고, 상기 비교 결과 신호가 반전할 때의 천이 속도가 고속화되고, 상기 비교 결과 신호의 반전 후, 상기 비교부에 흐르는 전류가 제한된다. 그리고, 상기 비교 결과 신호가 반전된 때의 코드 입력 신호가 코드 출력 신호로서 기억되어 출력된다. 화소 회로에서는, 화소에 입사된 광을 수광하여 광전 변환함으로써 생성된 전하 신호가, 상기 입력 신호로서 상기 비교부에 출력된다.
비교기, AD 변환기, 고체 촬상 장치, 및, 전자 기기는, 독립한 장치라도 좋고, 다른 장치에 조립되는 모듈이라도 좋다.
본 개시의 제1 내지 제5의 측면에 의하면, 비교기의 판정 속도를 향상시키면서, 소비 전력을 저감시킬 수 있도록 한다.
또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.
도 1은 본 개시에 관한 고체 촬상 장치의 개략 구성을 도시하는 도면.
도 2는 화소부의 구성례를 도시하는 블록도.
도 3은 비교기의 상세 구성례를 도시하는 블록도.
도 4는 비교기의 회로도.
도 5는 비교기의 입출력 신호를 도시하는 도면.
도 6은 ADC의 제1의 실시의 형태를 도시하는 블록도.
도 7은 ADC의 제1의 실시의 형태의 회로도.
도 8은 ADC(42) 전체의 동작 및 제어를 설명하는 도면.
도 9는 코드 입력 신호가 다치 신호인 경우를 설명하는 도면.
도 10은 코드 입력 신호가 다치 신호인 경우를 설명하는 도면.
도 11은 코드 입력 신호가 다치 신호인 경우를 설명하는 도면.
도 12는 코드 입력 신호가 다치 신호인 경우를 설명하는 도면.
도 13은 ADC의 제2의 실시의 형태를 도시하는 회로도.
도 14는 제2의 실시의 형태에 관한 ADC의 래치 회로의 레이아웃례를 도시하는 도면.
도 15는 ADC의 제3의 실시의 형태를 도시하는 회로도.
도 16은 ADC의 제4의 실시의 형태를 도시하는 회로도.
도 17은 ADC의 제5의 실시의 형태를 도시하는 회로도.
도 18은 화소의 제1의 실시의 형태를 도시하는 회로도.
도 19는 제1의 실시의 형태에 관한 화소의 동작을 설명하는 타이밍 차트.
도 20은 화소의 제2의 실시의 형태를 도시하는 회로도.
도 21은 화소의 제3의 실시의 형태를 도시하는 회로도.
도 22는 제3의 실시의 형태에 관한 화소의 동작을 설명하는 타이밍 차트.
도 23은 화소의 제4의 실시의 형태를 도시하는 회로도.
도 24는 제4의 실시의 형태에 관한 화소의 동작을 설명하는 타이밍 차트.
도 25는 화소 공유의 제1의 실시의 형태를 도시하는 회로도.
도 26은 제1의 실시의 형태에 관한 공유 화소의 동작을 설명하는 타이밍 차트.
도 27은 화소 공유의 제2의 실시의 형태를 도시하는 회로도.
도 28은 제2의 실시의 형태에 관한 공유 화소의 동작을 설명하는 타이밍 차트.
도 29는 공유 화소의 판독 순서를 설명하는 도면.
도 30은 공유 화소의 판독 순서를 설명하는 도면.
도 31은 공유 화소의 판독 순서를 설명하는 도면.
도 32는 화소 공유의 제3의 실시의 형태를 도시하는 회로도.
도 33은 제3의 실시의 형태에 관한 공유 화소의 동작을 설명하는 타이밍 차트.
도 34는 화소 공유의 제4의 실시의 형태를 도시하는 회로도.
도 35는 수직 방향 분할 제어를 설명하는 도면.
도 36은 2장의 반도체 기판으로 구성되는 예를 설명하는 도면.
도 37은 2장의 반도체 기판으로 구성되는 예를 설명하는 도면.
도 38은 2장의 반도체 기판으로 구성되는 예를 설명하는 도면.
도 39는 2장의 반도체 기판으로 구성되는 예를 설명하는 도면.
도 40은 3장의 반도체 기판으로 구성되는 예를 설명하는 도면.
도 41은 3장의 반도체 기판으로 구성되는 예를 설명하는 도면.
도 42는 3장의 반도체 기판으로 구성되는 예를 설명하는 도면.
도 43은 측면 기판을 이용하여 구성되는 예를 설명하는 도면.
도 44는 측면 기판을 이용하여 구성되는 예를 설명하는 도면.
도 45는 측면 기판을 이용하여 구성되는 예를 설명하는 도면.
도 46은 화소의 제5의 실시의 형태를 도시하는 회로도.
도 47은 제5의 실시의 형태에 관한 화소의 동작을 설명하는 타이밍 차트.
도 48은 화소 감도를 가변으로 하는 제1 구성례를 도시하는 회로도.
도 49는 화소 감도를 가변으로 하는 제2 구성례를 도시하는 회로도.
도 50은 슬로프 경사를 변경하는 제어를 설명하는 도면.
도 51은 코드 입력 신호의 주파수를 변경하는 제어를 설명하는 도면.
도 52는 디커플링 용량의 추가를 설명하는 도면.
도 53은 비트 회수 슬로프 입력에 의한 구동을 설명하는 도면.
도 54는 비트 회수 슬로프 입력에 의한 구동을 설명하는 도면.
도 55는 화소의 제5의 실시의 형태를 도시하는 회로도.
도 56은 광 누출 대책의 제어를 설명하는 도면.
도 57은 반전 동작의 동작 타이밍을 어긋내는 구성을 설명하는 도면.
도 58은 칼럼 ADC의 회로 구성을 도시하는 도면.
도 59는 칼럼 ADC의 회로 구성을 도시하는 도면.
도 60은 칼럼 ADC의 동작을 설명하는 타이밍 차트.
도 61은 흑 레벨 보정의 흑 출력 화소의 배치례를 도시하는 도면.
도 62는 흑 레벨 보정의 보정 방법을 설명하는 도면.
도 63은 흑 레벨 보정의 흑 출력 화소의 기타의 배치례를 도시하는 도면.
도 64는 흑 레벨 보정의 제어의 예를 설명하는 도면.
도 65는 화소의 제7의 실시의 형태를 도시하는 회로도.
도 66은 래치 신호의 인터리브 구동을 설명하는 도면.
도 67은 래치 신호의 인터리브 구동을 설명하는 타이밍 차트.
도 68은 전 비트 동시 판독 구동을 설명하는 도면.
도 69는 전 비트 동시 판독 구동을 설명하는 타이밍 차트.
도 70은 인터리브 구동을 행하는 경우의 래치 회로의 배선 레이아웃례를 도시하는 도면.
도 71은 본 개시에 관한 전자 기기로서의 촬상 장치의 구성례를 도시하는 블록도.
이하, 본 개시를 실시하기 위한 형태(이하, 실시의 형태라고 한다)에 관해 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 고체 촬상 장치의 개략 구성례
2. 비교기의 상세 구성례
3. ADC의 제1의 실시의 형태
4. ADC의 제2의 실시의 형태
5. ADC의 제3의 실시의 형태
6. ADC의 제4의 실시의 형태
7. ADC의 제5의 실시의 형태
8. 화소부의 제1의 실시의 형태
9. 화소부의 제2의 실시의 형태
10.화소부의 제3의 실시의 형태
11. 화소부의 제4의 실시의 형태
12. 화소 공유의 제1의 실시의 형태
13. 화소 공유의 제2의 실시의 형태
14. 화소 공유의 제3의 실시의 형태
15. 화소 공유의 제4의 실시의 형태
16. 복수 기판 구성 1
17. 복수 기판 구성 2
18. 복수 기판 구성 3
19. 화소부의 제5의 실시의 형태
20. 화소부의 제6의 실시의 형태
21. 칼럼 ADC의 구성례
22. 스트리킹 보정 연산
23. 화소부의 제7의 실시의 형태
24. 래치 회로의 출력 제어
25. 전자 기기에의 적용례
<1. 고체 촬상 장치의 개략 구성례>
도 1은, 본 개시에 관한 고체 촬상 장치의 개략 구성을 도시하고 있다.
도 1의 고체 촬상 장치(1)는, 반도체로서 예를 들면 실리콘(Si)를 이용한 반도체 기판(11)에, 화소(21)가 2차원 어레이형상으로 배열된 화소 어레이부(22)를 갖는다. 그리고, 반도체 기판(11)상의 화소 어레이부(22)의 주변에, 화소 구동 회로(23), DAC(D/A Converter)(24), 수직 구동 회로(25), 센스 앰프부(26), 출력부(27), 및 타이밍 생성 회로(28)가 형성되어 있다.
화소(21)는, 도 2에 도시되는 바와 같이, 그 내부에 화소 회로(41)와 ADC(42)를 구비한다. 화소 회로(41)는, 수광한 광량에 응한 전하 신호를 생성하며 또한 축적하는 광전 변환부를 가지며, 광전 변환부에서 얻어진 아날로그의 화소 신호(SIG)를 ADC(42)에 출력한다. ADC(42)는, 화소 회로(41)로부터 공급된 아날로그의 화소 신호(SIG)를 디지털 신호로 변환한다.
ADC(AD 변환기)(42)는, 비교기(51)와 래치 기억부(52)로 구성된다. 비교기(51)는, DAC(24)로부터 공급되는 참조 신호(REF)와 화소 신호(SIG)를 비교하고, 비교 결과를 나타내는 신호로서, 출력 신호(VCO)를 출력한다. 비교기(51)는, 참조 신호(REF)와 화소 신호(SIG)가 동일(한 전압)하게 되었을 때, 출력 신호(VCO)를 반전시킨다.
래치 기억부(52)에는, 입력 신호로서, 그 때의 시각을 나타내는 코드값(BITXn)(n=1 내지 N의 정수)이 입력된다. 그리고, 래치 기억부(52)에서는, 비교기(51)의 출력 신호(VCO)가 반전할 때의 코드값(BITXn)이 유지되고, 그 후, 출력 신호(Coln)로서 판독된다. 이에 의해, ADC(42)로부터, 아날로그의 화소 신호(SIG)를 N비트로 디지털화한 디지털값이 출력된다.
도 1의 화소 구동 회로(23)는, 화소(21) 내의 화소 회로(41) 및 비교기(51)를 구동한다. DAC(24)는, 시간 경과에 응하여 레벨(전압)이 단조 감소하는 슬로프 신호인 참조 신호(REF)를 생성하고, 각 화소(21)에 공급한다. 수직 구동 회로(25)는, 화소(21) 내에서 생성된 디지털의 화소 신호(SIG)를, 타이밍 생성 회로(28)로부터 공급되는 타이밍 신호에 의거하여, 소정의 순번으로 센스 앰프부(26)에 출력한다. 화소(21)로부터 출력된 디지털의 화소 신호(SIG)는 센스 앰프부(26)로 증폭된 후, 출력부(27)로부터 고체 촬상 장치(1)의 외부에 출력된다. 출력부(27)는, 흑 레벨을 보정하는 흑 레벨 보정 처리나 CDS(Correlated Double Sampling ; 상관 2중 샘플링) 처리 등, 소정의 디지털 신호 처리를 필요에 응하여 행하고, 그 후, 외부에 출력한다.
타이밍 생성 회로(28)는, 각종의 타이밍 신호를 생성하는 타이밍 제너레이터 등에 의해 구성되고, 생성한 각종의 타이밍 신호를, 화소 구동 회로(23), DAC(24), 수직 구동 회로(25) 등에 공급한다.
고체 촬상 장치(1)는, 이상과 같이 구성할 수 있다. 또한, 도 1에서는, 상술한 바와 같이, 고체 촬상 장치(1)를 구성하는 모든 회로가, 하나의 반도체 기판(11)상에 형성되도록 설명하였지만, 후술하는 바와 같이, 고체 촬상 장치(1)를 구성하는 회로를 복수장의 반도체 기판(11)으로 나누어 배치하는 구성으로 할 수도 있다.
<2. 비교기의 상세 구성례>
도 3은, 비교기(51)의 상세 구성례를 도시하는 블록도이다.
비교기(51)는, 차동 증폭 회로(61), 정귀환 회로(PFB:positive feedback)(62), 및, 전류 제한부(63)에 의해 구성된다.
도 4는, 차동 증폭 회로(61), 정귀환 회로(PFB:positive feedback)(62), 및, 전류 제한부(63)의 회로 구성을 도시하는 회로도이다.
차동 증폭 회로(61)는, 차동쌍이 되는 트랜지스터(81 및 82), 커런트 미러를 구성하는 트랜지스터(83 및 84), 입력 바이어스 전류(Vb)에 응한 전류(IB)를 공급하는 정전류원으로서의 트랜지스터(85)에 의해 구성되어 있다. 그리고, 트랜지스터(82와 84)의 사이에, 전류 제한부(63)로서의 트랜지스터(86)가 접속되어 있다.
트랜지스터(81, 82, 및 85)는, NMOS(Negative Channel MOS) 트랜지스터로 구성되고, 트랜지스터(83, 84, 및 86)는, PMOS(Positive Channel MOS) 트랜지스터로 구성된다.
차동쌍이 되는 트랜지스터(81 및 82) 중, 트랜지스터(81)의 게이트에는, DAC(24)로부터 출력된 참조 신호(REF)가 입력되고, 트랜지스터(82)의 게이트에는, 화소(21) 내의 화소 회로(41)로부터 출력된 화소 신호(SIG)가 입력된다. 트랜지스터(81과 82)의 소스는, 트랜지스터(85)의 드레인과 접속되고, 트랜지스터(85)의 소스는, GND에 접속되어 있다.
트랜지스터(81)의 드레인은, 커런트 미러 회로를 구성하는 트랜지스터(83 및 84)의 게이트 및 트랜지스터(83)의 드레인과 접속되고, 트랜지스터(82)의 드레인은, 전류 제한부(63)로서의 트랜지스터(86)의 드레인과 접속되어 있다. 트랜지스터(83 및 84)의 소스는, 전원 전압(Vdd)에 접속되어 있다.
전류 제한부(63)로서의 트랜지스터(86)의 소스는, 커런트 미러 회로를 구성하는 트랜지스터(84)의 드레인과 접속되고, 트랜지스터(86)의 게이트는, 정귀환 회로(62) 내의 소정의 접속점에 접속되어 있다.
정귀환 회로(62)는, 3개의 트랜지스터(91 내지 93)로 구성된다. 여기서, 트랜지스터(91)는, PMOS 트랜지스터로 구성되고, 트랜지스터(92 및 93)는, NMOS 트랜지스터로 구성된다.
트랜지스터(84)의 드레인과 트랜지스터(86)의 소스의 접속점이, 차동 증폭 회로(61)의 출력단이 되고, 정귀환 회로(62) 내의 트랜지스터(91)의 게이트와 트랜지스터(92)의 드레인에 접속되어 있다. 차동 증폭 회로(61)로부터 출력된 출력 신호(VCO)는, 비교기(51)의 후단의 래치 기억부(52)(도 2)에 출력됨과 함께, 정귀환 회로(62) 내의 트랜지스터(91)의 게이트에도 출력된다.
트랜지스터(91)의 소스는 전원 전압(Vdd)에 접속되고, 트랜지스터(91)의 드레인은, 트랜지스터(92)의 게이트, 트랜지스터(93)의 드레인, 및, 전류 제한부(63)인 트랜지스터(86)의 게이트에 접속되어 있다. 트랜지스터(92 및 93)의 소스는, GND에 접속되어 있다.
이상과 같이 구성되는 비교기(51)의 동작에 관해 설명한다.
차동 증폭 회로(61)는, 트랜지스터(81)의 게이트에 입력된 참조 신호(REF)와, 트랜지스터(82)의 게이트에 입력된 화소 신호(SIG)를 비교하고, 참조 신호(REF)와 화소 신호(SIG)가 동일(한 전압)하게 되었을 때, 출력 신호(VCO)를 Hi로부터 Low로 반전시킨다.
출력 신호(VCO)가 Hi로부터 Low로 반전된 경우, 정귀환 회로(62)의 트랜지스터(91)가 온 하여, 드레인 전압이 솟아오른다. 트랜지스터(91)의 드레인은, 트랜지스터(92)의 게이트와 접속되어 있기 때문에, 트랜지스터(92)가 온 한다. 트랜지스터(92)가 온 함에 의해, 트랜지스터(91)의 게이트 및 비교기(51)의 출력단이 GND에 접속되기 때문에, 출력 신호(VCO)가 가파르게 GND로 끌려내려간다. 이에 의해, 트랜지스터(91)가 다시 강한 온 상태가 되고, 동시에, 트랜지스터(92)도, 다시 강한 온 상태가 된다.
도 5는, 비교기(51)에 입력되는 신호와, 비교기(51)로부터 출력되는 신호를 도시하는 도면이다.
가령, 비교기(51)에서, 정귀환 회로(62)가 없는 경우, 출력 신호(VCO)는, 도 5에서 파선으로 도시되는 바와 같이, 출력의 반전이 완만하게 되기 때문에, 출력의 반전 검출에 시간이 걸린다.
그러나, 정귀환 회로(62)를 마련함에 의해, 상술한 바와 같이, 출력 신호(VCO)는, 도 5에서 실선으로 도시되는 바와 같이 가파르게 GND로 끌려내려가, 출력 신호(VCO)의 천이 속도가 고속화된다. 이에 의해, 비교기(51)의 판정 속도를 향상시킬 수 있다.
또한, 정귀환 회로(62)에서는, 트랜지스터(91 및 92)가, 일단 온으로 되면 원래대로 되돌아오지 않기 때문에, 도 5에 도시되는 바와 같이, 초기화 신호(INI)에 의해, 비교 동작의 처음에 트랜지스터(93)를 온 시킴으로써, 정귀환 회로(62)가 초기 상태로 설정된다.
전류 제한부(63)의 기능에 관해 설명한다.
가령, 전류 제한부(63)로서의 트랜지스터(86)가 마련되지 않는다고 하면, 차동 증폭 회로(61)의 트랜지스터(84)로부터 정귀환 회로(62)의 트랜지스터(92)에 흐르는, 출력 신호(VCO)를 고속화하기 위한 매우 큰 전류가, 흐른 채로의 상태가 된다.
그러나, 전류 제한부(63)로서의 트랜지스터(86)를, 차동 증폭 회로(61) 내의 트랜지스터(82와 84)의 사이에 삽입함으로써, 출력 신호(VCO)의 반전 후에, 차동 증폭 회로(61)의 트랜지스터(84)로부터 정귀환 회로(62)의 트랜지스터(92)에 흐르다 매우 큰 전류가 제한된다. 제한된 때의 전류의 크기는, 차동 증폭 회로(61)의 커런트 미러의 트랜지스터(83 및 84)에 흐르는 전류로 결정되고, 커런트 미러의 트랜지스터(83 및 84)에 흐르는 전류는, 정전류원으로서의 트랜지스터(85)의 입력 바이어스 전류(Vb)에 의해 결정되기 때문에, 트랜지스터(85)를 흐르는 전류(IB)로 된다.
따라서 비교기(51)의 일련의 동작에서는, 최초에, 참조 신호(REF)가 화소 신호(SIG)보다도 큰 상태에서는, 입력 바이어스 전류(Vb)에 의해 제한된 전류(IB)가 흐른다. 그리고, 참조 신호(REF)와 화소 신호(SIG)가 동일하게 되었을 때에, 비교기(51) 내에서, 매우 큰 전류가 순간적으로 흘러서, 출력 신호(VCO)의 반전이 고속화된다. 그리고, 출력 신호(VCO)의 반전 후, 입력 바이어스 전류(Vb)에 의해 제한된 전류(IB)와, 그 미러 전류(IB)가 비교기(51) 내를 흐른다. 따라서 전류 제한부(63)를 마련함에 의해, 비교 판정후는, 비교기(51) 내를 흐르는 전류가, 초기 전류(IB)의 2배로 수속되어, 소비 전력이 억제된다.
즉, 고체 촬상 장치(1)의 화소(21) 내에 마련된 비교기(51)에 의하면, 비교기(51)의 판정 속도를 향상시키면서, 소비 전력을 저감시킬 수 있다.
<3. ADC의 제1의 실시의 형태>
도 6은, ADC(42)의 제1의 실시의 형태를 도시하는 블록도이고, 도 3에 도시한 비교기(51)의 상세 구성에, 래치 기억부(52)를 더한 ADC(42) 전체의 구성례를 도시하고 있다.
도 7은, 도 4에 도시한 비교기(51)의 회로도에, 래치 기억부(52)의 회로 구성을 더한, ADC(42) 전체의 회로도이다.
도 8은, 도 5에 도시한 비교기(51)의 입출력 신호에, 래치 기억부(52)의 동작 및 제어를 나타내는 신호를 더한, ADC(42) 전체의 동작 및 제어를 나타내는 신호를 도시하고 있다.
또한, 도 6 이후의 설명에서는, 그때까지 설명한 부분과 대응하는 부분에는 동일한 부호를 붙이고 있고, 중복되는 부분에 관한 설명은 적절히 생략한다.
래치 기억부(52)에는, 도 7의 회로도에 도시되는 바와 같이, AD 변환 비트수인 N비트에 대응하여, N개의 래치 회로(데이터 기억부(01-1 내지 101-N))가 마련되어 있다. 또한, 이하에 있어서, N개의 래치 회로(101-1 내지 101-N) 각각을 특히 구별할 필요가 없는 경우는, 단지 래치 회로(101)라고 기술한다.
N개의 래치 회로(101-1 내지 101-N)의 트랜지스터(111)의 게이트에는, 비교기(51)의 출력 신호(VCO)가 입력된다.
n비트째의 래치 회로(101-n)의 트랜지스터(111)의 드레인에는, 그 때의 시각을 나타내는 0 또는 1의 코드 입력 신호(코드값)(BITXn)가 입력된다. 코드 입력 신호(BITXn)는, 예를 들면, 그레이 코드 등의 비트 신호이다. 래치 회로(101-n)에서는, 트랜지스터(111)의 게이트에 입력된 비교기(51)의 출력 신호(VCO)가 반전한 시점의 데이터(LATn)가 기억된다.
n비트째의 래치 회로(101-n)의 트랜지스터(112)의 게이트에는, 판독의 제어 신호(WORD)가 입력된다. n비트째의 래치 회로(101-n)의 판독 타이밍이 되었을 때에, 도 8에 도시되는 바와 같이 제어 신호(WORD)가 Hi가 되고, n비트째의 래치 신호(코드 출력 신호)(Coln)가, 래치 신호 출력선(114)으로부터 출력된다.
이상과 같이 래치 기억부(52)가 구성됨에 의해, ADC(42)는, 적분형의 AD 변환기로서 동작할 수 있다.
또한, 상술한 예에서는, 1회의 슬로프 신호(참조 신호(REF))를 이용하여 출력 신호(VCO)를 구동하고, 비트수만큼의 N개의 래치 회로(101-1 내지 101-N)에 동시 입력하고, 병렬로 처리하는 구성으로 하였지만, 하나의 래치 회로(101)에, 슬로프 신호를 N회 반복 입력함으로써 N비트로 AD 변환하는 구성으로 하는 것도 가능하다. 이 경우, 코드 입력 신호(BITXn)는 매회 다른 신호가 된다.
<코드 입력 신호(BITXn)가 다치(多値)인 경우의 예>
상술한 예에서는, 코드 입력 신호(BITXn)가 0 또는 1의 2치의 신호(전압)이었지만, 코드 입력 신호(BITXn)를 3치 이상의 다치 신호로 하는 것도 가능하다.
도 9는, 출력 신호(VCO)가 반전한 후의 상태인, 래치 회로(101-n)가 데이터를 기억하고 있는 상태의 회로도를 도시하고, 도 10은, 제어 신호(WORD)가 Hi가 되어, 기억되어 있던 데이터 판독되는 상태의 래치 회로(101-n)의 회로도를 도시하고 있다. 여기서는, 도 9에 도시되는 바와 같이, 래치 신호 출력선(114)에 초기 상태로서 전원 전압(Vdd)이 공급되어 있고, 코드 입력 신호(BITXn)로서, 4치의 신호가 입력되는 예에 관해 설명한다.
도 9에 도시되는 데이터 기억 상태에서의 트랜지스터(113)의 게이트 전압을 Vin이라고 하면, 래치 회로(101) 내에 발생한 기생 용량(Cs 및 Cb)에 기억되는 전(全) 전하량(Q)은, Q=Vi*Cb+(Vi-Vdd)*Cs로 표시할 수 있다.
제어 신호(WORD)가 Hi가 되어, 기억되어 있던 데이터 판독되는 상태가 되면, 도 10에 도시되는 바와 같이, 래치 회로(101)가 래치 신호 출력선(114)를 통하여 전류원(115)와 접속된 상태가 되고, 래치 회로(101)는, 도 11에 도시되는 바와 같이, 오페 앰프로서 동작하고, 트랜지스터(113)의 게이트에 귀환(歸還)이 걸린다.
오페 앰프로서 동작하는 상태에서, 트랜지스터(113)의 게이트 전압을 Vx, 래치 신호 출력선(114)에 출력되는 신호(전압)를 Vo, 게인(Av)이라고 하면, 기생 용량(Cs 및 Cb)에 기억되는 전(全) 전하량(Q)는, Q=Vx*Cb+(Vx-Vo)*Cs로 표시할 수 있고, 출력 전압(Vo)은, Vo=-Av*Vx로 표시할 수 있다.
그래서, Q=Vx*Cb+(Vx-Vo)*Cs와, Vo=-Av*Vx의 관계식으로부터, Vo를 구하면,
Vo={Cs*Vdd-(Cs+Cb)*Vi}/{(Cb+Cs)/Av+Cs}
로 표시할 수 있고, 게인(Av)를 무한대라고 하면,
Vo=Vdd-{(Cb+Cs)/Cs}*Vi
로 표시되기 때문에, 출력 전압(Vo)은, 도 12에 도시되는 바와 같이, 초기 전압(Vdd)을 기준으로, 입력 전압(Vin)에 대응하는 4치가 된다.
이상과 같이, 래치 회로(101)에 입력하는 코드 입력 신호(BITXn)를 다치의 신호로 함에 의해, 래치 회로(101)의 총수를 삭감하여, ADC(42)의 회로 면적을 삭감할 수 있다.
<4. ADC의 제2의 실시의 형태>
도 13은, ADC(42)의 제2의 실시의 형태를 도시하는 회로도이다.
도 13에 도시되는 ADC(42)의 제2의 실시의 형태에서는, 래치 기억부(52) 내의 래치 회로(101-1 내지 101-N)가, 래치 회로(101'-1 내지 101'-N)로 변경되어 있고, 기타의 구성은 제1의 실시의 형태와 마찬가지이다.
제1의 실시의 형태의 래치 회로(101)에서는, 코드 입력 신호(BITXn)를 입력하는 입력 배선과, 래치 신호(Coln)를 출력하는 출력 배선이, 제각기 마련되어 있지만, 제2의 실시의 형태의 래치 회로(101')에서는, 그들이 공통화되어 있다.
즉, 출력 신호(VCO)가 입력되는 트랜지스터(111)의 드레인이, 제어 신호(WORD)가 입력되는 트랜지스터(112)의 드레인과 같은 래치 신호 출력선(114)에 접속되어 있다.
도 14는, 제2의 실시의 형태의 래치 회로(101')를 반도체 기판(11)에 형성한 경우의 레이아웃례를 도시하는 도면이다.
도 14에는, 트랜지스터(111)의 게이트(111G), 소스(111S), 및 드레인(111D), 트랜지스터(112)의 게이트(112G), 소스(112S), 및 드레인(112D), 및, 트랜지스터(113)의 게이트(113G), 소스(113S), 및 드레인(113D)이 도시되어 있다.
도 14에 도시되는 바와 같이, 트랜지스터(111)의 드레인(111D)와 트랜지스터(112)의 드레인(112D)은, 함께, 래치 신호 출력선(114)에 접속되어 있다. 트랜지스터(111)의 소스(111S)와 트랜지스터(113)의 게인(113G)은, 접속 배선(116)에 의해 접속되어 있다.
반도체 기판(11) 내에 형성되는 드레인 영역 및 소스 영역은, 확산층(불순물 영역)으로 형성된다.
이와 같이, 트랜지스터(111)의 드레인(111D)과 트랜지스터(112)의 드레인(112D)을 공통화하여, 1개의 래치 신호 출력선(114)에 접속함으로써, 배선수를 삭감할 수 있고, 인접 사이의 기생 용량이 저감되기 때문에 부하가 경감하고, 고속 동작과 면적 축소가 가능해진다.
<5. ADC의 제3의 실시의 형태>
도 15는, ADC(42)의 제3의 실시의 형태를 도시하는 회로도이다.
ADC(42)의 제3의 실시의 형태는, 도 13에 도시한 제2의 실시의 형태와 비교하면, 비교기(51) 내의 정귀환 회로(62)의 후단에, NMOS 트랜지스터(131)와 PMOS 트랜지스터(132)를 이용한 인버터(121)가 새롭게 마련되어 있다.
또한, 인버터(121)에 의해 반전된 신호가 비교기(51)의 출력 신호(VCO)가 되기 때문에, 인버터(121)의 입력은, 정귀환 회로(62)의 트랜지스터(91)의 게이트가 아니라 드레인에 접속되어 있다. 즉, 제3의 실시의 형태에서는, 제2의 실시의 형태의 정귀환 회로(62)의 출력 신호(VCO)를 반전한 신호가, 인버터(121)의 입력 신호가 된다.
래치 회로(101')에 기록되는 코드 입력 신호(BITXn)는 고속으로 천이하는 신호이기 때문에, 래치 회로(101')의 트랜지스터(111)와 정귀환 회로(62)의 트랜지스터(91)가 직접 접속되어 있으면, 코드 입력 신호(BITXn)가, 트랜지스터(111)의 게이트-드레인 사이의 기생 용량을 통하여 비교기(51)의 출력을 흔들어 버린다.
그래서, 도 15에 도시한 바와 같이, 인버터(121)를 개재시킴에 의해, 코드 입력 신호(BITXn)의 영향을 억제할 수 있다.
<6. ADC의 제4의 실시의 형태>
도 16은, ADC(42)의 제4의 실시의 형태를 도시하는 회로도이다.
ADC(42)의 제4의 실시의 형태에서는, 비교기(51) 내의 차동 증폭 회로(61)에서, 전류 제한부(63)를 구성하는 트랜지스터(86)와 대칭의 위치, 즉, 참조 신호(REF)가 입력되는 트랜지스터(81)의 드레인과, 커런트 미러의 일방인 트랜지스터(83)의 드레인과의 사이에, 전류 제한부(63)를 구성하는 트랜지스터(86)와 동일 타입(PMOS)의 트랜지스터(141)가 새롭게 추가되어 있다. 트랜지스터(141)의 게이트는 GND에 접속되어 있다.
상술한 제1 내지 제3의 실시의 형태에서는, 트랜지스터(86)가, 차동 증폭 회로(61) 내의 편측(우측)에만 존재하기 때문에, 좌우에서 특성이 흐트러질 우려가 있다. 그래서, 전류 제한부(63)로서의 트랜지스터(86)와 동일 타입(PMOS)의 트랜지스터(141)를 더미 트랜지스터로서 마련함에 의해, 특성 흐트러짐의 발생을 억제할 수 있다.
<7. ADC의 제5의 실시의 형태>
도 17은, ADC(42)의 제5의 실시의 형태를 도시하는 회로도이다.
ADC(42)의 제5의 실시의 형태에서는, 비교기(51) 내의 차동 증폭 회로(61)에서, 제4의 실시의 형태와 마찬가지로, 전류 제한부(63)를 구성하는 트랜지스터(86)와 대칭의 위치에, 전류 제한부(63)로서의 트랜지스터(86)와 동일 타입(PMOS)의 트랜지스터(151)가, 더미 트랜지스터로서 마련되어 있다.
제5의 실시의 형태의 트랜지스터(151)가 제4의 실시의 형태의 트랜지스터(141)와 다른 점은, 트랜지스터(151)의 게이트가, 전류 제한부(63)인 트랜지스터(86)의 게이트와 같은 접속점에 접속되어 있고, 트랜지스터(86)와 마찬가지로 제어되는 점이다. 이에 의해, 회로 구성뿐만 아니라, 트랜지스터(151)의 동작도, 트랜지스터(86)와 같게 맞출 수 있다.
<신호 판독시의 비교기 오프 제어>
ADC(42)의 동작은, 도 8에 도시한 바와 같이, 참조 신호(REF)와 화소 신호(SIG)를 비교 판정하고, 코드 입력 신호(BITXn)에 의거하여, 참조 신호(REF)와 화소 신호(SIG)가 동일하게 되었을 때의 데이터(LATn)를 래치
기억부(52)에 기록하는 신호 기록 기간과, 래치 기억부(52)에 기억한 데이터(LATn)를 래치 신호(Coln)로서 출력하는 신호 판독 기간으로 나누어진다.
출력 신호(VCO)의 반전 후는, 비교기(51) 내에서는, 상술한 바와 같이 초기 전류(IB)의 2배의 전류가 흐르고 있지만, 신호 판독 기간에서는, 이 전류는 불필요한 전류이다.
그래서, 신호 기록 기간이 종료되고, 신호 판독 기간이 되었을 때에는, 비교기(51)의 트랜지스터(81)의 게이트에 공급하는 참조 신호(REF)의 전압을, 트랜지스터(81)가 오프 하는 레벨(도 19에서 후술하는 스탠바이 전압(Vstb))까지 내리도록 제어할 수 있다. 이에 의해, 차동 증폭 회로(61)의 좌측에 흐르는 전류가 제로로 되고, 이것을 카피한 우측의 전류도 제로로 되기 때문에, 정귀환 회로(62)의 트랜지스터(92)에는 정상 전류가 흐르지 않는다. 따라서 리크를 제외하면, 신호 판독 기간의 소비 전류를 제로로 할 수 있고, 소비 전력의 저감에 더욱 공헌할 수 있다.
<화소부의 상세 구성례>
<8. 화소부의 제1의 실시의 형태>
도 18은, 화소(21)의 제1의 실시의 형태를 도시하는 회로도이고, 도 16에 도시한 제5의 실시의 형태에 관한 ADC(42)의 회로에, 화소 회로(41)의 상세를 추가하여 도시한 도면이다.
또한, 비교기(51)의 회로 구성은, 도 16에 도시한 회로 구성을 채용하고 있지만, 기타의 회로 구성을 채용하여도 좋다.
화소 회로(41)는, 광전 변환부로서의 포토 다이오드(PD)(171), 배출 트랜지스터(172), 전송 트랜지스터(173), 리셋 트랜지스터(174), 및, FD(부유 확산층)(175)로 구성되어 있다.
배출 트랜지스터(172)는, 노광 기간을 조정하는 경우에 사용된다. 구체적으로는, 노광 기간을 임의의 타이밍에서 시작하고 싶은 때에 배출 트랜지스터(172)를 온 시키면, 그때까지의 사이에 포토 다이오드(171)에 축적되어 있던 전하가 배출되기 때문에, 배출 트랜지스터(172)가 오프 된 이후로부터, 노광 기간이 시작되게 된다.
전송 트랜지스터(173)는, 포토 다이오드(171)에서 생성된 전하를 FD(175)에 전송한다. 리셋 트랜지스터(174)는, FD(175)에 유지되어 있는 전하를 리셋한다. FD(175)는, 차동 증폭 회로(61)의 트랜지스터(82)의 게이트에 접속되어 있다. 이에 의해, 차동 증폭 회로(61)의 트랜지스터(82)는, 화소 회로(41)의 증폭 트랜지스터로서도 기능한다.
리셋 트랜지스터(174)의 소스는, 차동 증폭 회로(61)의 트랜지스터(82)의 게이트, 및, FD(175)에 접속되어 있고, 리셋 트랜지스터(174)의 드레인은, 트랜지스터(82)의 드레인과 접속되어 있다. 따라서 FD(175)의 전하를 리셋하기 위한 고정의 리셋 전압이 없다. 이것은, 차동 증폭 회로(61)의 회로 상태를 제어함으로써, FD(175)를 리셋하는 리셋 전압을, 참조 신호(REF)를 이용하여 임의로 설정 가능하기 때문이다.
<화소부 타이밍 차트>
도 19의 타이밍 차트를 참조하여, 도 18에 도시한 화소(21)의 동작에 관해 설명한다.
처음에, 시각(t1)에서, 참조 신호(REF)가, 그때까지의 스탠바이 전압(Vstb)부터, FD(175)의 전하를 리셋하는 리셋 전압(Vrst)으로 설정되고, 리셋 트랜지스터(174)가 온 됨에 의해, FD(175)의 전하가 리셋된다. 또한, 시각(t1)에서는, 정귀환 회로(62)의 트랜지스터(93)의 게이트에 공급된 초기화 신호(INI)가 Hi로 설정되고, 정귀환 회로(62)가 초기 상태로 설정된다.
시각(t2)에서, 참조 신호(REF)가 소정의 전압(Vu)까지 솟아오르고, 참조 신호(REF)와 화소 신호(SIG)의 비교가 시작된다. 이 시점에서는, 참조 신호(REF)가 화소 신호(SIG)보다도 크기 때문에 출력 신호(VCO)는 Hi로 되어 있다.
참조 신호(REF)와 화소 신호(SIG)가 동일하게 되었다고 판정된 시각(t3)에서, 출력 신호(VCO)가 반전(Low로 천이)된다. 출력 신호(VCO)가 반전되면, 상술한 바와 같이 정귀환 회로(62)에 의해 출력 신호(VCO)의 반전이 고속화된다. 또한, 래치 기억부(52)의 래치 회로(101'-n)(n=1 내지 N)에서는, 출력 신호(VCO)가 반전한 시점의 데이터(LATn)가 기억된다.
신호 기록 기간이 종료되고, 또한, 신호 판독 기간의 시작 시각인 시각(t4)에서, 비교기(51)의 트랜지스터(81)의 게이트에 공급하는 참조 신호(REF)의 전압이, 트랜지스터(81)가 오프 하는 레벨(스탠바이 전압(Vstb))까지 끌려내려간다. 이에 의해, 신호 판독 기간 중의 비교기(51)의 소비 전류가 억제된다.
시각(t5)에서, 제어 신호(WORD)가 Hi가 되고, n비트째의 래치 신호(Coln)(n=1 내지 N)가, 래치 신호 출력선(114)으로부터 출력된다. 여기서 취득되는 데이터는, CDS(Correlated Double Sampling ; 상관 2중 샘플링) 처리할 때의 리셋 레벨의 P상 데이터가 된다.
시각(t6)에서, 참조 신호(REF)가 소정의 전압(Vu)까지 솟아오름과 함께, 트랜지스터(93)의 게이트에 공급되는 초기화 신호(INI)가 Hi로 설정되고, 정귀환 회로(62)가 재차 초기 상태로 설정된다.
시각(t7)에서, 화소 회로(41)의 전송 트랜지스터(173)가 온 되고, 포토 다이오드(171)에서 생성된 전하가 FD(175)에 전송된다.
초기화 신호(INI)가 Low로 되돌아온 후, 참조 신호(REF)와 화소 신호(SIG)의 비교가 시작된다. 이 시점에서는, 참조 신호(REF)가 화소 신호(SIG)보다도 크기 때문에 출력 신호(VCO)는 Hi로 되어 있다.
그리고, 참조 신호(REF)와 화소 신호(SIG)가 동일하게 되었다고 판정된 시각(t8)에서, 출력 신호(VCO)가 반전(Low로 천이)된다. 출력 신호(VCO)가 반전되면, 정귀환 회로(62)에 의해 출력 신호(VCO)의 반전이 고속화된다. 또한, 래치 기억부(52)의 래치 회로(101'-n)(n=1 내지 N)에서는, 출력 신호(VCO)가 반전한 시점의 데이터(LATn)가 기억된다.
신호 기록 기간이 종료되고, 또한, 신호 판독 기간의 시작 시각인 시각(t9)에서, 비교기(51)의 트랜지스터(81)의 게이트에 공급하는 참조 신호(REF)의 전압이, 트랜지스터(81)가 오프 하는 레벨(스탠바이 전압(Vstb))까지 끌려내려간다. 이에 의해, 신호 판독 기간 중의 비교기(51)의 소비 전류가 억제된다.
시각(t10)에서, 제어 신호(WORD)가 Hi가 되고, n비트째의 래치 신호(Coln)(n=1 내지 N)가, 래치 신호 출력선(114)으로부터 출력된다. 여기서 취득되는 데이터는, CDS(Correlated Double Sampling ; 상관 2중 샘플링) 처리할 때의 신호 레벨의 D상 데이터가 된다. 시각(t11)은, 상술한 시각(t1)와 같은 상태이고, 다음의 1V(1수직 주사 기간)의 구동이 된다.
이상의 화소(21)의 구동에 의하면, 최초에, P상 데이터(리셋 레벨)가 취득된 후, 판독되고, 다음에, D상 데이터(신호 레벨)가 취득되고, 판독된다.
이상의 동작에 의해, 고체 촬상 장치(1)의 화소 어레이부(22)의 각 화소(21)는, 전 화소 동시에 리셋하고, 또한, 전 화소 동시에 노광하는 글로벌 셔터 동작이 가능하다. 전 화소가 동시에 노광 및 판독을 행할 수 있기 때문에, 통상, 화소 내에 마련되는, 전하가 판독될 때까지의 사이, 전하를 유지하는 유지부가 불필요하다. 또한, 화소(21)의 구성에서는, 칼럼 병렬 판독형의 고체 촬상 장치로 필요하였던, 화소 신호(SIG)를 출력하는 화소를 선택하기 위한 선택 트랜지스터 등도 불필요하다.
도 19를 참조하여 설명한 화소(21)의 구동에서는, 배출 트랜지스터(172)가 항상 오프로 제어되어 있다. 그러나, 도 19에서 파선으로 도시되는 바와 같이, 소망하는 시각에서, 배출 신호(OFG)를 Hi로 설정하여 배출 트랜지스터(172)를 일단 온 시킨 후, 오프 시킴에 의해, 임의의 노광 기간을 설정하는 것도 가능하다.
<9. 화소부의 제2의 실시의 형태>
도 20은, 화소(21)의 제2의 실시의 형태를 도시하는 회로도이다.
화소(21)의 제2의 실시의 형태에서는, 정귀환 회로(62) 내의 트랜지스터(91과 92)의 사이에, PMOS 트랜지스터(181)가 추가되어 있다. PMOS 트랜지스터(181)의 소스는, 트랜지스터(91)의 드레인에 접속되고, PMOS 트랜지스터(181)의 드레인은, 트랜지스터(92)의 드레인에 접속되어 있다. PMOS 트랜지스터(181)의 게이트에는 초기화 신호(INI)가 입력된다.
도 18에 도시한 제1의 실시의 형태에 관한 화소(21)의 회로 구성에서는, 시각(t1)에서, 참조 신호(REF)의 전압이 리셋 전압(Vrst)으로 설정되고, 화소 회로(41)의 FD(175)의 전하 리셋을 행하고 있는 사이, 정귀환 회로(62)의 트랜지스터(91)의 게인에도 리셋 전압(Vrst)이 입력된다. 이 때, 정귀환 회로(62) 내에서, 전원 전압(Vdd)부터 GND에 관통 전류가 계속 흐르는 상태가 발생한다. 이 상태를 회피하기 위해, 도 20의 제2의 실시의 형태에 관한 화소(21)에서는, 정귀환 회로(62) 내의 트랜지스터(91과 92)의 사이에, 트랜지스터(93)와 같은 초기화 신호(INI)로 제어되는 PMOS 트랜지스터(181)가 추가되어 있다. 이에 의해, 트랜지스터(93)가 Hi의 초기화 신호(INI)에 의해 온으로 되어 있는 사이, PMOS 트랜지스터(181)는 오프로 되기 때문에, 정귀환 회로(62)의 트랜지스터(91)로부터 트랜지스터(93)에 흐르는 전류를 커트할 수 있다. 도 20의 제2의 실시의 형태에 관한 화소(21)의 구동은, 도 19와 같다.
<10. 화소부의 제3의 실시의 형태>
도 21은, 화소(21)의 제3의 실시의 형태를 도시하는 회로도이다.
도 21에 도시되는 화소(21)의 제3의 실시의 형태는, FD(175)의 전하 리셋시에 정귀환 회로(62) 내를 관통 전류가 계속 흐르는 상태를 억제하는 기타의 회로 구성례이다.
도 20에 도시한 제2의 실시의 형태에 관한 화소(21)의 회로에서는, 동일한 초기화 신호(INI)를 트랜지스터(93)와 PMOS 트랜지스터(181)에 입력하고 있기 때문에, 초기화 신호(INI)가 Low로 천이한 순간에, PMOS 트랜지스터(181)의 소스에 축적되어 있는 전하가, 인젝션으로 되고, 전류 제한부(63)를 구성하는 트랜지스터(86)의 노드에 분압한다. 이 때의 인젝션량에 의해서는 오동작할 우려가 있다. 이 오동작을 방지하기 위해, 제3의 실시의 형태에서는, 트랜지스터(93)에 입력되는 초기화 신호(INI)와, PMOS 트랜지스터(181)에 입력되는 초기화 신호(INI2)가 나뉘어진다.
도 22는, 제3의 실시의 형태에 관한 화소(21)의 동작을 도시하는 타이밍 차트를 도시하고 있다.
도 22에 도시되는 바와 같이, 초기화 신호(INI)와 초기화 신호(INI2)는, 동시에 Hi가 되지만, Low로 되는 타이밍이 다르다. 즉, 초기화 신호(INI2)가 Low로 된 후에, 초기화 신호(INI)가 Low가 되도록 제어된다. 기타의 동작은, 도 19를 참조하여 설명한 제1의 실시의 형태와 마찬가지이다.
<11. 화소부의 제4의 실시의 형태>
도 23은, 화소(21)의 제4의 실시의 형태를 도시하는 회로도이다.
도 23에 도시되는 화소(21)의 제4의 실시의 형태는, FD(175)의 전하 리셋시에 정귀환 회로(62) 내를 관통 전류가 계속 흐르는 상태를 억제하는 또 기타의 회로 구성례이다.
제4의 실시의 형태에서는, 도 21에 도시한 제3의 실시의 형태에 관한 PMOS 트랜지스터(181)에 대신하여, NMOS 트랜지스터(182)가 배치되어 있다. NMOS 트랜지스터(182)의 게이트에는, 제3의 실시의 형태에 관한 PMOS 트랜지스터(181)에 입력되는 초기화 신호(INI2)의 반전 신호인 초기화 신호(xINI2)가 입력된다.
도 24는, 제4의 실시의 형태에 관한 화소(21)의 동작을 도시하는 타이밍 차트를 도시하고 있다.
제4의 실시의 형태에 관한 화소(21)는, 초기화 신호(INI2)의 반전 신호인 초기화 신호(xINI2)에 의해 구동되는 점을 제외하고, 제3의 실시의 형태에 관한 화소(21)와 마찬가지로 구동된다.
제3의 실시의 형태와 제4의 실시의 형태의 2개의 회로 구성은, 레이아웃 효율 등을 고려하여 적합한 쪽을 선택하면 좋다.
<12. 화소 공유의 제1의 실시의 형태>
지금까지 설명한 각 실시의 형태는, 하나의 화소(21) 내에 하나의 ADC(42)가 배치되는 구성으로 되어 있지만, 복수의 화소(21)에서, 하나의 ADC(42)를 공유하는 구성으로 할 수도 있다.
도 25는, 화소 공유의 제1의 실시의 형태를 도시하는 회로도이다.
도 25에 도시되는 화소 공유의 제1의 실시의 형태에서는, 화소(21)마다 배치되는 화소 회로(41-q)(q=1 내지 4의 어느 하나)에는, 포토 다이오드(171q), 배출 트랜지스터(172q), 및, 전송 트랜지스터(173q)가 포함되고, 4개의 화소 회로(41-1 내지 41-4)에서, 하나의 리셋 트랜지스터(174) 및 FD(175), 및, ADC(42)가 공유되어 있다.
비교기(51)의 회로 구성은, 도 23에 도시한 회로 구성을 채용하고 있지만, 기타의 회로 구성을 채용하여도 좋다.
도 26은, 도 25에 도시한 제1의 실시의 형태에 관한 화소 공유인 경우의, 화소 회로(41-q)(q=1 내지 4의 어느 하나)를 갖는 화소(21)의 동작을 도시하는 타이밍 차트를 도시하고 있다.
화소(21)의 동작은, 배출 신호(OFG)와 전송 신호(TX)가, 화소 회로(41-q) 내의 배출 트랜지스터(172q)와 전송 트랜지스터(173q)에 대응하는 배출 신호(OFGq)와 전송 신호(TXq)인 점을 제외하고, 도 24와 마찬가지이다.
<13. 화소 공유의 제2의 실시의 형태>
도 27은, 화소 공유의 제2의 실시의 형태를 도시하는 회로도이다.
도 27에 도시되는 화소 공유의 제2의 실시의 형태에서는,
화소(21)마다 배치되는 화소 회로(41-q)(q=1 내지 4의 어느 하나)에, 포토 다이오드(171q), 배출 트랜지스터(172q), 전송 트랜지스터(173q), 리셋 트랜지스터(174q), FD(175q), 및, 화소 회로(41-q)의 증폭 트랜지스터로서 기능하는 차동 증폭 회로(61)의 트랜지스터(82q)가 포함된다.
그리고, 4개의 화소 회로(41-1 내지 41-4)에서, 차동 증폭 회로(61)의 트랜지스터(82q)를 제외한 ADC(42)가 공유되어 있다.
화소 공유의 제2의 실시의 형태에서도, 비교기(51)의 회로 구성은, 도 23에 도시한 회로 구성을 채용하고 있지만, 기타의 회로 구성을 채용하여도 좋다.
도 28은, 도 27에 도시한 제2의 실시의 형태에 관한 화소 공유인 경우의, 화소 회로(41-q)를 갖는 화소(21)의 동작을 도시하는 타이밍 차트를 도시하고 있다.
도 28에서는, 배출 신호(OFG), 리셋 신호(RST), 및 전송 신호(TX)가, 화소 회로(41-q)에 대응하여, 배출 신호(OFGq), 리셋 신호(RSTq), 전송 신호(TXq)로 되어 있다.
또한, 도 28에서는, 시각(t10)에서 제어 신호(WORD)가 Hi가 되어, 화소 회로(211-q)의 D상 데이터가 판독된 후, 시각(t11)에서, 참조 신호(REF)의 전압이, 화소 회로(41-q)가 포함되는 화소(21)를 비선택으로 하기 위한 전압(비선택 전압(Vnsel))으로 설정되고, 리셋 트랜지스터(174q)의 리셋 신호(RSTq)가 Hi로 된다. 이에 의해, FD(175q)가, 비선택 전압(Vnsel)으로 설정된다.
비선택 전압(Vnsel)은, 선택 트랜지스터의 오프 상태에 대응하는 것이고, 화소 신호(SIG)를 출력하지 않는 화소 회로(41-q)를 오프 시키는 전위로, 또한, 전송 트랜지스터(173q)를 통하여, 전하가 포토 다이오드(171q)에 역류하지 않는 전압이다.
화소 신호(SIG)를 출력하는 화소 회로(41-q)의 선택은, 시각(t1)에서, 참조 신호(REF)의 전압을 리셋 전압(Vrst)으로 설정하여 FD(175)의 전압을 리셋 전압(Vrst)으로 설정함으로써 행하여진다.
즉, 제2의 실시의 형태에 관한 화소 공유에서는, 시각(t1)의 리셋 전압(Vrst)의 설정에 의해, 4개의 화소 회로(41) 중의 하나가 선택되고, 화소 신호(SIG)가 출력된 후, 시각(t11)에서, FD(175)의 전압이 비선택 전압(Vnsel)으로 설정됨으로써, 그때까지 선택되어 있던 화소 회로(41)가 비선택으로 된다. 예를 들면, 리셋 전압(Vrst)이 2V라고 하면, 비선택 전압(Vnsel)은 0.6V 정도로 할 수 있다.
이와 같이, 제2의 실시의 형태에 관한 화소 공유의 회로 구성에서는, 참조 신호(REF)에 의해 FD(175)의 전압을 임의로 설정 가능한 점을 이용하여, 선택 트랜지스터를 마련하는 일 없이, 각 화소 회로(211)의 선택 조작을 행할 수가 있다.
제2의 실시의 형태에 관한 화소 공유의 회로 구성에서는 ADC(42)를 공유하는 4화소를, 제1 화소 내지 제 4화소로 부르기로 하면, 고체 촬상 장치(1)는, 「P상 데이터의 판독(P), 전하의 FD로의 전송(전송), D상 데이터의 판독(D)」=「P, 전송, D「」를, 제1 화소 내지 제 4화소의 순서로, 「P, 전송, D, P, 전송, D, P, 전송, D, P, 전송, D」와 같이 실행한다.
<공유 화소의 판독 순서>
예를 들면, 제1 또는 제2의 실시의 형태에 관한 화소 공유에서는, 공유되어 있는 4화소(4개의 화소(21))의 화소 신호(SIG)는, 상술한 바와 같이 소정의 순번으로 차례로 판독되기 때문에, 판독 순서에 따라서는, 컬러 아티팩트(위색)가 발생할 가능성이 있다.
도 29는, 공유 단위가 4화소로, 컬러 필터가 베이어 배열로 배치되어 있는 경우에, 컬러 아티팩트가 발생하는 경우가 있는 화소의 판독 순서를 도시하고 있다. 도 29에서, 화소 내에 기술된 숫자는, 판독 순번을 나타낸다.
도 29에 도시되는 바와 같이, 공유 단위의 4화소에 대해, R화소, Gr화소, Gb화소, B화소의 순서로 판독하도록 한 경우, 공유 단위 내의 4화소끼리의 노광 기간은, 어긋나 있기 때문에, 촬상 영역 내에 흰(白) 플래시 광이 들어간 경우에, 얻어지는 화소 신호로서는 흰색으로는 되지 않고, 타이밍에서 의해, 각각의 색이 강조되는 경우나, 플래시 광이 들어가지 않은 화소의 보색(補色)이 출현한다.
그래서, 공유 단위 내의 4화소의 신호를, 도 30에 도시되는 바와 같은 판독 순서로 판독함으로써, 컬러 아티팩트의 발생을 억제할 수 있다. 도 30에서는, 2×2의 4개의 공유 단위로 구성된 16화소에 대해, 동시에 판독되는 화소의 색의 조합이 흰색(즉, R화소, Gr화소, Gb화소, B화소)이 되도록 화소 신호(SIG)가 판독된다. 이 판독 순서에 의하면, 촬상 영역 내에 흰 플래시 광이 들어간 경우, 같은 노광 시간의 화소에 동량의 신호가 들어가기 때문에, 컬러 아티팩트의 발생을 억제할 수 있다.
또는 또한, 판독 화소의 제어는 도 29와 같게 하며, 도 31에 도시되는 바와 같이 색 배열을 궁리하여도 좋다. 도 31에서는, 공유 단위의 4화소를 같은 색의 컬러 필터로 하여, 2×2의 4개의 공유 단위로 이루어지는 16화소로 베이어 배열으로 되도록 컬러 필터가 배치되어 있다. 그리고, 각각의 공유 단위 내에서 같은 위치의 화소가 동시에 판독되도록 판독 순서가 제어된다. 이 경우에도, 2×2의 4개의 공유 단위로 이루어지는 16화소에 대해, 동시에 판독되는 화소의 색의 조합이 흰색으로 되기 때문에, 촬상 영역 내에 흰 플래시 광이 들어가는 경우, 같은 노광 시간의 화소에 동량의 신호가 들어가기 때문에, 컬러 아티팩트의 발생을 억제할 수 있다.
또한, 상술한 바와 같은 4화소로 ADC(42)를 공유하는 구조에서는, 4회의 판독 후의 화소 신호를 합쳐서 1장의 촬상 화상으로 하면, 공유 단위 내의 4화소 각각에서 노광 기간이 다른 것으로 되지만, 동시에 판독된 화소만으로 1장의 촬상 화상을 생성하면, 화소수가 1/4이고, 공간 해상도가 1/4이지만, 속도가 4배의 글로벌 셔터 화상을 얻을 수 있다. 또한, 4회의 판독으로, 화소수가 1/4이고 공간 해상도가 1/4이고, 화소가 1화소씩 시프트한 관계에 있는 4장의 글로벌 셔터 화상을 얻을 수 있다.
<14. 화소 공유의 제3의 실시의 형태>
제2의 실시의 형태에 관한 화소 공유의 회로 구성에서는, 제1 화소 내지 제 4화소의 순서로, 「P, 전송, D, P, 전송, D, P, 전송, D, P, 전송, D」와 같이 판독이 실행되기 때문에, 공유 단위 내의 4화소끼리의 노광 기간이 어긋나, 글로벌 셔터 동작을 실현할 수가 없다.
그래서, 도 32에 도시되는 회로 구성으로 함으로써, ADC(42)를 4화소로 공유하면서, 글로벌 셔터 동작을 실행할 수 있다.
도 32는, 화소 공유의 제3의 실시의 형태를 도시하는 회로도이다.
도 32에 도시되는 제3의 실시의 형태에 관한 화소 공유의 회로 구성을, 도 27에 도시한 제2의 실시의 형태에 관한 화소 공유의 회로 구성과 비교하면, 제3의 실시의 형태에서는, 화소(21)마다 배치되는 화소 회로(41-q)에, 선택 트랜지스터(176q)가 또한 포함되어 있다.
도 33은, 도 32에 도시한 제3의 실시의 형태에 관한 화소 공유인 경우의, ADC(42)를 공유하는 4화소의 동작을 도시하는 타이밍 차트를 도시하고 있다.
제3의 실시의 형태에 관한 화소 공유에서는, 고체 촬상 장치(1)는, 도 33에 도시되는 바와 같이, 「P, P, P, P, 전송, D, D, D, D」와 같이, 구동 제어한다. 즉, 고체 촬상 장치(1)는, 각 공유 단위의 제1 내지 제 4화소의 순서로 P상 데이터의 판독을 행한 후에, 전 화소 일제히 축적 전하를 FD(175q)에 전송하고, 계속해서, 각 공유 단위의 제1 내지 제 4화소의 순서로 D상 데이터의 판독을 행한다.
각 화소(21)의 노광 시간은, 전송 신호(TXq)의 하강, 또는, 배출 신호(OFGq)의 하강으로 결정되기 때문에, 전 화소에서 동일한 노광 시간을 설정할 수 있다. 즉, 글로벌 셔터 동작이 실현 가능하다.
단, 전 화소 동시에 노광 전송하고 있기 때문에, 공유 화소의 모든 FD(175q)의 전압이 리셋 전압(Vrst)으로 되기 때문에, 제2의 실시의 형태와 같이, 공유 화소의 일부의 FD(175q)의 전압을 비선택 전압(Vnsel)으로 설정할 수는 없다. 그 때문에, 새롭게 추가된 선택 트랜지스터(176q)를 이용하여, 비교기(51)로부터의 신호 출력이 제한된다.
<15. 화소 공유의 제4의 실시의 형태>
도 34는, 화소 공유의 제4의 실시의 형태를 도시하는 회로도이다.
도 34에 도시되는 제4의 실시의 형태에 관한 화소 공유의 회로 구성을, 도 32에 도시한 제3의 실시의 형태에 관한 화소 공유의 회로 구성과 비교하면, 차동 증폭 회로(61) 내에서, 선택 트랜지스터(176q)와 대칭의 위치, 즉, 트랜지스터(141)의 드레인과, 참조 신호(REF)가 입력되는 트랜지스터(81)의 드레인과의 사이에, 선택 트랜지스터(176q)와 동일 타입(NMOS)의 트랜지스터(191)가 새롭게 추가되어 있다. 트랜지스터(191)의 게이트는 소정의 전압에 접속되어 있다.
도 32에 도시한 제3의 실시의 형태에 관한 화소 공유의 회로 구성에서는, 차동 증폭 회로(61)의 편측(우측)에만 선택 트랜지스터(176q)가 추가되어 있기 때문에, 좌우에서 특성의 흐트러짐이 발생할 우려가 있다. 그래서, 선택 트랜지스터(176q)와 동일 타입(NMOS)의 트랜지스터(191)를 더미 트랜지스터로서 마련함에 의해, 특성 흐트러짐의 발생을 억제할 수 있다.
제4의 실시의 형태에 관한 공유 화소의 구동 방법은, 도 33을 참조하여 설명한 제3의 실시의 형태와 마찬가지이다.
<수직 방향 분할 제어>
본 개시의 회로 구성에 의하면, 차동 증폭 회로(61) 내의, 참조 신호(REF)로 제어된 트랜지스터(81)의 입력 신호(즉, 참조 신호(REF))를, 트랜지스터(81)의 임계치 전압 이하로 하면, 정전류원으로서의 트랜지스터(85)도 오프 하여 동작하지 않게 된다.
환언하면, 참조 신호(REF)의 전압을, 예를 들면 GND 등으로 떨어뜨림으로써, 화소(21)를 휴지(休止) 상태로 설정하는 것이 가능해진다. 그래서, 도 35에 도시되는 바와 같이, 화소 어레이부(22)를, 소정의 에어리어수로 분할하여, 참조 신호(REF)의 전압을 에어리어 단위로 제어함으로써, 구동 에어리어를 변경할 수 있다.
예를 들면, 화소 어레이부(22)가, 도 35에 도시되는 바와 같이, 화소 어레이부(22-H, 22-M, 및 22-L)와 같이, 수직 방향으로 3분할되고, DAC(24)의 후단에, 화소 어레이부(22-H, 22-M, 및 22-L) 각각에 대응시민 출력 버퍼(231-H, 231-M, 및 231-L)가 마련된다. 그리고, 예를 들면, 출력 버퍼(231-H 및 231-L)로부터의 출력을 GND로 떨어뜨림으로써, 고체 촬상 장치(1)는, 상하의 화소 어레이부(22-H 및 22-L)를 휴지 상태로 하고, 중단의 화소 어레이부(22-M)만 구동시킨다. 이에 의해, 필요한 에어리어만의 구동으로 할 수 있고, 소비 전력을 삭감할 수 있다.
또한, 도 35는, 화소 어레이부(22)를 수직 방향으로 3분할한 예이지만, 분할수는 3로 한하지 않고, 2 또는 4 이상이라도 좋다. 또한, 분할하는 방향도 수평 방향으로 분할하여도 좋고, 수직 방향에 출력 버퍼(231)를 마련하고, 수평 방향에서는 초기화 신호(INI)를 항상 온으로 하는 제어를 행함으로써 타일형상으로에 에어리어 분할하여, 소망하는 에어리어를 휴지 제어하여도 좋다.
<16. 복수 기판 구성 1>
지금까지의 설명에서는, 고체 촬상 장치(1)가, 1장의 반도체 기판(11)상에 형성되는 것으로 하여 설명하였지만, 복수장의 반도체 기판(11)에 회로를 만들어 나눔으로써, 고체 촬상 장치(1)를 구성하여도 좋다.
도 36은, 상측 기판(11A)과 하측 기판(11C)의 2장의 반도체 기판(11)을 적층함으로써 고체 촬상 장치(1)를 구성하는 개념도를 도시하고 있다.
상측 기판(11A)에는, 포토 다이오드(171)를 포함하는 화소 회로(41)가 적어도 형성되어 있다. 하측 기판(11C)에는, 하나 이상의 래치 회로(101)를 포함하는 래치 기억부(52)가 적어도 형성되어 있다. 상측 기판(11A)와 하측 기판(11C)은, 예를 들면, Cu-Cu 등의 금속 결합 등에 의해 접합된다.
<2장 기판 구성례 1-1>
도 37은, 상측 기판(11A)과 하측 기판(11C)의 각각에 형성된 회로 구성의 제1의 예를 도시하고 있다.
상측 기판(11A)에는, 화소 회로(41)와, ADC(42) 중의 비교기(51)의 회로가 형성되어 있다. 하측 기판(11C)에는, ADC(42) 중의 래치 기억부(52)의 회로가 형성되어 있다.
또한, 도 37의 회로 구성은, 도 20에 도시한 화소(21)의 제2의 실시의 형태를 도시하는 회로 구성이지만, 기타의 실시의 형태의 회로 포함하는
<2장 기판 구성례 1-2>
도 38은, 상측 기판(11A)과 하측 기판(11C)의 각각에 형성된 회로 구성의 제2의 예를 도시하고 있다.
상측 기판(11A)에는, 화소 회로(41)와, ADC(42) 중의 차동 증폭 회로(61)의 트랜지스터(82)의 회로가 형성되어 있다. 하측 기판(11C)에는, 트랜지스터(82)를 제외한 ADC(42)의 회로가 형성되어 있다.
화소(21)의 개구율을 최대한으로 크게 하는 경우에는, 도 38에 도시되는 바와 같이, 상측 기판(11A)을 화소 회로(41)만에 가까운 구성이 되도록 한다. FD(175)는 기생 용량이 붙으면 변환 효율이 내려가기 때문에, 변환 효율을 내리지 않는 방법으로서, 도 38에 도시되는 바와 같이, 차동 증폭 회로(61)의 트랜지스터(82)가, 화소 회로(41)와 함께 상측 기판(11A)에 형성되어 있다.
따라서 도 38에 도시되는 회로의 분배 구성은, 수광부(포토 다이오드(171))의 감도를 우선하는 배치 구성이다.
<2장 기판 구성례 1-3>
도 39는, 상측 기판(11A)과 하측 기판(11C)의 각각에 형성되는 회로 구성의 제3의 예를 도시하고 있다.
상측 기판(11A)에는, 화소 회로(41)와, ADC(42) 중의 차동 증폭 회로(61)의 트랜지스터(81, 82, 및 85)의 회로가 형성되어 있다. 하측 기판(11C)에는, 트랜지스터(81, 82, 및 85)를 제외한 ADC(42)의 회로가 형성되어 있다.
도 38에 도시한 제2의 회로 구성에서는, 차동 증폭 회로(61)의 차동쌍이 되는 트랜지스터(81과 82) 중, 트랜지스터(82)만이 상측 기판(11A)에 배치되고, 트랜지스터(81)는 하측 기판(11C)에 배치되기 때문에, 특성차가 나올 우려가 있다. 그 때문에, 제3의 회로 구성에서는, 차동 증폭 회로(61)의 트랜지스터(81)와 85도, 상측 기판(11A)에 형성되어 있다.
따라서 도 39에 도시되는 회로의 분배 구성은, 특성차분을 최소한으로 하는 배치 구성이다.
<17. 복수 기판 구성 2>
도 36 내지 도 39는, 고체 촬상 장치(1)를 2장의 반도체 기판(11)으로 구성한 예이지만, 3장의 반도체 기판(11)으로 구성할 수도 있다.
도 40은, 상측 기판(11A), 중간 기판(11B), 및, 하측 기판(11C)의 3장의 반도체 기판(11)을 적층함으로써, 고체 촬상 장치(1)를 구성하는 개념도를 도시하고 있다.
상측 기판(11A)에는, 포토 다이오드(171)를 포함하는 화소 회로(41)와, 비교기(51)의 일부의 회로가 적어도 형성되어 있다. 하측 기판(11C)에는, 하나 이상의 래치 회로(101)를 포함하는 래치 기억부(52)가 적어도 형성되어 있다. 중간 기판(11B)에는, 상측 기판(11A)에 배치되지 않은 비교기(51)의 나머지 회로가 형성되어 있다. 상측 기판(11A)과 중간 기판(11B), 및, 중간 기판(11B)과 하측 기판(11C)은, 예를 들면, Cu-Cu 등의 금속 결합 등에 의해 접합된다.
도 41은, 고체 촬상 장치(1)를 3장의 반도체 기판(11)으로 형성하는 경우의 각 반도체 기판(11)에의 회로의 배치례를 도시하고 있다.
도 41의 예에서는, 상측 기판(11A)에 배치한 회로는, 도 39에 도시한 특성차분을 최소한으로 하는 상측 기판(11A)의 회로와 같고, 비교기(51)의 나머지 회로가 중간 기판(11B)에 배치되고, 래치 기억부(52)가 하측 기판(11C)에 배치되어 있다.
도 42는, 고체 촬상 장치(1)를 3장의 반도체 기판(11)으로 구성한 경우의 개략 단면도를 도시하고 있다.
상측 기판(11A)은, 배선층(251)이 형성된 표면측과는 반대의 이면측에, 포토 다이오드(171), 컬러 필터(252), OCL(온 칩 렌즈)(253) 등이 형성된 이면 조사형으로 되어 있다.
상측 기판(11A)의 배선층(251)은, 중간 기판(11B)의 표면측인 배선층(261)과 Cu-Cu 접합에 의해 맞붙여져 있다.
중간 기판(11B)과 하측 기판(11C)은, 하측 기판(11C)의 표면측에 형성된 배선층(271)과, 중간 기판(11B)의 접속용 배선(263)과의 Cu-Cu 접합에 의해 맞붙여져 있다. 중간 기판(11B)의 접속용 배선(263)은, 관통 전극(262)에 의해, 중간 기판(11B)의 표면측의 배선층(261)과 접속되어 있다.
도 42의 예에서는, 중간 기판(11B)의 표면측인 배선층(261)이 상측 기판(11A)의 배선층(251)과 마주 보도록 접합되어 있지만, 중간 기판(11B)의 상하를 반전하여, 중간 기판(11B)의 배선층(261)이 하측 기판(11C)의 배선층(271)과 마주 보도록 접합하여도 좋다.
<18. 복수 기판 구성 3>
도 43은, 고체 촬상 장치(1)를 복수장의 반도체 기판(11)으로 형성한 다른 개념도를 도시하고 있다.
고체 촬상 장치(1)는, 도 43에 도시되는 바와 같이, 복수의 반도체 기판(11-D1 내지 11-Dx)(이하, 적층 기판(11-D1 내지 11-Dx)이라고 한다. x>1)의 측벽에, 1장의 반도체 기판(11-E)(이하, 측면 기판(11-E)이라고 한다.)을 붙인 구성으로 되어 있다.
도 44는, 고체 촬상 장치(1)를 도 43과 같이 형성한 경우의 각 반도체 기판(11)에의 회로의 배치례를 도시하고 있다.
측면 기판(11-E)에는, 도 44에 도시되는 바와 같이, 화소 회로(41)와, ADC(42) 중의 차동 증폭 회로(61)의 트랜지스터(81, 82, 및 85)의 회로가 형성되어 있다.
적층 기판(11-D1 내지 11-Dx)에는, 트랜지스터(81, 82, 및 85)를 제외한 ADC(42)의 회로가 적절하게 분배되어 형성되어 있다.
도 43에 도시되는 기판 구성에서는, 수광부(포토 다이오드(171))가 측면 기판(11-E)에 형성되어 있고, 적층 기판(11-D1 내지 11-Dx)측에서는, 화소(21)의 면적(영역)와 같은 정도로 회로를 배치하여야 한다는 면적 제약이 벗어난다. 그 때문에, 예를 들면, 적층 기판(11-D1 내지 11-Dx)측에는, 래치 회로(101)가 아니라, CDS 처리가 가능한 업 다운 카운터 회로를 형성하거나, 보정 처리 회로 등, 특성을 개선하기 위한 신호 처리 회로를 형성하는 것도 가능해진다.
적층 기판(11-D1 내지 11-Dx)의 각각은, 동일한 프로세스에 의해 동일 특성의 기판으로서 제조되고, 적층 기판(11-D1 내지 11-Dx)이 적층된 때에, 자신의 적층 기판(11-D)을 인식하기 위한 ID가 할당된다. 예를 들면, 검사 조립 공정시에, 적층 기판(11-D)에 형성된 불휘발성 메모리에 소정의 ID를 기록함으로써, 각 적층 기판(11-D)을 인식하기 위한 ID가 할당된다. 고체 촬상 장치(1)의 구동 제어시는, 각 적층 기판(11-D)에 할당된 ID를 참조하여 제어함으로써, 제어의 충돌이 회피된다.
도 45는, 적층 기판(11-D1 내지 11-Dx)과 측면 기판(11-E)의 접합면의 단면도를 도시하고 있다.
측면 기판(11-E)의 각 화소(21)의 포토 다이오드(171)(부도시)에서 생성된 화소 신호(SIG)는, 측면 기판(11-E)의 접합면의 소정의 영역에 집약하여 배치된 접속부(291)에, 접속 배선(292)에 의해 인출된다.
적층 기판(11-D1 내지 11-Dx)의 접합면에도, 측면 기판(11-E)의 접합면의 각 접속부(291)에 대향하는 위치에, 접속부(301)가 형성되어 있다.
측면 기판(11-E)의 접속부(291)와, 그에 대향하는 위치에 있는 적층 기판(11-D1 내지 11-Dx)의 접속부(301)가, 예를 들면, Cu-Cu 결합에 의해 접속된다.
접속부(291)와 접속부(301)의 형상은, 다소의 어긋남에 대해 용장성(冗長性)을 갖게 하기 위해, 접속부(291)와 접속부(301)의 일방이 세로로 길다란 형상으로, 타방이 가로로 길다란 형상으로 형성되어 있다.
도 36 내지 도 45를 참조하여 설명한 바와 같이, 복수의 반도체 기판(11)을 적층하여 고체 촬상 장치(1)를 구성함에 의해, 수평 방향의 면적 점유를 수직 방향으로 이동시키는 것이 가능해저서, 배선의 자유도가 향상함과 함께, 포토 다이오드(171)를 배치하는 반도체 기판(11)에서는, 포토 다이오드(171)의 수광면적을 넓게 확보할 수 있기 때문에, 수광 감도를 향상시킬 수 있다.
<19. 화소부의 제5의 실시의 형태>
<P상 데이터 D상 데이터 동시 출력>
도 46은, 화소(21)의 제5의 실시의 형태를 도시하는 회로도이다.
상술한 각 실시의 형태에서는, P상 데이터와 D상 데이터를 순번대로 출력하고 있지만, 도 46에 도시되는 제5의 실시의 형태에 관한 화소(21)는, P상 데이터와 D상 데이터를 동시에 출력할 수 있는 구성으로 되어 있다.
도 46에 도시되는 제5의 실시의 형태에 관한 화소(21)의 구성을, 도 20에 도시한 제2의 실시의 형태에 관한 화소(21)의 구성과 비교하여 다른 부분에 관해 설명한다.
도 46의 비교기(51)에는, 정귀환 회로(62)의 후단에 멀티플렉서(321)가 마련되어 있고, 멀티플렉서(321)는, P상 데이터용의 인버터(121P)와 D상 데이터용의 인버터(121D)로 구성되어 있다. 단, P상 데이터용의 인버터(121P)의 PMOS 트랜지스터(132)의 소스에는, 제어 신호(ENP)가 공급되고, D상 데이터용의 인버터(121D)의 PMOS 트랜지스터(132)의 소스에는, 제어 신호(END)가 공급된다.
래치 기억부(52)도, P상 데이터용의 P상 래치부(322P)와 D상 데이터용의 D상 래치부(322D)로 구성되어 있다. P상 데이터용의 P상 래치부(322P)와 D상 데이터용의 D상 래치부(322D)는, 함께, 래치 회로(101'-1 내지 101'-N)로 구성되어 있다.
P상 데이터용의 인버터(121P)는, P상 데이터용의 출력 신호(VCOP)를 P상 래치부(322P)에 출력하고, P상 래치부(322P)의 래치 회로(101-n)는, 입력되는 코드 입력 신호 PBITXn에 의거하여, 래치 신호(PColn)를 출력한다.
D상 데이터용의 인버터(121D)는, D상 데이터용의 출력 신호(VCOD)를 D상 래치부(322D)에 출력하고, D상 래치부(322D)의 래치 회로(101-n)는, 입력되는 코드 입력 신호(DBITXn)에 의거하여, 래치 신호(DColn)를 출력한다.
P상 데이터와 D상 데이터의 동시 출력은, 상술한 바와 같이, P상 데이터용의 P상 래치부(322P)와 D상 데이터용의 D상 래치부(322D)를 각각 준비하고, 그 입력으로서 멀티플렉서(321)를 탑재하고 있으면 어떤 구성이라도 상관없지만, 상기와 같이, P상 데이터용의 인버터(121P)와 D상 데이터용의 인버터(121D)의 소스에 공급하는 전압을 제어하는 방법이 면적 효율의 관점에서 좋다고 생각된다.
P상 데이터와 D상 데이터의 동시 출력이 가능한 경우, 출력처가 되는 후단의 회로에서는, P상 데이터를 기억하여 두는 메모리가 불필요하게 된다.
<화소부 타이밍 차트>
도 47의 타이밍 차트를 참조하여, P상 데이터와 D상 데이터를 동시 출력하는 도 46의 화소(21)의 동작에 관해 설명한다.
처음에, 시각(t21)에서, 참조 신호(REF)가 FD(175)의 전하를 리셋하는 리셋 전압(Vrst)으로 설정되고, 리셋 트랜지스터(174)가 온 됨에 의해, FD(175)의 전하가 리셋된다. 또한, 시각(t21)에서는, 정귀환 회로(62)의 트랜지스터(93)의 게이트에 공급되는 초기화 신호(INI)가 Hi로 설정되고, 정귀환 회로(62)가 초기 상태로 설정된다.
시각(t22)에서, 참조 신호(REF)가 소정의 전압(Vu)까지 솟아오른다. 또한, P상 데이터용의 인버터(121P)의 PMOS 트랜지스터(132)의 소스에 공급되는 제어 신호(ENP)가 Hi로 변경되고, P상 데이터용의 인버터(121P)가, 참조 신호(REF)와 화소 신호(SIG)의 비교 결과에 응한 출력 신호(VCOP)를 출력한다. 이 시점에서는, 참조 신호(REF)가 화소 신호(SIG)보다도 크기 때문에 출력 신호(VCOP)는 Hi로 되어 있다.
참조 신호(REF)와 화소 신호(SIG)가 동일하게 되었다고 판정된 시각(t23)에서, 출력 신호(VCOP)가 반전(Low로 천이)된다. 출력 신호(VCOP)가 반전되면, 정귀환 회로(62)에 의해 출력 신호(VCOP)의 반전이 고속화된다. 또한, P상 데이터용의 P상 래치부(322P)의 래치 회로(101'-n)(n=1 내지 N)에서는, 출력 신호(VCO)가 반전한 시점의 데이터(PLATn)가 기억된다. 즉, 화소 어레이부(22) 내의 전 화소의 래치 회로(101')에서, 데이터(PLATn)가 기억된다.
시각(t24)에서, P상 데이터용의 인버터(121P)의 PMOS 트랜지스터(132)의 소스에 공급되는 제어 신호(ENP)가 Low로 변경되고, P상 데이터용의 인버터(121P)의 출력이 오프 된다.
시각(t25)에서, 참조 신호(REF)가 재차 소정의 전압(Vu)까지 솟아오른다. 또한, D상 데이터용의 인버터(121D)의 PMOS 트랜지스터(132)의 소스에 공급되는 제어 신호(END)가 Hi로 변경되고, D상 데이터용의 인버터(121D)가, 참조 신호(REF)와 화소 신호(SIG)의 비교 결과에 응한 출력 신호(VCOD)를 출력한다. 이 시점에서는, 참조 신호(REF)가 화소 신호(SIG)보다도 크기 때문에 출력 신호(VCOD)는 Hi로 되어 있다.
또한, 시각(t25)에서는, 정귀환 회로(62)의 트랜지스터(93)의 게이트에 공급되는 초기화 신호(INI)가 Hi로 설정되어, 정귀환 회로(62)가 재차 초기 상태로 설정된다.
시각(t26)에서, 화소 회로(41)의 전송 트랜지스터(173)가 온 되어, 포토 다이오드(171)에서 생성된 전하가 FD(175)에 전송된다.
참조 신호(REF)와 화소 신호(SIG)가 동일하게 되었다고 판정된 시각(t27)에서, 출력 신호(VCOD)가 반전(Low로 천이)된다. 출력 신호(VCOD)가 반전되면, 정귀환 회로(62)에 의해 출력 신호(VCOD)의 반전이 고속화된다. 또한, D상 데이터용의 D상 래치부(322D)의 래치 회로(101'-n)(n=1 내지 N)에서는, 출력 신호(VCO)가 반전한 시점의 데이터(DLATn)가 기억된다. 즉, 화소 어레이부(22) 내의 전 화소의 래치 회로(101')에서, 데이터(DLATn)가 기억된다.
시각(t28)에서, D상 데이터용의 인버터(121D)의 PMOS 트랜지스터(132)의 소스에 공급되는 제어 신호(END)가 Low로 변경되고, D상 데이터용의 인버터(121D)의 출력이 오프 된다.
또한, 시각(t28)에서 신호 기록 기간이 종료되고, 그 후는 신호 판독 기간으로 되기 때문에, 시각(t28)에서, 비교기(51)의 트랜지스터(81)의 게이트에 공급하는 참조 신호(REF)의 전압이, 트랜지스터(81)가 오프 하는 레벨(스탠바이 전압(Vstb))까지 끌려내려간다. 이에 의해, 신호 판독 기간 중의 비교기(51)의 소비 전류가 억제된다.
시각(t29)에서, 제어 신호(WORD)가 Hi가 되고, P상 데이터용의 P상 래치부(322P)에 유지되어 있던 데이터(PLATn)가, 래치 신호(PColn)(n=1 내지 N)로서 출력되고, D상 데이터용의 D상 래치부(322D)에 유지되어 있던 데이터(DLATn)가, 래치 신호(DColn)(n=1 내지 N)로서 출력된다. 즉, P상 데이터와 D상 데이터가 동시에 출력된다.
이상의 동작에 의해, 상술한 각 실시의 형태에 관한 고체 촬상 장치(1)가 구비하는 효과에 더하여, P상 데이터와 D상 데이터의 동시 출력이 가능해진다.
<화소 감도를 가변으로 하는 구성례>
본 개시의 화소(21)의 면적은, 화소(21) 내에 배치되는 비교기(51)로 면적이 결정되고, 비교기(51)가 배치되지 않는 통상의 CMOS 이미지 센서와 비교하면, 화소(21)의 면적이 커질 가능성도 있다. 화소(21)의 면적이 커지고, 신호 전하량이 많이 취하여져 버리는 경우, 화소(21)의 변환 효율을 내릴 필요가 있지만, 필요이상으로 내리고 버리면, 저조도시의 감도가 나빠지고, S/N이 저하된다.
그래서, 화소(21)의 변환 효율을 필요에 응하여 변화되도록 하기 위해, FD(175)의 용량이 조정될 수 있는 구성을 채용할 수 있다.
도 48은, FD(175)의 용량 가변을 가능하게 하는 화소 회로(41)의 제1 구성례를 도시하는 회로도이다.
도 48에서는, 전송 트랜지스터(173)와 FD(175)와의 사이에, NMOS 트랜지스터(341)가 새롭게 추가되어 있다. NMOS 트랜지스터(341)의 게이트는, 전송 트랜지스터(173)의 드레인 및 FD(175)의 일단과 접속되고, NMOS 트랜지스터(341)의 소스 및 드레인에는, 제어 신호(CTR)가 공급된다.
도 49는, FD(175)의 용량 가변을 가능하게 한 화소 회로(41)의 제2 구성례를 도시하는 회로도이다.
도 49에서는, 전송 트랜지스터(173)와 FD(175)와의 사이에, NMOS 트랜지스터(342)와 커패시터(343)가 새롭게 추가되어 있다. 커패시터(343)의 일단은 GND에 접속되고, 타단이 NMOS 트랜지스터(342)의 소스에 접속되어 있다. NMOS 트랜지스터(342)의 드레인은, 전송 트랜지스터(173)의 드레인 및 FD(175)의 일단과 접속되고, NMOS 트랜지스터(342)의 게이트에 제어 신호(CTR)가 공급된다.
도 48 및 도 49의 어느 구성에서도, 제어 신호(CTR)의 전압(Hi 또는 Low)에 응하여 FD(175)의 용량을 가변할 수 있고, 고조도시의 포화를 억제할 수 있다.
<참조 신호(REF)의 슬로프 경사 변경 제어>
본 개시의 화소(21)의 구성에 의하면, 고체 촬상 장치(1)는, P상 데이터와 D상 데이터를 개별적으로 판독하기 위해, CDS 처리를 행하기 전의 개개의 디지털 데이터를 취득 가능하다.
그래서, 고체 촬상 장치(1)의 DAC(24)는, 도 50에 도시되는 바와 같이, 참조 신호(REF)의 슬로프 경사(전압 변화율)를, 1V 내에서 적어도 1회 이상 변경할 수 있다.
도 50 상단은, 참조 신호(REF)의 슬로프 경사를 변경하지 않는 경우의 예를 도시하고, 도 50 하단은, 참조 신호(REF)의 슬로프 경사를 D상 데이터 취득 기간에 4회 변경한 경우의 예를 도시하고 있다. 참조 신호(REF)의 슬로프 경사를 변경한 경우에는, 도 50으로부터 분명한 바와 같이, 1V의 시간이 단축되기 때문에, AD 변환 처리의 속도를 향상시킬 수 있다.
고조도 신호는 본질적으로 쇼트 노이즈의 영향을 받는 것과, 후단의 감마 처리 등에 의해 분해능이 거칠어도 눈에 띄지 않기 때문에, 슬로프 경사의 변경에 의한 영향은 적다. 또한, P상 데이터와 D상 데이터를 개별적으로 판독하지 않는 경우에, 도중(途中)에 슬로프 경사를 변경하면, 경사의 접속점의 코드가 P상 반전 분포의 영향을 받기 때문에 불명하게 되고, 접속점을 추출 불가능으로 되지만, P상 데이터와 D상 데이터를 개별적으로 판독하는 경우에는, 참조 신호(REF)의 슬로프 경사를 변경한 경우의 접속점은 취득 데이터로부터 분명해지기 때문에, 후단의 처리에서 신호 복원이 가능하다.
<코드 입력 신호(BITXn)의 주파수 변경 제어>
참조 신호(REF)의 슬로프 경사 변경이 가능한 이유와 마찬가지 이유에 의해, 코드 입력 신호(BITXn)의 주파수를 1V 내에서 적어도 1회 이상 변경할 수 있다.
도 51 상단은, 코드 입력 신호(BITXn)의 주파수를 변경하지 않는 경우의 예를 도시하고, 도 51 하단은, 코드 입력 신호(BITXn)의 주파수를 D상 데이터 취득 기간에 4회 변경한 경우의 예를 도시하고 있다.
참조 신호(REF)의 슬로프 경사를 변경한 때와 같은 AD 변환 처리시간의 시간의 단축 효과는 없지만, 코드 입력 신호(BITXn)의 주파수를 변경함으로써, 카운터의 비트수를 적게 할 수 있기(상위 비트까지 갖지 않아도 좋기) 때문에, 카운터의 회로 실장 면적을 완화할 수 있다. 또한, 클록 천이 회수의 저감에 의한 전력 삭감 효과도 갖는다.
<디커플링 용량의 추가>
본 개시의 화소(21)의 구성에 의하면, 모든 회로가 거의 동시에 움직이기 때문에, 회로 동작에 의한 순시(瞬時) 전류가 우려된다.
그래서, 도 52에 도시되는 바와 같이, 순시 전류를 억제하기 위한 커패시터(361)를 마련하는 구성으로 할 수 있다.
커패시터(361)는, 예를 들면, 큰 순시 전류를 발생시키는 회로인 정귀환 회로(62)와 인버터(121)의 전원 전압(Vdd-GND) 사이에 마련된다. 커패시터(361)는, 예를 들면, 형성될 때의 면적이나 프로세스상의 제약으로부터 트랜지스터로 작성하는 MOS 커패시터로 할 수 있지만, 이것으로 한정되지 않는다.
커패시터(361)는, 정귀환 회로(62)와 인버터(121)에 대해 하나 마련하여도 좋고, 정귀환 회로(62)와 인버터(121)의 각각에 하나씩 마련하여도 좋다. 또한, 면적 제약이 엄격한 경우에는, 2개의 비교기(51)에 하나의 커패시터(361)를 마련하여도 좋다.
<비트 회수(回數) 슬로프 입력>
상술한 각 실시의 형태에서는, ADC(42)의 래치 기억부(52)가 비트수만큼의 N개의 메모리(래치 회로(101-1 내지 101-N))를 구비하고, 하나의 슬로프 신호(참조 신호(REF))를 N개의 메모리에 병렬 입력하는 구성례에 관해 설명하였다.
그러나, 본 개시의 ADC(42)는, 비특허 문헌 1에 개시되는 바와 같은, 비트수와 같은 회수(N회)만큼 슬로프 신호(참조 신호(REF))의 입력을 반복하는 동작으로 할 수도 있다. 이 경우, ADC(42)의 래치 기억부(52)는, 1개(1비트분)의 래치 회로(101)로 끝난다.
도 53은, N비트에 대응하는 N회의 슬로프 신호를 반복하여 입력하는 경우의 구동 제어(슬로프 신호와 1비트 데이터의 판독과의 관계)의 개략을 도시하는 타이밍 차트이다.
도 54는, 도 53의 타이밍 차트의 상세를 도시하는 도면이다.
도 53의 예에서는, P상 데이터 기간의 시간(T)에 대해, D상 데이터 기간의 시간이 L배의 L*T로 설정되어 있고, 다이내믹 레인지가 노광비에 의해 L배로 확대되어 있다.
이와 같이, 비트수와 같은 회수(N회)의 슬로프 신호를 반복 입력하는 동작에서도, 본 개시의 비교기(51)의 구성에 의해, 비교기(51)의 판정 속도를 향상시키면서, 소비 전력을 저감시킬 수 있다.
<20.화소부의 제6의 실시의 형태>
<코드 입력 신호가 차동 신호>
도 55는, 화소(21)의 제6의 실시의 형태를 도시하는 회로도이다.
도 55에 도시되는 제6의 실시의 형태에 관한 화소(21)의 구성을, 도 20에 도시한 제2의 실시의 형태에 관한 화소(21)의 구성과 비교하여 다른 부분에 관해 설명한다.
제6의 실시의 형태에 관한 화소(21)에서는, 래치 기억부(52)가, 2개의 래치부(381과 381X)를 갖고 있다. 래치부(381과 381X)의 각각은, N비트 데이터를 기억하는 래치 회로(101'-1 내지 101'-N)를 구비한다. 단, 래치부(381)에 입력되는 코드 입력 신호(BITXn)와, 래치부(381X)에 입력되는 코드 입력 신호(XBITXn)는 차동 신호로 되어 있고, 래치부(381)로부터 출력되는 래치 신호(Coln)와 래치부(381X)로부터 출력되는 래치 신호(XColn)도 작동 신호로 되어 있다.
화소 어레이부(22)의 화소수가 많은 경우에는, 기록 회로와 판독 회로의 배선 길이가 길어지고, 노이즈의 영향에 의해, 정확한 데이터의 기록 및 판독이 어려워져 온다.
그래서, 제6의 실시의 형태에 관한 화소(21)는, 도 55에 도시되는 바와 같이, 래치 기억부(52)가, 래치부(381과 381X)의 2개의 N비트 메모리를 갖도록 하고, 입출력 신호가 차동 신호가 되도록 구성된다. 즉, 래치부(381과 381X)의 일방의 입출력 신호가 Hi라면, 타방의 입출력 신호가 Low가 되도록, 래치 기억부(52)가 구성된다. 이에 의해, 양자의 배선에 실리는 커먼 모드 노이즈에 강해진다. 또한, 기록 및 판독 회로는, 신호가 반드시 상보적으로 동작하기 때문에, 전력 소비를 일정하게 유지할 수 있다.
<광 누출 대책>
포토 다이오드(171)에 강한 광이 닿으면, 전송 게이트(173)를 통하여 전하가 FD(175)에 누출되어 간다. 또한, FD(175)의 차광이 충분하지 않은 경우에는, FD(175)에서의 광전 변환에 의해 전하가 발생하는 일도 있다. 그와 같은 상황이 발생한 경우, 전송 전에 FD(175)에 발생한, 본래의 수광에 의해 발생한 화소 신호(SIG)가 아닌 전하에 의해, 도 56에 파선으로 도시되는 바와 같이, 화소 신호(SIG)가 드롭하여 간다. 또한, 도 56에서 1점 쇄선이, 전송 전의 정상적인 화소 신호(SIG)를 도시하고 있다.
전송 전에 FD(175)에 발생한 전하에 의해 화소 신호(SIG)가 드롭하면, 도 56의 참조 신호(REF)와 비교하여 알 수 있는 바와 같이, P상 데이터 기간에 참조 신호(REF)와 화소 신호(SIG)가 교차하지 않기 때문에, 올바른 AD 변환을 할 수가 없다.
그래서, 고체 촬상 장치(1)는, P상 데이터 기간의 최후의 코드 입력 신호(BITXn)를, 광 누출을 나타내는 소정의 코드값(HL_CODE)으로 설정한다.
도 19 등을 참조하여 설명한 바와 같이, 신호 기록 기간이 종료된 후는, 소비 전류 억제를 위해, 참조 신호(REF)의 전압이 트랜지스터(81)가 오프 하는 스탠바이 전압(Vstb)까지 끌려내려가기 때문에, 슬로프 기간 외이지만, 출력 신호(VCO)는 반전하고, ADC(42)의 후단에서, 미리 정한 소정의 코드값(HL_CODE)을 취득할 수 있다. 이에 의해, 소정의 코드값(HL_CODE)를 취득한 회로는, 상술한 강한 광이 입사된 상황이 발생한 것을 검출하고, 예를 들면, 최대의 휘도치로 값을 재기록하는 처리 등을 행하는 것이 가능해진다.
또한, 광 누출을 나타내는 소정의 코드값(HL_CODE)은, 예를 들면, 래치 기억부(52)의 래치 회로(101)에도 광이 닿은 경우에 발현하는 코드라면 더욱 좋다. 예를 들면, 본 개시의 래치 회로(101)와 같이, NMOS 트랜지스터를 이용하여 래치 회로(101)를 구성한 경우에는, 부유 확산층에 광이 닿으면 전하가 발생하고, 0[V]로 되기 때문에, 코드값(HL_CODE)은 올“0"이 되는 전압으로 할 수 있다.
<화소 어레이부 내에서 지연을 갖게 한 구성>
본 개시의 방식에서는, 수광 및 AD 변환의 동작이 전 화소에서 일제히 행하여지기 때문에, 순시 전류나 순시 노이즈가 우려된다.
그래서, CDS 처리 등에서 오차 성분이 캔슬 가능하거나, 일제 동작이 불필요한 회로에 관해서는, 반전 동작의 동작 타이밍을 의도적으로 어긋내는 구성으로 할 수 있다.
예를 들면, 화소 어레이부(22)를, 예를 들면, 도 57에 도시되는 바와 같이, 화소 어레이부(22-A, 22-B, 및 22-C)와 같이, 수평 방향으로 3분할하고, 화소 어레이부(22)의 각 화소(21)의 래치 기억부(52)에서 행하여지는 P상 데이터와 D상 데이터의 취득 동작을, 화소 어레이부(22-A, 22-B, 및 22-C)의 3개의 영역에서 어긋내는 구성으로 할 수 있다.
이 경우, 화소 어레이부(22)의 각 화소(21)의 래치 기억부(52)에 코드 입력 신호(BITXn)를 출력한 카운터(391) 외에, 딜레이 회로(392 및 393)가 마련된다.
화소 어레이부(22-A)에 속하는 각 화소(21)의 래치 기억부(52)에는, 카운터(391)로부터 출력된 코드 입력 신호(BITXn)가 그대로 입력된다. 화소 어레이부(22-B)에 속하는 각 화소(21)의 래치 기억부(52)에는, 딜레이 회로(392)에 의해, 화소 어레이부(22-A)보다도 일정 시간 딜레이된 코드 입력 신호(BITXn)가 입력된다. 또한, 화소 어레이부(22-C)에 속하는 각 화소(21)의 래치 기억부(52)에는, 딜레이 회로(393)에 의해, 화소 어레이부(22-B)보다도 일정 시간 딜레이된 코드 입력 신호(BITXn)가 입력된다. 이들의 어긋난 성분은, P상 데이터와 D상 데이터에서 동량만큼 발생하기 때문에 CDS 처리에서 캔슬할 수 있다. 또한, 딜레이량은, 코드 입력 신호(BITXn)의 비트의 천이순이 변하지 않는 범위로 된다.
<21. 칼럼 ADC의 구성례>
지금까지의 설명에서는, ADC(42)가 각 화소(21)에 마련되는 구성에 관해 설명하였지만, 본 개시의 비교기(51)를 포함하는 ADC를 화소열마다 배치하여, 칼럼 병렬 판독형의 고체 촬상 장치(1)로 할 수도 있다.
도 58은, 본 개시의 비교기(51)를 포함하는 ADC를 화소열마다 갖는 회로 구성을 도시하는 도면이다.
ADC를 화소열마다 마련하는 경우, 화소(21)는, 포토 다이오드(171), 전송 트랜지스터(173), 리셋 트랜지스터(174), FD(175), 증폭 트랜지스터(411), 및 선택 트랜지스터(412)로 구성된다. 증폭 트랜지스터(411)는, 정전류원으로서의 부하 MOS(440)과 소스 팔로워 회로를 구성하다. 또한, 배출 트랜지스터(172)는 생략되어 있지만, 배출 트랜지스터(172)도 마련하여도 물론 좋다.
그리고, 화소 어레이부(22)의 각 화소열에 대응하여 마련되는 칼럼 ADC(431)에는, 본 개시의 비교기(51)와, U/D 카운터(업 다운 카운터)(441)가 마련된다. ADC를 화소열마다 배치한 경우에는, 화소마다 ADC를 배치하는 경우와 비하면, 소자의 형성 면적으로 여유가 생기기 때문에, 래치 기억부(52)에 대신하여, U/D 카운터(441)로 할 수 있다. 이에 의해, 디지털 CDS 처리를 행하는 것이 가능해진다.
칼럼 ADC(431)의 화소 신호(SIG)가 입력되는 입력단에는, DC 성분을 커트하기 위한 커패시터(442)와, 부유 확산층을 초기화하기 위한 NMOS 트랜지스터(443)가 추가되어 있다.
또한, 상술한 기타의 예와 마찬가지로, 차동 증폭 회로(61)의 좌우의 특성 흐트러짐을 고려하여, 도 59에 도시되는 바와 같이, 차동 증폭 회로(61)의 좌측에도, 커패시터(444)와 NMOS 트랜지스터(445)를 추가한 구성으로 하여도 좋다.
도 60의 타이밍 차트를 참조하여, 도 58에 도시한 칼럼 병렬 판독형의 고체 촬상 장치(1)의 동작에 관해 설명한다.
처음에, 시각(t41)에서, 화소(21)의 선택 트랜지스터(412)에 공급되는 선택 신호(SEL)가 Hi가 되고, 화소(21)가 선택됨과 함께, 리셋 트랜지스터(174)가 온 됨에 의해, FD(175)의 전하가 리셋된다. 또한, 시각(t41)에서는, 정귀환 회로(62)의 트랜지스터(93)의 게이트에 공급되는 초기화 신호(INI)가 Hi로 설정되고, 정귀환 회로(62)가 초기 상태로 설정되고, 화소 신호(SIG)가 입력되는 트랜지스터(82)의 게이트(부유부)를 초기화하기 때문에, NMOS 트랜지스터(443)의 게이트에 입력되는 제어 신호(AZ)가 Hi로 설정된다.
시각(t42)에서, 참조 신호(REF)가 소정의 전압(Vu)까지 솟아오르고, 참조 신호(REF)와 화소 신호(SIG)의 비교가 시작된다. 이 시점에서는, 참조 신호(REF)가 화소 신호(SIG)보다도 크기 때문에 출력 신호(VCO)는 Hi로 되어 있다. U/D 카운터(441)는, 참조 신호(REF)가 슬로프 신호로 되어, 출력 신호(VCO)가 Hi인 동안, 다운 카운트한다.
참조 신호(REF)와 화소 신호(SIG)가 동일하게 되었다고 판정된 시각(t43)에서, 출력 신호(VCO)가 반전(Low로 천이)된다. 출력 신호(VCO)가 반전되면, 정귀환 회로(62)에 의해 출력 신호(VCO)의 반전이 고속화된다. 또한, U/D 카운터(441)는, 다운 카운트를 정지하고, 현시점의 카운트값을 유지한다.
시각(t44)에서, 참조 신호(REF)가 소정의 전압(Vu)까지 솟아오른다. 이에 의해, 참조 신호(REF)가 화소 신호(SIG)보다도 커지기 때문에, 출력 신호(VCO)가 Hi로 된다. 또한, 정귀환 회로(62)의 트랜지스터(93)의 게이트에 공급된 초기화 신호(INI)가 Hi로 설정되고, 정귀환 회로(62)가 재차 초기 상태로 설정된다.
시각(t45)에서, 화소(21)의 전송 트랜지스터(173)가 온 되고, 포토 다이오드(171)에서 생성된 전하가 FD(175)에 전송된다.
U/D 카운터(441)는, 참조 신호(REF)가 슬로프 신호로 되고, 출력 신호(VCO)가 Hi인 동안, 업 카운트한다. 그리고, 참조 신호(REF)와 화소 신호(SIG)가 동일하게 되었다고 판정된 시각(t46)에서, 출력 신호(VCO)가 반전(Low로 천이)된다. 출력 신호(VCO)가 반전되면, 정귀환 회로(62)에 의해 출력 신호(VCO)의 반전이 고속화된다. U/D 카운터(441)는, 업 카운트를 정지하고, CDS 처리 후의 카운트값(CDS_data)을 유지한다.
시각(t47)에서, 화소(21)의 선택 트랜지스터(412)에 공급되는 선택 신호(SEL)가 Low로 되어, 화소(21)가 비선택됨과 함께, 비교기(51)의 트랜지스터(81)의 게이트에 공급하는 참조 신호(REF)의 전압이, 트랜지스터(81)가 오프 하는 레벨(스탠바이 전압(Vstb))까지 끌려내려간다. 이에 의해, 비선택의 화소(21)의 비교기(51)의 소비 전류가 억제된다.
<22. 스트리킹 보정 연산>
본 개시의 회로 구성에 의하면, 화소 어레이부(22)의 전 화소(화소마다 ADC(42)를 갖는 경우) 또는, 화소 병렬(칼럼 ADC(431)인 경우)로 동작하기 위해, 회로의 일제 반전에 수반하여, 기준 흑 레벨이 변동할 것이 우려된다. 환언하면, 전 화소 흑의 신호를 출력하는 경우와, 일정한 비율로 밝은 신호를 출력하는 경우에서, 기준의 흑 레벨이 다른 현상이 발생할 것이 우려된다. 이 현상은, 롤링 셔터형의 이미지 센서에서는, 스트리킹으로서 알려져 있다.
이하에서는, 고체 촬상 장치(1)의 출력부(27)에서, 기준 흑 레벨의 변동(스트리킹)를 보정하는 방법에 관해 설명한다.
도 61에 도시되는 바와 같이, 화소 어레이부(22)의 유효 화소 영역 내에, 흑 레벨을 출력하는 흑 출력 화소(21B)가 복수 배치된다. 흑 출력 화소(21B)는, 동일행 또는 동일 열에 적어도 3개소 배치할 필요가 있기 때문에, 예를 들면, 화소 어레이부(22)의 유효 화소 영역 내에 3×3의 9개소 배치된다.
지금, 화소 어레이부(22)의 수평 방향(x방향)으로 기준 흑 레벨의 보정을 하는 경우, 흑 레벨 오차(ERROR)는, 이하의 식(1)로 표시할 수 있는데, 연산 경량화와 효과의 트레이드 오프로부터, 3차 이후를 생략하여 식(2)로 생각한다. 식(1) 및 식(2)의 x는, 수평 방향의 화소 위치를 나타낸다.
[수식 1]
Figure pct00001
[수식 2]
Figure pct00002
도 62에 도시되는 바와 같이, x=0의 위치에서 흑 출력 화소(21B)의 출력치(Y)(0), x=H/2의 위치에서 위치의 흑 출력 화소(21B)의 출력치(Y)(H/2), x=H의 위치에서 흑 출력 화소(21B)의 출력치(Y)(H)가, 얻어졌다고 한다.
이 경우, 계수(α0와 α1)는, 식(2)의 절편과 기울기이기 때문에,
[수식 3]
Figure pct00003
로 얻어진다.
그리고, 식(2)에, x=H/2의 출력치(Y)(H/2)와, 상술한 계수(α0와 α1)를 대입하면,
[수식 4]
Figure pct00004
가 되고, 계수(α2)를 구하는 식으로 변형하면,
[수식 5]
Figure pct00005
로 표시된다. 이 계수(α2)를 구하는 식 중, 지배적인 항을 추출하고, 간략화하면,
[수식 6]
Figure pct00006
로 표시할 수 있다. 이 계수(α2)의 식에 의하면, 보정 위치(H)를, 2의 멱승 표현으로 되는 위치로 하면, 계수(α2)의 계산을 간단하게 할 수 있다.
고체 촬상 장치(1)의 출력부(27)는, 이상과 같이 하여 구한 계수(α0, α1, 및 α2)를 이용하여, 각 x위치에 응한 흑 레벨 오차(ERROR)를 산출한다. 그리고, 출력부(27)는, 각 화소의 디지털 화소치로부터, 흑 레벨 오차치를 감산함으로써, 기준 흑 레벨의 변동을 억제한 신호를 출력할 수 있다.
상술한 계산례는, 수평 방향의 위치에 응한 보정 연산식이지만, 수직 방향의 위치에 대해서도 마찬가지로 계산이 가능하다.
또한, 기준 흑 레벨의 변동은, ADC의 전원 또는 GND에 대한 크기에 의존성이 있는 것이 알려져 있기 때문에, 전원선 또는 GND선과 평행한 방향으로 배치되어 있는 복수의 흑 출력 화소(21B)를 이용하여 계산할 수 있다.
또한 3차 이후의 항에 관해서는 무시하였지만, 3차 이상의 계수(α3, α4, …)를 사용하면 보정 정밀도를 향상시킬 수 있다.
또는 또한, 도 63에 도시되는 바와 같이, 화소 어레이부(22) 내에서의 흑 출력 화소(21B)의 배치수를 늘림에 의해서도 보정 정밀도를 향상시킬 수 있다.
흑 레벨을 출력하는 흑 출력 화소(21B)는, 수광부(포토 다이오드(171))의 상면을 차광막으로 덮은 보정 전용의 화소라도 좋고, 다른 화소(21)와 같은 통상 화소로서, 화소(21) 내에서 제어 신호(TX)에 의한 전하 전송을 행하지 않고서 신호 출력하는 것이라도 좋다. 또는, 화소 어레이부(22) 내에, 수광부의 일부가 차광되어 있는 위상차 검출 화소가 배치되어 있는 경우에는, 그 위상차 검출 화소를, 전하 전송을 행하지 않는 구동으로 하여, 흑 출력 화소(21B)로서 이용하여도 좋다.
차광막으로 물리적으로 차광되지 않는 화소(21)나, 위상차 검출 화소를, 전하 전송을 행하지 않고서, 흑 출력 화소(21B)로서 사용하는 경우, 도 63과 같이, 전하 전송을 행하는 화소(21)와 전하 전송을 행하지 않는 화소(21)(흑 출력 화소(21B))를 화소행 내에 혼재시키기 위해서는, 행 단위로 구동하는 고체 촬상 장치(1)에서는, 2개의 TX 신호 제어선이 필요해진다.
그래서, 2개의 TX 신호 제어선을 마련하지 않고, 도 64에 도시되는 바와 같이, 전하 전송을 행하지 않는 화소행을 임의로 설정하고, 행 단위로 흑 출력 화소(21B)를 설정하여도 좋다. 기준 흑 레벨의 보정은, 동일행의 복수의 흑 출력 화소(21B)를 이용하여 수평 방향으로 행하여도 좋고, 화소 어레이부(22) 내의 동일 열의 복수의 흑 출력 화소(21B)를 이용하여 수직 방향으로 행하여도 좋다.
또한, 전하 전송을 행하지 않는 경우에는, 흑 출력 화소(21B)의 암전류 성분이 출력되지 않는 것으로 되지만, 유효 화소 영역보다 외측에 흑 레벨을 검출하는 차광 화소를 마련하고, 그 차광 화소로부터 암전류 성분을 검출함으로써, 암전류 성분의 보정은 가능하다.
기준 흑 레벨의 보정 연산에서는, 노이즈 레벨의 억제를 위해, 흑 출력 화소(21B)로부터의 출력 신호를 복수회 취득하고, 그러한 평균이나 이동평균을 이용하는 등으로 고주파 성분을 제거한 신호를 이용하여 보정 연산을 행하여도 좋다.
<23. 화소부의 제7의 실시의 형태>
<스트리킹 대책 회로>
도 65는, 화소(21)의 제7의 실시의 형태를 도시하는 회로도이다.
도 65에 도시되는 화소(21)의 제7의 실시의 형태는, 회로의 일제 반전에 수반한 기준 흑 레벨의 변동의 보정을, 연산이 아니라, 회로에 의해 실현한 구성례를 도시하고 있다.
도 65에 도시되는 제7의 실시의 형태에 관한 화소(21)의 구성을, 도 20에 도시한 제2의 실시의 형태에 관한 화소(21)의 구성과 비교하여 다른 부분에 관해 설명한다.
도 20에 도시한 제2의 실시의 형태에서는, 화소 회로(41)의 리셋 트랜지스터(174)의 드레인과, 화소 신호(SIG) 입력의 트랜지스터(82)의 드레인이 접속되어 있지만, 도 65에 도시되는 제7의 실시의 형태에서는, 화소 회로(41)의 리셋 트랜지스터(174)의 드레인은, 전원 전압(Vdd)에 접속되어 있다.
이와 같이 함으로써, 화소 신호(SIG) 입력의 트랜지스터(82)의 임계치 편차와, 리셋 트랜지스터(174)의 임계치 편차가 그대로 부유 확산층에 영향을 주기 때문에, 그 편차로 일제 반전이 분산되어, 스트리킹의 발생을 억제할 수 있다. 또한, 배선 레이아웃으로서는, 리셋 트랜지스터(174)의 소스는, 배출 트랜지스터(172)의 드레인과 공통화할 수 있다.
<24. 래치 회로의 출력 제어>
다음에, 래치 기억부(52)의 N개의 래치 회로(101'-1 내지 101'-N)의 래치 신호(Coln)의 판독 제어에 관해 설명한다.
도 66은, 각 화소(21) 내의 래치 기억부(52)와 센스 앰프부(26)의 판독 제어에 관한 회로도이다. 기록 제어의 회로에 관해서는 도시가 생략되어 있다.
래치 기억부(52)의 N개의 래치 회로(101')는, 각각, 도 66에 도시되는 바와 같이, 래치 신호 출력선(114)를 통하여 센스 앰프부(26)의 SA 코어(센스 앰프 코어 회로)(471)와 접속되어 있다.
래치 회로(101')와 SA 코어(471)와의 사이에는, 래치 신호 출력선(114)에 접속된 커패시터(475)와, 그 커패시터(475)에 소정의 전위를 프리 차지하기 위한 트랜지스터(472)가 배치되어 있다.
래치 신호(Coln)의 판독은, 판독하기 전에, 트랜지스터(472)에 의해 커패시터(475)에 소정의 전위가 프리 차지되고, SA 코어(471)가, 프리 차지된 커패시터(475)의 전위가 래치 신호(Coln)에 의해 디스차지되었는지의 여부를 검출함에 의해, 래치 신호(Coln)의 판독을 행한다. 예를 들면, 래치 신호(Coln)가 "1"이라면, 프리 차지된 전위가 디스차지되고, 래치 신호(Coln)가 "0"이라면, 프리 차지된 전위가 유지된다.
여기서, 가령, 각 화소(21) 내의 래치 기억부(52)의 N개의 래치 회로(101')의 래치 신호(Coln)를 동시에 판독하면, 인접 사이의 스페이스가 좁기 때문에, 인접의 신호선과 커플링을 일으켜, 오동작할 우려가 있다.
그래서, 본 개시의 고체 촬상 장치(1)에서는, 도 66에 도시되는 바와 같이, 판독의 제어 신호(WORD)를 전송하는 WORD 제어선(511)가, 홀수 비트의 제어 신호(WORDon)를 전송하는 WORD 제어선(511on)와, 짝수 비트의 제어 신호(WORDen)를 전송한 WORD 제어선(511en)로 나뉘어 있다.
또한, 커패시터(475)에 프리 차지를 행하는 트랜지스터(472)로 제어 신호(xPC)를 전송하는 xPC 제어선(473)도, 홀수 비트의 트랜지스터(472)에 제어 신호(xPC)를 전송하는 xPC 제어선(473o)과, 짝수 비트의 트랜지스터(472)에 제어 신호(xPC)를 전송하는 xPC 제어선(473e)으로 나뉘어 있다.
또한, SA 코어(471)가 래치 신호(Coln)의 검출을 행하는 타이밍을 제어하는 제어 신호(EN)를 전송하는 EN 제어선(474)도, 홀수 비트의 SA 코어(471)에 제어 신호(ENo)를 전송하는 EN 제어선(474e)와, 짝수 비트의 SA 코어(471)에 제어 신호(ENe)를 전송하는 EN 제어선(474o)으로 나뉘어 있다.
그리고, 고체 촬상 장치(1)에서는, 인접하는 SA 코어(471)끼리가 다른 동작을 행하도록, 제어 신호(WORDon), 제어 신호(WORDen), 제어 신호(ENo), 및, 제어 신호(ENe)가 입력된다. 구체적으로는, 홀수 비트의 SA 코어(471)가 래치 회로(101')의 판독 동작을 행하고 있는 경우에는, 짝수 비트의 SA 코어(471)는 래치 회로(101')의 프리 차지 동작을 행한다. 한편, 홀수 비트의 SA 코어(471)가 래치 회로(101')의 프리 차지 동작을 행하고 있는 경우에는, 짝수 비트의 SA 코어(471)는 래치 회로(101')의 판독 동작을 행한다.
도 67은, 도 66에 도시한 래치 기억부(52)와 센스 앰프부(26)의 타이밍 차트이다.
비교를 위해, 도 68에, N개의 래치 회로(101')의 래치 신호(Coln)를 동시에 판독하는 경우의 래치 기억부(52X)와 센스 앰프부(26X)의 배선 접속례를 도시하고, 도 69에, 도 68에 도시한 래치 기억부(52X)와 센스 앰프부(26X)의 구동 타이밍 차트를 도시한다.
도 68의 전 비트 동시 판독의 구동에서, 1회의 판독에 걸리는 단위 시간을 T라고 하면, 도 67에 도시한 홀수 비트와 짝수 비트를 교대로 판독하는 인터리브 구동에서는, T/2시간만큼 어긋내어 홀수 비트와 짝수 비트의 데이터(N/2비트분의 데이터)가 교대로 판독된다. 토탈의 판독 시간으로서는, 인터리브 구동은, 전 비트 동시 판독 구동에 대해 T/2시간의 증가만으로 끝난다.
도 70은, 도 66 및 도 67에 도시한 홀수 비트와 짝수 비트를 교대로 판독하는 인터리브 구동을 행하는 경우의 래치 회로(101') 부분의 배선 레이아웃례를 도시하고 있다.
출력 신호(VCO)가 입력되는 트랜지스터(111)의 게이트(111G)가, 공통으로 중앙에 일직선으로 배치되고, 트랜지스터(111)의 소스(111S)와 드레인(111D)은, 홀수 비트와 짝수 비트로 상하에 교대로 배치되어 있다.
판독의 제어 신호(WORD)가 입력되는 트랜지스터(112)의 게이트(112G)가, 중앙의 트랜지스터(111)의 게이트(111G)의 상하 각각에 일직선으로 배치되고, 그들의 일방이 짝수 비트용, 타방이 홀수 비트용으로 되어 있다.
트랜지스터(113)의 게이트(113G)가, 트랜지스터(112)의 게이트(112G) 각각의 또 외측에 일직선으로 배치되고, 그들의 일방이 짝수 비트용, 타방이 홀수 비트용으로 되어 있다.
이와 같이, 홀수 비트와 짝수 비트로 교대로 배치함으로써, 배선 레이아웃을 효율적으로 배치할 수 있다.
<25. 전자 기기에의 적용례>
본 개시는, 고체 촬상 장치에의 적용으로 한정되는 것이 아니다. 즉, 본 개시는, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치나, 촬상 기능을 갖는 휴대 단말 장치나, 화상 판독부에 고체 촬상 장치를 이용하는 복사기 등, 화상 취입부(광전 변환부)에 고체 촬상 장치를 이용하는 전자 기기 전반에 대해 적용 가능하다. 고체 촬상 장치는, 원칩으로서 형성된 형태라도 좋고, 촬상부와 신호 처리부 또는 광학계가 통합하여 팩키징된 촬상 기능을 갖는 모듈형상의 형태라도 좋다.
도 71은, 본 개시에 관한 전자 기기로서의, 촬상 장치의 구성례를 도시하는 블록도이다.
도 71의 촬상 장치(600)는, 렌즈군 등으로 이루어지는 광학부(601), 도 1의 고체 촬상 장치(1)의 구성이 채용되는 고체 촬상 장치(촬상 디바이스)(602), 및 카메라 신호 처리 회로인 DSP(Digital Signal Processor)회로(603)를 구비한다. 또한, 촬상 장치(600)는, 프레임 메모리(604), 표시부(605), 기록부(606), 조작부(607), 및 전원부(608)도 구비한다. DSP 회로(603), 프레임 메모리(604), 표시부(605), 기록부(606), 조작부(607) 및 전원부(608)는, 버스 라인(609)을 통하여 상호 접속되어 있다.
광학부(601)는, 피사체로부터의 입사광(상광)를 취입하여 고체 촬상 장치(602)의 촬상면상에 결상한다. 고체 촬상 장치(602)는, 광학부(601)에 의해 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다. 이 고체 촬상 장치(602)로서, 도 1의 고체 촬상 장치(1), 즉, 화소 신호를 AD 변환할 때의 비교기(51)의 판정 속도를 향상시키면서, 소비 전력을 저감시킨 고체 촬상 장치를 이용할 수 있다.
표시부(605)는, 예를 들면, 액정 패널이나 유기 EL(Electro Luminescence) 패널 등의 패널형 표시 장치로 이루어지고, 고체 촬상 장치(602)로 촬상된 동화 또는 정지화를 표시한다. 기록부(606)는, 고체 촬상 장치(602)로 촬상된 동화 또는 정지화를, 하드 디스크나 반도체 메모리 등의 기록 매체에 기록한다.
조작부(607)는, 유저에 의한 조작하에, 촬상 장치(600)가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원부(608)는, DSP 회로(603), 프레임 메모리(604), 표시부(605), 기록부(606) 및 조작부(607)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.
상술한 바와 같이, 고체 촬상 장치(602)로서, 상술한 실시의 형태에 관한 고체 촬상 장치(1)를 이용함으로써, AD 변환의 판정 속도를 고속화시키면서, 소비 전력을 저감할 수 있다. 따라서, 비디오 카메라나 디지털 스틸 카메라, 나아가서는 휴대 전화기 등의 모바일 기기용 카메라 모듈 등의 촬상 장치(600)에서도, 촬영의 고속화와 저소비 전력을 실현할 수 있다.
또한, 상술한 설명에서는, 비교기(51) 및 ADC(42)는, 고체 촬상 장치(1)에 조립된 부품으로서 설명하였지만, 각각 단독으로 유통되는 제품(비교기, AD 변환기)으로 할 수 있다.
또한, 본 개시는, 고체 촬상 장치로 한하지 않고, 다른 반도체 집적 회로를 갖는 반도체 장치 전반에 대해 적용 가능하다.
본 개시의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 개시의 요지를 일탈하지 않는 범위에서 여러가지의 변경이 가능하다.
상술한 각 실시의 형태의 회로 구성은, 전자를 전하로 하는 회로 구성으로 하여 설명하였지만, 본 개시는, 정공을 전하로 하는 회로 구성으로 할 수도 있. 또한, 상술한 각 회로 구성에서, 트랜지스터의 극성(NMOS 트랜지스터와 PMOS 트랜지스터)를 교체한 회로 구성이라도 실현 가능하다. 그 경우, 트랜지스터에 입력되는 제어 신호는, Hi와 Low가 반대의 신호로 된다.
상술한 각 실시의 형태에서는, 참조 신호(REF)가 시간 경과에 응하여 레벨(전압)가 단조 감소하는 슬로프 신호라고 하여 설명하였지만, 참조 신호(REF)는, 시간 경과에 응하여 레벨(전압)가 단조 증가하는 슬로프 신호로 할 수도 있다.
상술한 각 실시의 형태에서는, 화소 회로(41)가 공유되는 경우, 4개의 화소 회로(41)가 공유되는 예에 관해 설명하였지만, 공유되는 화소 회로(41)의 개수는 4개로 한하지 않고, 기타의 개수(예를 들면, 8개)로 할 수 있다.
그 밖에, 상술한 복수의 실시의 형태의 전부 또는 일부를 조합시킨 형태를 채용할 수 있다. 상술한 실시의 형태에서는 설명하지 않은 다른 실시의 형태끼리를 적절히 조합시킨 형태도 가능하다.
또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니고, 본 명세서에 기재된 것 이외의 효과가 있어도 좋다.
또한, 본 개시는 이하와 같은 구성도 취할 수 있다.
(1)
입력 신호와 참조 신호의 전압을 비교하여 비교 결과 신호를 출력하는 비교부와,
상기 비교 결과 신호가 반전할 때의 천이 속도를 고속화하는 정귀환 회로와,
상기 비교 결과 신호의 반전 후, 상기 비교부에 흐르는 전류를 제한하는 전류 제한부를 구비하는 비교기.
(2)
입력 신호와 참조 신호의 전압을 비교하여 비교 결과 신호를 출력하는 비교부와,
상기 비교 결과 신호가 반전할 때의 천이 속도를 고속화하는 정귀환 회로와,
상기 비교 결과 신호의 반전 후, 상기 비교부에 흐르는 전류를 제한하는 전류 제한부를 갖는 비교기와,
상기 비교 결과 신호가 반전한 때의 코드 입력 신호를 기억하여 출력하는 기억부를 구비하는 AD 변환기.
(3)
상기 기억부는, 복수 비트에 대응하는 복수개의 데이터 기억부를 갖는 상기 (2)에 기재된 AD 변환기.
(4)
상기 기억부는, 3치 이상의 상기 코드 입력 신호를 기억하여 출력하는 상기 (2) 또는 (3)의 어느 하나에 기재된 AD 변환기.
(5)
상기 코드 입력 신호를 입력하는 입력 배선과, 기억된 상기 코드 입력 신호를 코드 출력 신호로서 출력하는 출력 배선이, 공통화되어 있는 상기 (2) 내지 (4)의 어느 하나에 기재된 AD 변환기.
(6)
상기 정귀환 회로에 의해 고속화된 상기 비교 결과 신호를 반전하는 인버터를 또한 구비하고,
상기 인버터에 의해 반전된 상기 비교 결과 신호가 후단에 출력되는 상기 (2) 내지 (5)의 어느 하나에 기재된 AD 변환기.
(7)
상기 전류 제한부는 트랜지스터로 구성되고,
상기 비교부는, 상기 전류 제한부의 트랜지스터의 특성차를 억제하는 억제 트랜지스터를 갖는 상기 (2) 내지 (6)의 어느 하나에 기재된 AD 변환기.
(8)
상기 억제 트랜지스터는, 상기 전류 제한부의 트랜지스터와 같게 제어되는 상기 (7)에 기재된 AD 변환기.
(9)
상기 비교 결과 신호가 반전한 후, 상기 참조 신호의 전압이, 상기 참조 신호가 입력되는 트랜지스터가 오프 하는 레벨로 되는 상기 (2) 내지 (8)의 어느 하나에 기재된 AD 변환기.
(10)
입력 신호와 참조 신호의 전압을 비교하여 비교 결과 신호를 출력하는 비교부와,
상기 비교 결과 신호가 반전할 때의 천이 속도를 고속화하는 정귀환 회로와,
상기 비교 결과 신호의 반전 후, 상기 비교부에 흐르는 전류를 제한하는 전류 제한부를 갖는 비교기와,
상기 비교 결과 신호가 반전한 때의 코드 입력 신호를, 코드 출력 신호로서 기억하여 출력하는 기억부를 갖는 AD 변환기와,
화소에 입사된 광을 수광하여 광전 변환함으로써 생성된 전하 신호를, 상기 입력 신호로서 상기 비교부에 출력하는 화소 회로를 구비하는 고체 촬상 장치.
(11)
상기 비교부는, 상기 입력 신호가 입력되는 제1의 트랜지스터와, 상기 참조 신호가 입력되는 제2의 트랜지스터를 적어도 가지며,
상기 제1의 트랜지스터는, 상기 전하 신호를 유지하는 상기 화소 회로의 부유 확산층와 접속되어 있는 상기 (10)에 기재된 고체 촬상 장치.
(12)
상기 제2의 트랜지스터에 입력되는 상기 참조 신호의 전압이 소정의 전압으로 설정됨에 의해, 상기 화소 회로의 부유 확산층이 리셋되는 상기 (11)에 기재된 고체 촬상 장치.
(13)
상기 제2의 트랜지스터에 입력되는 상기 참조 신호의 전압이, 상기 화소 회로의 부유 확산층이 리셋되는 리셋 전압으로 설정될 때, 상기 정귀환 회로를 흐르는 관통 전류를 억제하는 억제 트랜지스터를 또한 구비하는 상기 (12)에 기재된 고체 촬상 장치.
(14)
상기 AD 변환기의 기억부는, 상기 화소의 리셋 레벨의 상기 코드 출력 신호를 기억하여 출력하고, 그 후, 상기 화소의 신호 레벨의 상기 코드 출력 신호를 기억하여 출력하는 상기 (10) 내지 (13)의 어느 하나에 기재된 고체 촬상 장치.
(15)
하나의 상기 화소 회로에 대해 하나의 상기 비교기가 마련되어 있는 상기 (10) 내지 (14)의 어느 하나에 기재된 고체 촬상 장치.
(16)
복수의 상기 화소 회로에 대해 하나의 상기 비교기가 마련되어 있는 상기 (10) 내지 (14)의 어느 하나에 기재된 고체 촬상 장치.
(17)
상기 제2의 트랜지스터에 입력되는 상기 참조 신호의 전압이 소정의 전압으로 설정됨에 의해, 복수의 상기 화소 회로의 적어도 하나가 비선택으로 설정되는 상기 (16)에 기재된 고체 촬상 장치.
(18)
컬러 필터의 색의 조합이 흰색이 되는 조합으로, 복수의 상기 화소가 동시에 판독되는 상기 (16) 또는 (17)에 기재된 고체 촬상 장치.
(19)
동시에 판독된 복수의 상기 화소로 1장의 화상이 구성되는 상기 (16) 내지 (18)의 어느 하나에 기재된 고체 촬상 장치.
(20)
M개(M>1)의 상기 화소 회로에 대해 하나의 상기 비교기가 마련되어 있고,
상기 비교기를 공유하는 M개의 상기 화소 회로는, M개의 상기 화소 회로의 리셋 레벨의 상기 입력 신호를 상기 비교부에 출력한 후, M개의 상기 화소 회로의 신호 레벨의 상기 입력 신호를 상기 비교부에 출력하는 상기 (16) 내지 (19)의 어느 하나에 기재된 고체 촬상 장치.
(21)
상기 화소 회로는, 상기 화소의 선택을 제어하는 선택 트랜지스터를 적어도 구비하는 상기 (16) 내지 (20)의 어느 하나에 기재된 고체 촬상 장치.
(22)
상기 비교부는, 상기 선택 트랜지스터에 의한 특성차를 억제하는 억제 트랜지스터를 갖는 상기 (21)에 기재된 고체 촬상 장치.
(23)
복수의 상기 화소가 2차원 배열된 화소 어레이부를 복수의 에어리어로 분할하고,
상기 에어리어마다, 상기 참조 신호의 전압이 제어되는 상기 (10) 내지 (22)의 어느 하나에 기재된 고체 촬상 장치.
(24)
복수의 상기 에어리어의 적어도 하나의 상기 에어리어의 상기 참조 신호의 전압은, 상기 참조 신호가 입력되는 트랜지스터의 임계치 전압 이하가 되는 상기 (23)에 기재된 고체 촬상 장치.
(25)
복수의 반도체 기판으로 구성되어 있는 상기 (10) 내지 (24)의 어느 하나에 기재된 고체 촬상 장치.
(25A)
제1의 반도체 기판과 제2의 반도체 기판으로 구성되고,
상기 제1의 반도체 기판과 상기 제2의 반도체 기판은, 상기 기억부의 입력부로 접속되어 있는 상기 (25)에 기재된 고체 촬상 장치.
(25B)
제1의 반도체 기판과 제2의 반도체 기판으로 구성되고,
상기 제1의 반도체 기판과 상기 제2의 반도체 기판은, 상기 화소 회로로부터 출력된 상기 전하 신호가 입력되는 상기 비교부의 전하 신호 입력 트랜지스터의 드레인 및 소스로 접속되어 있는 상기 (25)에 기재된 고체 촬상 장치.
(25C)
제1의 반도체 기판과 제2의 반도체 기판으로 구성되고,
상기 제1의 반도체 기판과 상기 제2의 반도체 기판은, 상기 화소 회로로부터 출력된 상기 전하 신호가 입력되는 상기 비교부의 전하 신호 입력 트랜지스터의 드레인과, 상기 참조 신호가 입력되는 상기 비교부의 참조 신호 입력 트랜지스터의 드레인으로 접속되어 있는 상기 (25)에 기재된 고체 촬상 장치.
(25D)
제1 내지 제3의 반도체 기판으로 구성되고,
상기 제1의 반도체 기판과 상기 제2의 반도체 기판은, 상기 화소 회로로부터 출력된 상기 전하 신호가 입력되는 상기 비교부의 전하 신호 입력 트랜지스터의 드레인과, 상기 참조 신호가 입력되는 상기 비교부의 참조 신호 입력 트랜지스터의 드레인으로 접속되고,
상기 제2의 반도체 기판과 상기 제3의 반도체 기판은, 상기 기억부의 입력부로 접속되어 있는 상기 (25)에 기재된 고체 촬상 장치.
(25E)
반도체 기판이 적층된 복수의 적층 기판과, 상기 복수의 적층 기판의 측벽에 접합된 측면 기판으로 구성되는 상기 (25)에 기재된 고체 촬상 장치.
(26)
상기 기억부는, 상기 화소의 리셋 레벨의 상기 코드 출력 신호를 기억하는 P상 기억부와, 상기 화소의 신호 레벨의 상기 코드 출력 신호를 기억하는 D상 기억부를 가지며,
상기 P상 기억부와 상기 D상 기억부는, 상기 화소의 리셋 레벨의 상기 코드 출력 신호와 신호 레벨의 상기 코드 출력 신호를 동시에 출력하는 상기 (10) 내지 (25)의 어느 하나에 기재된 고체 촬상 장치.
(27)
상기 화소 회로는, 상기 비교부에 출력할 때까지 상기 전하 신호를 유지하는 부유 확산층의 용량을 변경하는 트랜지스터를 갖는 상기 (10) 내지 (26)의 어느 하나에 기재된 고체 촬상 장치.
(28)
상기 참조 신호의 전압 변화율이, 1수직 주사 기간 내에 1회 이상 변경되는 상기 (10) 내지 (27)의 어느 하나에 기재된 고체 촬상 장치.
(29)
상기 코드값이 되는 신호의 주파수가, 1수직 주사 기간 내에 1회 이상 변경되는 상기 (10) 내지 (28)의 어느 하나에 기재된 고체 촬상 장치.
(30)
상기 화소 회로는, 소스 팔로워 회로에 의해 증폭된 상기 전하 신호를, 상기 입력 신호로서 상기 비교부에 출력하는 상기 (10) 내지 (29)의 어느 하나에 기재된 고체 촬상 장치.
(30A)
상기 비교기는, 전원-GND 사이에 접속된 커패시터를 또한 구비하는 상기 (10) 내지 (30)의 어느 하나에 기재된 고체 촬상 장치.
(30B)
상기 기억부는, 1비트의 데이터를 기억하는 데이터 기억부를 가지며, AD 변환 비트수와 같은 회수만큼 상기 코드 출력 신호의 기억 및 출력을 반복하는 상기 (10) 내지 (30A)의 어느 하나에 기재된 고체 촬상 장치.
(30C)
상기 기억부는, 상기 코드 출력 신호를 기억하는 2개의 데이터 기억부를 가지며,
상기 2개의 데이터 기억부에서 상기 코드 입력 신호는 차동 신호로 되어 있고, 기억된 상기 코드 출력 신호도 차동 신호로 되어 있는 상기 (10) 내지 (30B)의 어느 하나에 기재된 고체 촬상 장치.
(30D)
상기 기억부에는, 상기 화소의 리셋 레벨을 검출하는 리셋 검출 기간의 최후의 상기 코드 입력 신호가 소정의 값으로 설정되어 입력되는 상기 (10) 내지 (30C)의 어느 하나에 기재된 고체 촬상 장치.
(30E)
상기 소정의 값은, 상기 화소 회로의 부유 확산층에 광이 닿은 때에 발생하는 전압치인 상기 (30D)에 기재된 고체 촬상 장치.
(30F)
복수의 상기 화소가 2차원 배열된 화소 어레이부를 수평 방향으로 복수의 에어리어로 분할하고,
각 에어리어에서 상기 코드 입력 신호가 입력되는 타이밍이 다른 상기 (10) 내지 (30E)의 어느 하나에 기재된 고체 촬상 장치.
(31)
복수의 상기 화소가 2차원 배열된 화소 어레이부 내의, 흑 레벨 보정용의 흑 출력 화소로부터 흑 레벨을 산출하고, 복수의 상기 화소의 화소 신호로부터 상기 흑 레벨을 감산하여 출력하는 출력부를 또한 구비하는 상기 (10) 내지 (12)의 어느 하나에 기재된 고체 촬상 장치.
(31A)
상기 출력부는, 전원선과 평행한 방향으로 배치되어 있는 복수의 상기 흑 출력 화소를 이용하여 상기 흑 레벨을 산출하는 상기 (31)에 기재된 고체 촬상 장치.
(31B)
상기 출력부는, GND선과 평행한 방향으로 배치되어 있는 복수의 상기 흑 출력 화소를 이용하여 상기 흑 레벨을 산출하는 상기 (31)에 기재된 고체 촬상 장치.
(31C)
상기 흑 출력 화소는, 전하 전송을 행하지 않고 구동한 통상 화소인 상기 (31)에 기재된 고체 촬상 장치.
(31D)
상기 흑 출력 화소는, 전하 전송을 행하지 않고 구동한 위상차 검출 화소인 상기 (31)에 기재된 고체 촬상 장치.
(31E)
상기 흑 출력 화소는, 전하 전송을 행하지 않고 구동한 화소행의 통상 화소인 상기 (31)에 기재된 고체 촬상 장치.
(32)
상기 화소 회로는, 상기 전하 신호를 유지하는 부유 확산층을 리셋하는 리셋 트랜지스터를 구비하고,
상기 리셋 트랜지스터의 드레인은 전원 전압에 접속되어 있는 상기 (10) 내지 (31)의 어느 하나에 기재된 고체 촬상 장치.
(33)
프리 차지 동작과 판독 동작을 행함에 의해, 상기 기억부에 기억되어 있는 상기 코드 출력 신호를 판독하는 코드 판독부를 또한 구비하고,
상기 코드 판독부는, 이웃의 상기 코드 판독부가 상기 프리 차지 동작을 행하고 있을 때, 상기 판독 동작을 행하는 상기 (10) 내지 (32)의 어느 하나에 기재된 고체 촬상 장치.
(34)
입력 신호와 참조 신호의 전압을 비교하여 비교 결과 신호를 출력하는 비교부와,
상기 비교 결과 신호가 반전할 때의 천이 속도를 고속화하는 정귀환 회로와,
상기 비교 결과 신호의 반전 후, 상기 비교부에 흐르는 전류를 제한하는 전류 제한부를 갖는 비교기와,
상기 비교 결과 신호가 반전한 때의 코드 입력 신호를, 코드 출력 신호로서 기억하여 출력하는 기억부를 갖는 AD 변환기와,
화소에 입사된 광을 수광하여 광전 변환함으로써 생성된 전하 신호를, 상기 입력 신호로서 상기 비교부에 출력하는 화소 회로를 구비하는 고체 촬상 장치를 구비하는 전자 기기.
(35)
비교부와, 정귀환 회로와, 전류 제한부를 구비하는 비교기의 상기 비교부가, 입력 신호와 참조 신호의 전압을 비교하여 비교 결과 신호를 출력하고,
상기 정귀환 회로가, 상기 비교 결과 신호가 반전할 때의 천이 속도를 고속화하고,
상기 전류 제한부가, 상기 비교 결과 신호의 반전 후, 상기 비교부에 흐르는 전류를 제한하는 비교기의 제어 방법.
1 : 고체 촬상 장치
21 : 화소
22 : 화소 어레이부
24 : DAC
26 : 센스 앰프부
27 : 출력부
41 : 화소 회로
42 : ADC
51 : 비교기
52 : 래치 기억부
61 : 차동 증폭 회로
62 : 정귀환 회로
63 : 전류 제한부
81, 82, 86 : 트랜지스터
121 : 인버터
141 : 트랜지스터
174 : 리셋 트랜지스터
175 : FD
176 : 선택 트랜지스터
181 : PMOS 트랜지스터
211 : 트랜지스터
322P : P상 래치부
322D : D상 래치부
341, 342 : NMOS 트랜지스터
361 : 커패시터
381, 381X : 래치부
600 : 촬상 장치
602 : 고체 촬상 장치

Claims (35)

  1. 입력 신호와 참조 신호의 전압을 비교하여 비교 결과 신호를 출력하는 비교부와,
    상기 비교 결과 신호가 반전할 때의 천이 속도를 고속화하는 정귀환 회로와,
    상기 비교 결과 신호의 반전 후, 상기 비교부에 흐르는 전류를 제한하는 전류 제한부를 구비하는 것을 특징으로 하는 비교기.
  2. 입력 신호와 참조 신호의 전압을 비교하여 비교 결과 신호를 출력하는 비교부와,
    상기 비교 결과 신호가 반전할 때의 천이 속도를 고속화하는 정귀환 회로와,
    상기 비교 결과 신호의 반전 후, 상기 비교부에 흐르는 전류를 제한하는 전류 제한부를 갖는 비교기와,
    상기 비교 결과 신호가 반전한 때의 코드 입력 신호를 기억하여 출력하는 기억부를 구비하는 것을 특징으로 하는 AD 변환기.
  3. 제2항에 있어서,
    상기 기억부는, 복수 비트에 대응하는 복수개의 데이터 기억부를 갖는 것을 특징으로 하는 AD 변환기.
  4. 제2항에 있어서,
    상기 기억부는, 3치 이상의 상기 코드 입력 신호를 기억하여 출력하는 것을 특징으로 하는 AD 변환기.
  5. 제2항에 있어서,
    상기 코드 입력 신호를 입력하는 입력 배선과, 기억된 상기 코드 입력 신호를 코드 출력 신호로서 출력하는 출력 배선이, 공통화되어 있는 것을 특징으로 하는 AD 변환기.
  6. 제2항에 있어서,
    상기 정귀환 회로에 의해 고속화된 상기 비교 결과 신호를 반전하는 인버터를 또한 구비하고,
    상기 인버터에 의해 반전된 상기 비교 결과 신호가 후단에 출력되는 것을 특징으로 하는 AD 변환기.
  7. 제2항에 있어서,
    상기 전류 제한부는 트랜지스터로 구성되고,
    상기 비교부는, 상기 전류 제한부의 트랜지스터의 특성차를 억제하는 억제 트랜지스터를 갖는 것을 특징으로 하는 AD 변환기.
  8. 제7항에 있어서,
    상기 억제 트랜지스터는, 상기 전류 제한부의 트랜지스터와 같게 제어되는 것을 특징으로 하는 AD 변환기.
  9. 제2항에 있어서,
    상기 비교 결과 신호가 반전한 후, 상기 참조 신호의 전압이, 상기 참조 신호가 입력되는 트랜지스터가 오프 하는 레벨로 되는 것을 특징으로 하는 AD 변환기.
  10. 입력 신호와 참조 신호의 전압을 비교하여 비교 결과 신호를 출력하는 비교부와,
    상기 비교 결과 신호가 반전할 때의 천이 속도를 고속화하는 정귀환 회로와,
    상기 비교 결과 신호의 반전 후, 상기 비교부에 흐르는 전류를 제한하는 전류 제한부를 갖는 비교기와,
    상기 비교 결과 신호가 반전한 때의 코드 입력 신호를, 코드 출력 신호로서 기억하여 출력하는 기억부를 갖는 AD 변환기와,
    화소에 입사된 광을 수광하여 광전 변환함으로써 생성된 전하 신호를, 상기 입력 신호로서 상기 비교부에 출력하는 화소 회로를 구비하는 것을 특징으로 하는 고체 촬상 장치.
  11. 제10항에 있어서,
    상기 비교부는, 상기 입력 신호가 입력되는 제1의 트랜지스터와, 상기 참조 신호가 입력되는 제2의 트랜지스터를 적어도 가지며,
    상기 제1의 트랜지스터는, 상기 전하 신호를 유지하는 상기 화소 회로의 부유 확산층와 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
  12. 제11항에 있어서,
    상기 제2의 트랜지스터에 입력되는 상기 참조 신호의 전압이 소정의 전압으로 설정됨에 의해, 상기 화소 회로의 부유 확산층이 리셋되는 것을 특징으로 하는 고체 촬상 장치.
  13. 제12항에 있어서,
    상기 제2의 트랜지스터에 입력되는 상기 참조 신호의 전압이, 상기 화소 회로의 부유 확산층이 리셋되는 리셋 전압으로 설정될 때, 상기 정귀환 회로를 흐르는 관통 전류를 억제하는 억제 트랜지스터를 또한 구비하는 것을 특징으로 하는 고체 촬상 장치.
  14. 제10항에 있어서,
    상기 AD 변환기의 기억부는, 상기 화소의 리셋 레벨의 상기 코드 출력 신호를 기억하여 출력하고, 그 후, 상기 화소의 신호 레벨의 상기 코드 출력 신호를 기억하여 출력하는 것을 특징으로 하는 고체 촬상 장치.
  15. 제10항에 있어서,
    하나의 상기 화소 회로에 대해 하나의 상기 비교기가 마련되어 있는 것을 특징으로 하는 고체 촬상 장치.
  16. 제10항에 있어서,
    복수의 상기 화소 회로에 대해 하나의 상기 비교기가 마련되어 있는 것을 특징으로 하는 고체 촬상 장치.
  17. 제16항에 있어서,
    상기 제2의 트랜지스터에 입력되는 상기 참조 신호의 전압이 소정의 전압으로 설정됨에 의해, 복수의 상기 화소 회로의 적어도 하나가 비선택으로 설정되는 것을 특징으로 하는 고체 촬상 장치.
  18. 제16항에 있어서,
    컬러 필터의 색의 조합이 흰색이 되는 조합으로, 복수의 상기 화소가 동시에 판독되는 것을 특징으로 하는 고체 촬상 장치.
  19. 제16항에 있어서,
    동시에 판독된 복수의 상기 화소로 1장의 화상이 구성되는 것을 특징으로 하는 고체 촬상 장치.
  20. 제16항에 있어서,
    M개(M>1)의 상기 화소 회로에 대해 하나의 상기 비교기가 마련되어 있고,
    상기 비교기를 공유하는 M개의 상기 화소 회로는, M개의 상기 화소 회로의 리셋 레벨의 상기 입력 신호를 상기 비교부에 출력한 후, M개의 상기 화소 회로의 신호 레벨의 상기 입력 신호를 상기 비교부에 출력하는 것을 특징으로 하는 고체 촬상 장치.
  21. 제16항에 있어서,
    상기 화소 회로는, 상기 화소의 선택을 제어하는 선택 트랜지스터를 적어도 구비하는 것을 특징으로 하는 고체 촬상 장치.
  22. 제21항에 있어서,
    상기 비교부는, 상기 선택 트랜지스터에 의한 특성차를 억제하는 억제 트랜지스터를 갖는 것을 특징으로 하는 고체 촬상 장치.
  23. 제10항에 있어서,
    복수의 상기 화소가 2차원 배열된 화소 어레이부를 복수의 에어리어로 분할하고,
    상기 에어리어마다, 상기 참조 신호의 전압이 제어되는 것을 특징으로 하는 고체 촬상 장치.
  24. 제23항에 있어서,
    복수의 상기 에어리어의 적어도 하나의 상기 에어리어의 상기 참조 신호의 전압은, 상기 참조 신호가 입력되는 트랜지스터의 임계치 전압 이하가 되는 것을 특징으로 하는 고체 촬상 장치.
  25. 제10항에 있어서,
    복수의 반도체 기판으로 구성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  26. 제10항에 있어서,
    상기 기억부는, 상기 화소의 리셋 레벨의 상기 코드 출력 신호를 기억하는 P상 기억부와, 상기 화소의 신호 레벨의 상기 코드 출력 신호를 기억하는 D상 기억부를 가지며,
    상기 P상 기억부와 상기 D상 기억부는, 상기 화소의 리셋 레벨의 상기 코드 출력 신호와 신호 레벨의 상기 코드 출력 신호를 동시에 출력하는 것을 특징으로 하는 고체 촬상 장치.
  27. 제10항에 있어서,
    상기 화소 회로는, 상기 비교부에 출력할 때까지 상기 전하 신호를 유지하는 부유 확산층의 용량을 변경하는 트랜지스터를 갖는 것을 특징으로 하는 고체 촬상 장치.
  28. 제10항에 있어서,
    상기 참조 신호의 전압 변화율이, 1수직 주사 기간 내에 1회 이상 변경되는 것을 특징으로 하는 고체 촬상 장치.
  29. 제10항에 있어서,
    상기 코드 입력 신호의 주파수가, 1수직 주사 기간 내에 1회 이상 변경되는 것을 특징으로 하는 고체 촬상 장치.
  30. 상기 화소 회로는, 소스 팔로워 회로에 의해 증폭된 상기 전하 신호를, 상기 입력 신호로서 상기 비교부에 출력하는 것을 특징으로 하는 고체 촬상 장치.
  31. 제10항에 있어서,
    복수의 상기 화소가 2차원 배열된 화소 어레이부 내의, 흑 레벨 보정용의 흑 출력 화소로부터 흑 레벨을 산출하고, 복수의 상기 화소의 화소 신호로부터 상기 흑 레벨을 감산하여 출력하는 출력부를 또한 구비하는 것을 특징으로 하는 고체 촬상 장치.
  32. 제10항에 있어서,
    상기 화소 회로는, 상기 전하 신호를 유지하는 부유 확산층을 리셋하는 리셋 트랜지스터를 구비하고,
    상기 리셋 트랜지스터의 드레인은 전원 전압에 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
  33. 제10항에 있어서,
    프리 차지 동작과 판독 동작을 행함에 의해, 상기 기억부에 기억되어 있는 상기 코드 출력 신호를 판독하는 코드 판독부를 또한 구비하고,
    상기 코드 판독부는, 이웃의 상기 코드 판독부가 상기 프리 차지 동작을 행하고 있을 때, 상기 판독 동작을 행하는 것을 특징으로 하는 고체 촬상 장치.
  34. 입력 신호와 참조 신호의 전압을 비교하여 비교 결과 신호를 출력하는 비교부와,
    상기 비교 결과 신호가 반전할 때의 천이 속도를 고속화하는 정귀환 회로와,
    상기 비교 결과 신호의 반전 후, 상기 비교부에 흐르는 전류를 제한하는 전류 제한부를 갖는 비교기와,
    상기 비교 결과 신호가 반전한 때의 코드 입력 신호를, 코드 출력 신호로서 기억하여 출력하는 기억부를 갖는 AD 변환기와,
    화소에 입사된 광을 수광하여 광전 변환함으로써 생성된 전하 신호를, 상기 입력 신호로서 상기 비교부에 출력하는 화소 회로를 구비하는 고체 촬상 장치를 구비하는 것을 특징으로 하는 전자 기기.
  35. 비교부와, 정귀환 회로와, 전류 제한부를 구비하는 비교기의
    상기 비교부가, 입력 신호와 참조 신호의 전압을 비교하여 비교 결과 신호를 출력하고,
    상기 정귀환 회로가, 상기 비교 결과 신호가 반전할 때의 천이 속도를 고속화하고,
    상기 전류 제한부가, 상기 비교 결과 신호의 반전 후, 상기 비교부에 흐르는 전류를 제한하는 것을 특징으로 하는 비교기의 제어 방법.
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