CN106899814A - 比较器、ad转换器、固态成像器件、电子装置及比较器控制方法 - Google Patents

比较器、ad转换器、固态成像器件、电子装置及比较器控制方法 Download PDF

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Abstract

本发明涉及能够在提高比较器的判定速度的同时降低功率消耗的比较器、AD转换器、固态成像器件、电子装置和比较器控制方法。所述比较器包括比较单元、正反馈电路和电流限制单元。所述比较单元比较输入信号的电压与参考信号的电压并输出比较结果信号。所述正反馈电路加快所述比较结果信号发生反转时的转变速度。所述电流限制单元限制所述比较结果信号发生反转之后在所述比较单元中流动的电流。本发明例如适用于比较器等。

Description

比较器、AD转换器、固态成像器件、电子装置及比较器控制 方法
本申请是申请日为2015年7月1日、发明名称为“比较器、AD转换器、固态成像器件、电子装置及比较器控制方法”的申请号为201580001816.9的专利申请的分案申请。
技术领域
本发明涉及比较器、AD转换器、固态成像器件、电子装置和比较器控制方法，并更具体地涉及能够在提高比较器的判定速度的同时降低功率消耗的比较器、AD转换器、固态成像器件、电子装置和比较器控制方法。
背景技术
在通过针对固态成像器件设计的信号读取方法在诸如像素中的区域等受限区域中执行AD转换的情况下，具有最高区域效率的方法是通过比较器和后续阶段中的数字电路来实现的积分型(斜坡型)AD转换方法。
非专利文件1和2提出了通过使用积分型AD转换方法实现受限区域中的AD转换的技术。例如，非专利文件1披露了如下电路结构：随后阶段中的数字电路是DRAM电路，且斜坡信号被多次输入至比较器。例如，当执行8位AD转换时，将相同的斜坡信号八次输入至比较器。在比较器的输出发生反转时将“0”或“1”的代码存储到DRAM电路中的操作重复八次。当完成整个区域中的比较时，读出这些代码。
引用列表
非专利文件
非专利文件1：D.Yang,B.Fowler和A.El Gamal，"A Nyquist rate pixel levelADC for CMOS image sensors,"《Proc.IEEE 1998 Custom Integrated CircuitsConf.》，加利福尼亚州圣克拉拉，1998年5月，第237-240页。
非专利文件2：S.Kleinfelder,S.Lim、X.Liu和A.El Gamal,"A 10 kframe/s 0.18μm CMOS digital pixel sensor with pixel-level memory"，《IEEE InternationalSolid-State Circuits Conference》，第XLIV卷，第88-89页，2001年2月。
发明内容
本发明要解决的问题
在针对列平行布局中的各个像素列布置AD转换器的情况下，在区域方面允许相对高的自由度。然而，在将AD转换器设置在每个像素中的情况下，电路容纳区域受到限制，且因此难以制造充分地满足要求的比较器。例如，比较器的判定速度可能变低，或者如果提高性能，则功率消耗可能增加。
本发明是针对这些情况提出的，并旨在在提高比较器的判定速度的同时降低功率消耗。
问题的解决方案
作为本发明的第一方面的比较器包括：比较单元，其用于比较输入信号的电压与参考信号的电压并输出比较结果信号；正反馈电路，其用于加快所述比较结果信号发生反转时的转变速度；以及电流限制单元，其用于限制所述比较结果信号发生反转之后在所述比较单元中流动的电流。
作为本发明的第二方面的用于控制包括比较单元、正反馈电路和电流限制单元的比较器的方法包括：所述比较单元比较输入信号的电压与参考信号的电压并输出比较结果信号；所述正反馈电路加快所述比较结果信号发生反转时的转变速度；及所述电流限制单元限制所述比较结果信号发生反转之后在所述比较单元中流动的电流。
在本发明的第一和第二方面中，将输入信号的电压与参考信号的电压进行比较，且输出比较结果信号。使所述比较结果信号发生反转时的转变速度加快。对所述比较结果信号发生反转之后在所述比较单元中流动的电流进行限制。
根据本发明的第三方面的AD转换器包括：比较器，其包括：比较单元，其用于比较输入信号的电压与参考信号的电压并输出比较结果信号；正反馈电路，其用于加快所述比较结果信号发生反转时的转变速度；以及电流限制单元，其用于限制所述比较结果信号发生反转之后在所述比较单元中流动的电流；和存储单元，其用于存储所述比较结果信号发生反转时的代码输入信号，并输出所述代码输入信号。
在本发明的第三方面中，将输入信号的电压与参考信号的电压进行比较，且输出比较结果信号。使所述比较结果信号发生反转时的转变速度加快。对所述比较结果信号发生反转之后在所述比较单元中流动的电流进行限制。存储所述比较结果信号发生反转时的代码输入信号存储并将其输出。
作为本发明的第四方面的固态成像器件包括：AD转换器，其包括：比较器，其包括：比较单元，其用于比较输入信号的电压与参考信号的电压并输出比较结果信号；正反馈电路，其用于加快所述比较结果信号发生反转时的转变速度；以及电流限制单元，其用于限制所述比较结果信号发生反转之后在所述比较单元中流动的电流；和存储单元，其用于存储所述比较结果信号发生反转时的代码输入信号，并输出所述代码输入信号以作为代码输出信号；以及像素电路，其用于将作为所述输入信号的电荷信号输出至所述比较单元，所述电荷信号是通过接收进入像素的光并对所述光执行光电转换而生成的。
作为本发明的第五方面的电子装置包括固态成像器件，所述固态成像器件包括：AAD转换器，其包括：比较器，其包括：比较单元，其用于比较输入信号的电压与参考信号的电压并输出比较结果信号；正反馈电路，其用于加快所述比较结果信号发生反转时的转变速度；以及电流限制单元，其用于限制所述比较结果信号发生反转之后在所述比较单元中流动的电流；和存储单元，其用于存储所述比较结果信号发生反转时的代码输入信号，并输出所述代码输入信号以作为代码输出信号；以及像素电路，其用于将作为所述输入信号的电荷信号输出至所述比较单元，所述电荷信号是通过接收进入像素的光并对所述光执行光电转换而生成的。
在本发明的第四和第五方面中，将输入信号的电压与参考信号的电压进行比较，且输出比较结果信号。使所述比较结果信号发生反转时的转变速度加快。对所述比较结果信号发生反转之后在所述比较单元中流动的电流进行限制。存储所述比较结果信号发生反转时的代码输入信号存储并将其作为代码输出信号输出。在所述像素电路中，通过接收进入像素的光并对所述光执行光电转换而生成的所述电荷信号作为所述比较单元的所述输入信号被输出。
所述比较器、所述AD转换器、所述固态成像器件和所述电子装置可以是独立的装置，或可以是被组合到一些其它装置中的模块。
本发明的效果
根据本发明的第一至第五方面，可以在提高所述比较器的判定速度的同时降低功率消耗。
本发明的效果不限于此处描述的这些效果，并可包括本发明中所述的任何效果。
附图说明
图1是示意性地示出了根据本发明的固态成像器件的结构的示图。
图2是示出了像素单元的示例结构的框图。
图3是示出了比较器的特定示例结构的框图。
图4是比较器的电路图。
图5是示出了比较器的输入/输出信号的示图。
图6是示出了ADC的第一实施例的框图。
图7是示出了ADC的第一实施例的电路图。
图8是用于说明整个ADC 42的操作和控制的示图。
图9是用于说明代码输入信号是多电平信号的情况的示图。
图10是用于说明代码输入信号是多电平信号的情况的示图。
图11是用于说明代码输入信号是多电平信号的情况的示图。
图12是用于说明代码输入信号是多电平信号的情况的示图。
图13是示出了ADC的第二实施例的电路图。
图14是示出了根据第二实施例的ADC的锁存电路的示例布局的示图。
图15是示出了ADC的第三实施例的电路图。
图16是示出了ADC的第四实施例的电路图。
图17是示出了ADC的第五实施例的电路图。
图18是示出了像素的第一实施例的电路图。
图19是用于说明根据第一实施例的像素的操作的时序图。
图20是示出了像素的第二实施例的电路图。
图21是示出了像素的第三实施例的电路图。
图22是用于说明根据第三实施例的像素的操作的时序图。
图23是示出了像素的第四实施例的电路图。
图24是用于说明根据第四实施例的像素的操作的时序图。
图25是示出了像素共享的第一实施例的电路图。
图26是用于说明根据第一实施例的共享像素的操作的时序图。
图27是示出了像素共享的第二实施例的电路图。
图28是用于说明根据第二实施例的共享像素的操作的时序图。
图29是用于说明共享像素的读取顺序的示图。
图30是用于说明共享像素的读取顺序的示图。
图31是用于说明共享像素读取顺序的示图。
图32是示出了像素共享的第三实施例的电路图。
图33是用于说明根据第三实施例的共享像素的操作的时序图。
图34是示出了像素共享的第四实施例的电路图。
图35是用于说明垂直分割控制的示图。
图36是用于说明使用两个半导体基板的示例结构的示图。
图37是用于说明使用两个半导体基板的示例结构的示图。
图38是用于说明使用两个半导体基板的示例结构的示图。
图39是用于说明使用两个半导体基板的示例结构的示图。
图40是用于说明使用三个半导体基板的示例结构的示图。
图41是用于说明使用三个半导体基板的示例结构的示图。
图42是用于说明使用三个半导体基板的示例结构的示图。
图43是用于说明使用侧部基板的示例结构的示图。
图44是用于说明使用侧部基板的示例结构的示图
图45是用于说明使用侧部基板的示例结构的示图
图46是示出了像素的第五实施例的电路图。
图47是用于说明根据第五实施例的像素的操作的时序图。
图48是示出了像素灵敏度可变的第一示例结构的电路图。
图49是示出了像素灵敏度可变的第二示例结构的电路图。
图50是用于说明改变斜坡倾斜度的控制的示图。
图51是用于说明改变代码输入信号的频率的控制的示图。
图52是用于说明去耦电容的增加的示图。
图53是用于说明位数斜坡输入的驱动的示图。
图54是用于说明位数斜坡输入的驱动的示图。
图55是示出了像素的第五实施例的电路图。
图56是用于说明对防漏光措施的控制的示图。
图57是用于说明改变用于反转操作的时间的结构的示图
图58是示出了列ADC的电路结构的示图。
图59是示出了列ADC的电路结构的示图。
图60是用于说明列ADC的操作的时序图。
图61是示出了黑电平校正中的黑输出像素的示例布局的示图。
图62是用于说明黑电平的校正方法的示图。
图63是示出了黑电平校正中的黑输出像素的示例布局的示图。
图64是用于说明黑电平校正的控制的示例的示图。
图65是示出了像素的第七实施例的电路图。
图66是用于说明锁存信号交错驱动的示图。
图67是用于说明锁存信号交错驱动的时序图。
图68是用于说明所有位同时读取驱2动的示图。
图69是用于说明所有位同时读取驱动的时序图。
图70是示出了执行交错驱动时的锁存电路的示例互连布局的示图。
图71是示出了作为根据本发明的电子装置的成像装置的示例结构的框图。
具体实施方式
下面是对本发明的实施方式(在下文中，被称为实施例)的说明。将按照下列顺序进行说明。
1.固态成像器件的一般示例结构
2.比较器的特定示例结构
3.ADC的第一实施例
4.ADC的第二实施例
5.ADC的第三实施例
6.ADC的第四实施例
7.ADC的第五实施例
8.像素单元的第一实施例
9.像素单元的第二实施例
10.像素单元的第三实施例
11.像素单元的第四实施例
12.像素共享的第一实施例
13.像素共享的第二实施例
14.像素共享的第三实施例
15.像素共享的第四实施例
16.多基板构造1
17.多基板构造2
18.多基板构造3
19.像素单元的第五实施例
20.像素单元的第六实施例
21.列ADC的示例结构
22.图象拖尾(streaking)校正计算
23.像素单元的第七实施例
24.锁存电路输出控制
25.电子装置的示例应用
<1.固态成像器件的一般示例结构>
图1示意性地示出了根据本发明的固态成像器件的结构。
图1中的固态成像器件1包括像素阵列单元22，在像素阵列单元中，像素21以二维阵列的方式布置在由作为半导体的硅(Si)制成的半导体基板11上。在半导体基板11上的像素阵列单元22周围形成有像素驱动电路23、D/A转换器(DAC)24、垂直驱动电路25、感测放大器单元26、输出单元27和时序产生器电路28。
如图2所示，每个像素21包括像素电路41和AD转换器(ADC)42。像素电路41包括用于生成并存储与接收光的量相对应的电荷信号的光电转换单元，并将在光电转换单元处获得的模拟像素信号SIG输出至ADC 42。ADC 42将从像素电路41提供的模拟像素信号SIG转换成数字信号。
ADC 42包括比较器51和锁存存储单元52。比较器51将从DAC 24提供的参考信号REF与像素信号SIG进行比较，并输出输出信号VCO作为用于表示比较结果的信号。当参考信号REF和像素信号SIG(在电压上)变得相等时，比较器51使输出信号VCO反转。
输出用于表示当前时间的代码值BITXn(n是1至N的整数)，以作为锁存存储单元52的输入信号。将比较器51的输出信号VCO发生反转时的代码值BITXn保持在锁存存储单元52中，并然后将其读取为输出信号Coln。于是，从ADC 42输出通过将模拟像素信号SIG数字化成N个位的值而获得的数字值。
图1中的像素驱动电路23驱动每个像素21中的像素电路41和比较器51。DAC 24生成参考信号REF(其是斜坡信号，且其电平随时间单调递减)，并将参考信号REF提供至每个像素21。垂直驱动电路25基于从时序产生器电路28提供的时序信号以预定的顺序输出像素21中产生的数字像素信号SIG。通过感测放大器单元26对从像素21输出的数字像素信号SIG进行放大，并然后将它们从输出单元27输出至固态成像器件1的外部。输出单元27执行诸如用于校正黑电平的黑电平校正过程和相关双采样(CDS)过程等预定数字信号处理，并将获得的信号输出至外部。
时序产生器电路28由产生各种类型的时序信号的时序产生器等形成，并将所产生的各种时序信号提供至像素驱动电路23、DAC 24和垂直驱动电路25等。
固态成像器件1可具有上述结构。虽然用于构成固态成像器件1的所有电路都形成在如上所述的图1中的单个半导体基板11中，但是如后所述，用于构成固态成像器件1的电路也可形成在多个半导体基板11上。
<2.比较器的特定示例结构>
图3是示出了比较器51的特定示例结构的框图。
比较器51包括差分放大器电路61、正反馈电路(PFB)62和电流限制单元63。
图4是示出了差分放大器电路61、正反馈电路(PFB)62和电流限制单元63的电路结构的电路图。
差分放大器电路61包括作为差分对的晶体管81和82、形成电流镜的晶体管83和84以及作为根据输入偏置电流Vb提供电流IB的恒定电流源的晶体管85。用作电流限制单元63的晶体管86连接在晶体管82与晶体管84之间。
晶体管81、82和85由负沟道MOS(NMOS)晶体管形成，且晶体管83、84和86由正沟道MOS(PMOS)晶体管形成。
对于形成差分对的晶体管81和82，将从DAC 24输出的参考信号REF输入至晶体管81的栅极，且将从像素21中的像素电路41输出的像素信号SIG输入至晶体管82的栅极。晶体管81和82的源极连接到晶体管85的漏极，且晶体管85的源极连接到GND。
晶体管81的漏极连接到晶体管83和84的栅极(从而形成电流镜电路)，并连接到晶体管83的漏极。晶体管82的漏极连接到作为电流限制单元63的晶体管86的漏极。晶体管83和84的源极连接到电压电源Vdd。
作为电流限制单元63的晶体管86的源极连接到用于形成电流镜电路的晶体管84的漏极，且晶体管86的栅极连接到正反馈电路62中的预定连接点。
正反馈电路62由三个晶体管91至93形成。因此，晶体管91由PMOS晶体管形成，且晶体管92和93由NMOS晶体管形成。
晶体管84的漏极与晶体管86的源极之间的连接点用作差分放大器电路61的输出端，并连接到正反馈电路62中的晶体管91的栅极和晶体管92的漏极。将从差分放大器电路61输出的输出信号VCO输出至比较器51之后的阶段中的锁存存储单元52(图2)，并还将其输出至正反馈电路62中的晶体管91的栅极。
晶体管91的源极连接到电压电源Vdd，且晶体管91的漏极连接到晶体管92的栅极、晶体管93的漏极和作为电流限制单元63的晶体管86的栅极。晶体管92和93的源极连接到GND。
现在对具有上述结构的比较器51的操作进行说明。
差分放大器电路61将输入至晶体管81的栅极的参考信号REF与输入至晶体管82的栅极的像素信号SIG进行比较。当参考信号REF和像素信号SIG(在电压上)变得相等时，差分放大器电路61使输出信号VCO从Hi反转至Low。
在将输出信号VCO从Hi反转至Low的情况下，正反馈电路62的晶体管91接通，且产生漏极电压。由于晶体管91的漏极连接到晶体管92的栅极，所以晶体管92接通。当晶体管92接通时，晶体管91的栅极和比较器51的输出端连接到GND，且因此，输出信号VCO迅速地降低至GND。由此，晶体管91进入更彻底的导通状态，且同时，晶体管92进入更彻底的导通状态。
图5是示出了输入至比较器51的信号和从比较器51输出的信号的示图。
如果在比较器51中没有设置正反馈电路62，则如图5中的虚线所示，输出信号VCO缓慢地反转，且因此，输出反转的检测需要时间。
另一方面，当设置了正反馈电路62时，如上所述和如图5中的实线所示，输出信号VCO迅速地降低至GND，且提高了输出信号VCO的转换速度。因此，可以提高比较器51的判定速度。
在正反馈电路62中，一旦接通，晶体管91和92就不返回至初始状态。如图5所示，在比较操作的第一阶段中，利用初始化信号INI来接通晶体管93，使得正反馈电路62进入初始化状态。
现在对电流限制单元63的功能进行说明。
如果没有设置作为电流限制单元63的晶体管86，则从差分放大器电路61的晶体管84流至正反馈电路62的晶体管92并使输出信号VCO的速度加快的非常大的电流保持流动。
另一方面，当晶体管86作为电流限制单元63插入在差分放大器电路61中的晶体管82与晶体管84之间时，在输出信号VCO发生反转之后，从差分放大器电路61的晶体管84流至正反馈电路62的晶体管92的非常大的电流受到限制。受限电流的大小由差分放大器电路61的电流镜的晶体管83和84中流动的电流确定。电流镜的晶体管83和84中流动的电流由作为恒定电流源的晶体管85的输入偏置电流Vb确定，并因而变成晶体管85中流动的电流IB。
如果在比较器51的操作中，参考信号REF首先大于像素信号SIG，则受输入偏置电流Vb限制的电流IB流动。当参考信号REF和像素信号SIG变得相等时，非常大的电流短促地在比较器51中流动，且提高了输出信号VCO的转换速度。在输出信号VCO发生反转后，受输入偏置电流Vb限制的电流IB和它的镜像电流IB在比较器51中流动。由于设置电流限制单元63，所以在比较之后，比较器51中流动的电流被限制为初始电流IB的两倍，从而抑制了功率消耗。
即，在比较器51设置在固态成像器件1的像素21中的情况下，可以在提高比较器51的判定速度的同时降低功率消耗。
<3.ADC的第一实施例>
图6是示出了ADC 42的第一实施例的框图，并示出了将锁存存储单元52添加至图3所示的比较器51的特定结构的整个ADC 42的示例结构。
图7是将锁存存储单元52的电路结构添加至图4所示的比较器51的电路图的整个ADC 42的电路图。
图8示出了用于表示整个ADC 42的操作和控制的信号，这些信号包括用于表示锁存存储单元52的操作和控制的信号以及图5所示的比较器51的输入/输出信号。
在图6和稍后的附图的说明中，与已经说明的部件相对应的部件使用与用于这些已经说明的部件的附图标记相同的附图标记表示，且适当地省略对它们的说明。
如图7的电路图所示，在锁存存储单元52中，针对与AD转换位数相对应的N个位设置N个锁存电路(数据存储单元)101-1至101-N。在下面的说明中，除非需要将这N个锁存电路101-1至101-N彼此区分开来，将N个锁存电路101-1至101-N简写为锁存电路101。
将比较器51的输出信号VCO输入至N个锁存电路101-1至101-N的晶体管111的栅极。
将用于表示当前时间的0或1的代码输入信号(代码值)BITXn输入至第n位的锁存电路101-n的晶体管111的漏极。代码输入信号BITXn是诸如格雷码(gray code)等位信号。锁存电路101-n存储在比较器51的输出信号VCO(输入至晶体管111的栅极)发生反转时的数据LATn。
将读取控制信号WORD输入至第n位的锁存电路101-n的晶体管112的栅极。当读取第n位的锁存电路101-n的时间到达时，如图8所示，控制信号WORD变为Hi，且从锁存信号输出线114输出第n位的锁存信号(代码输出信号)Coln。
当锁存存储单元52具有上述结构时，ADC 42可作为积分AD转换器进行操作。
在上述示例中，使用一次斜坡信号(参考信号REF)来驱动输出信号VCO，并将输出信号VCO同时输入至并行地执行处理的N个位的N个锁存电路101-1至101-N。然而，可以将斜坡信号N次输入至一个锁存电路101，使得N个位可以受到AD转换。在此情况下，代码输入信号BITXn每次均是不同的信号。
<代码输入信号BITXn是多电平信号的示例情况>
虽然在上述示例中，代码输入信号BITXn是0或1的二进制信号(电压)，但代码输入信号BITXn也可以是具有三个以上电平的多电平信号。
图9是示出了锁存电路101-n存储数据的状态(该状态是输出信号VCO发生反转之后的状态)的电路图。图10是控制信号为Hi且存储数据正被读取的状态下的锁存电路101-n的电路图。这里，对如下示例进行说明：如图9所示，在初始状态下将电压电源Vdd提供至锁存信号输出线114，且输入四电平信号以作为代码输入信号BITXn。
在Vin表示晶体管113在图9所示的数据存储状态下的栅极电压时，可将锁存电路101中产生的存储在寄生电容Cs和Cb中的总电荷的量Q表示为Q＝Vi*Cb+(Vi-Vdd)*Cs。
当控制信号WORD为Hi且存储数据正被读取时，如图10所示，锁存电路101经由锁存信号输出线114连接到电流源115，且锁存电路101作为运算放大器进行操作并如图11所示使晶体管113的栅极经受反馈。
在Vx表示晶体管113的栅极电压，Vo表示从锁存信号输出线114输出的信号(电压)，且Av表示锁存电路101作为运算放大器进行操作的状态下的增益时，可将存储在寄生电容Cs和Cb中的总电荷的量Q表示为Q＝Vx*Cb+(Vx-Vo)*Cs，且可将输出电压Vo表示为Vo＝-Av*Vx。
当根据关系表达式Q＝Vx*Cb+(Vx-Vo)*Cs和Vo＝-Av*Vx计算Vo时，可将Vo表示为Vo＝{Cs*Vdd-(Cs+Cb)*Vi}/{(Cb+Cs)/Av+Cs}。如果增益Av无限大，则将Vo表示为Vo＝Vdd-{(Cb+Cs)/Cs}*Vi，且因此，如图12所示，输出电压Vo变成与基于初始电压Vdd的输入电压Vin相对应的四电平值。
由于将要输入至每个锁存电路101的代码输入信号BITXn是如上所述的多电平信号，所以可以降低锁存电路101的总数，且可以减小ADC42的电路区域。
<4.ADC的第二实施例>
图13是示出了ADC 42的第二实施例的电路图。
在图13所示的ADC 42的第二实施例中，将锁存存储单元52中的锁存电路101-1至101-N更换为锁存电路101’-1至101’-N，且其它方面与第一实施例的方面相同。
在第一实施例的每个锁存电路101中，用于输入代码输入信号BITXn的输入线和用于输出锁存信号Coln的输出线彼此独立设置。另一方面，在第二实施例的每个锁存电路101’中，将输入线和输出线集成。
即，被输入输出信号VCO的晶体管111的漏极连接到锁存信号输出线114，其中被输入控制信号WORD的晶体管112的漏极也连接到锁存信号输出线114。
图14是示出了第二实施例的每个锁存电路101’均形成在半导体基板11上的情况下的示例布局的示图。
图14示出了晶体管111的栅极111G、源极111S和漏极111D、晶体管112的栅极112G、源极112S和漏极112D以及晶体管113的栅极113G、源极113S和漏极113D。
如图14所示，晶体管111的漏极111D和晶体管112的漏极112D均连接到锁存信号输出线114。晶体管111的源极111S和晶体管113的栅极113G通过互连线116连接。
形成在半导体基板11中的漏极区域和源极区域由扩散层(杂质区域)形成。
如上所述，将晶体管111的漏极111D和晶体管112的漏极112D集成并连接到单个锁存信号输出线114。因此，可以减少互连线的数量，且可以减少相邻部件之间的寄生电容。因此，减小了负载，且可以实现高速操作和区域减小。
<5.ADC的第三实施例>
图15是示出了ADC 42的第三实施例的电路图。
ADC 42的第三实施例与图13所示的第二实施例的不同之处在于，在比较器51的正反馈电路62之后的阶段中还设置有由NMOS晶体管131和PMOS晶体管132形成的反相器121。
由于比较器51的输出信号VCO是通过反相器121反转的信号，所以反相器121的输入不是连接到正反馈电路62的晶体管91的栅极而是连接到晶体管91的漏极。即，在第三实施例中，通过使第二实施例的正反馈电路62的输出信号VCO反转而获得的信号是反相器121的输入信号。
由于被写入锁存电路101’的代码输入信号BITXn是高速转变的信号，所以如果锁存电路101’的晶体管111和正反馈电路62的晶体管91彼此直接地连接，则代码输入信号BITXn经由晶体管111的栅极与漏极之间的寄生电容使比较器51的输出摆动。
鉴于此，如图15所示，插入反相器121，从而可以降低代码输入信号BITXn的影响。
<6.ADC的第四实施例>
图16是示出了ADC 42的第四实施例的电路图。
在ADC 42的第四实施例中，在比较器51中的差分放大器电路61中，在与用于形成电流限制单元63的晶体管86对称的位置处或在被输入参考信号REF的晶体管81的漏极与电流镜的晶体管83的漏极之间进一步设置有具有与用于形成电流限制单元63的晶体管86相同的类型(PMOS)的晶体管141。晶体管141的栅极连接到GND。
在上述第一至第三实施例中，晶体管86仅存在于差分放大器电路61的一侧(右侧)，且因此，特性在右侧与左侧之间可能不同。鉴于此，设置具有与用作电流限制单元63的晶体管86相同的类型(PMOS)的晶体管141作为伪晶体管(dummy transistor)，从而可以防止产生任何特性差异。
<7.ADC的第五实施例>
图17是示出了ADC 42的第五实施例的电路图。
如同在第四实施例中，在ADC 42的第五实施例中，在比较器51中的差分放大器电路61中，在与用于形成电流限制单元63的晶体管86对称的位置处设置具有与作为电流限制单元63的晶体管86相同的类型(PMOS)的晶体管151，以作为伪晶体管。
第五实施例的晶体管151与第四实施例的晶体管141的不同之处在于，晶体管151的栅极连接到也与作为电流限制单元63的晶体管86连接的连接点，并以与晶体管86相同的方式受到控制。因此，不仅晶体管151的电路结构而且晶体管151的操作都可与晶体管86相同。
<信号读取时的比较器关断控制>
如图8所示，将ADC 42的操作划分为信号写入时段和信号读取时段，在信号写入时段期间，将参考信号REF与像素信号SIG进行比较，且基于代码输入信号BITXn将参考信号REF和像素信号SIG变得彼此相等时的数据LATn写入锁存存储单元52；在信号读取时段期间，输出存储在锁存存储单元52中的数据LATn，以作为锁存信号Coln。
在输出信号VCO发生反转之后，两倍于初始电流IB的电流如上所述地在比较器51中流动。然而，在信号读取时段期间，这个电流是不需要的。
当信号写入时段结束且信号读取时段开始时，控制被提供至比较器51的晶体管81的栅极的参考信号REF的电压，以使其下降至晶体管81的关断电平(该电平是稍后参考图19所述的待机电压Vstb)。因此，在差分放大器电路61中的左侧流动的电流变为零，且在右侧流动的反映左侧电流的电流也变为零。于是，在正反馈电路62的晶体管92中没有流动任何恒定电流。因此，除了泄露之外，可使在信号读取时段期间消耗的电流为零，且可以进一步降低功率消耗。
<像素单元的特定示例结构>
<8.像素单元的第一实施例>
图18是示出了像素21的第一实施例的电路图，其中将像素电路41的细节添加至根据图16所示的第五实施例的ADC 42。
比较器51的电路结构是图16所示的电路结构，但也可以是一些其它电路结构。
像素电路41包括作为光电转换单元的光电二极管(PD)171、放电晶体管172、传输晶体管173、复位晶体管174和FD(浮动扩散层)175。
当对曝光时段进行调整时，使用放电晶体管172。具体地，当将要在期望时间处开始曝光时段时，接通放电晶体管172。因此，使到目前为止存储在光电二极管171中的电荷放电。因此，在关断放电晶体管172之后开始曝光时段。
传输晶体管173将在光电二极管171处产生的电荷传输至FD 175。复位晶体管174使保持在FD 175中的电荷复位。FD 175连接到差分放大器电路61的晶体管82的栅极。由此，差分放大器电路61的晶体管82还充当像素电路41的放大晶体管。
复位晶体管174的源极连接到差分放大器电路61的晶体管82的栅极和FD 175，且复位晶体管174的漏极连接到晶体管82的漏极。在此结构中，不存在用于使FD 175中的电荷复位的固定复位电压。这是因为可以通过控制差分放大器电路61的电路状态来使用参考信号REF任意地设定用于使FD 175复位的复位电压。
<像素单元时序图>
现参考图19中的时序图，对图18所示的像素21的操作进行说明。
首先，在时间t1处，使参考信号REF从待机电压Vstb改变成用于使FD 175中的电荷复位的复位电压Vrst，且使复位晶体管174接通，从而复位FD 175中的电荷复位。在时间t1处，将被提供至正反馈电路62的晶体管93的栅极的初始化信号INI设定成Hi，使得正反馈电路62进入初始状态。
在时间t2处，将参考信号REF提高至预定电压Vu，且开始参考信号REF与像素信号SIG之间的比较。在此时间点处，参考信号REF大于像素信号SIG，且因此，输出信号VCO为Hi。
在参考信号REF和像素信号SIG被确定为相等的时间t3处，输出信号VCO反转(至Low)。如上所述，当输出信号VCO发生反转时，通过正反馈电路62提高输出信号VCO的反转速度。锁存存储单元52的锁存电路101’-n(n是1至N)存储输出信号VCO发生反转时的数据LATn。
在信号写入时段结束且信号读取时段开始的时间t4处，使被提供至比较器51的晶体管81的栅极的参考信号REF的电压降低至晶体管81的关断电平(待机电压Vstb)。由此，减小了比较器51在信号读取时段期间消耗的电流。
在时间t5处，控制信号WORD切换至Hi，且从锁存信号输出线114输出第n位(n是1至N)的锁存信号Coln。在此点处获得的数据是相关双采样(CDS)处理时的复位电平下的P相数据。
在时间t6处，将参考信号REF提高至预定电压Vu，且将被提供至晶体管93的栅极的初始化信号INI设定为Hi，使得正反馈电路62再次进入初始状态。
在时间t7处，接通像素电路41的传输晶体管173，且将光电二极管171处产生的电荷传输至FD 175。
在初始化信号INI返回至Low之后，开始参考信号REF与像素信号SIG之间的比较。在此时间点处，参考信号REF大于像素信号SIG，且因此，输出信号VCO为Hi。
在参考信号REF和像素信号SIG被确定为相等的时间t8处，输出信号VCO反转(至Low)。当输出信号VCO反转时，通过正反馈电路62提高输出信号VCO的反转速度。锁存存储单元52的锁存电路101’-n(n是1至N)存储输出信号VCO发生反转时的数据LATn。
在信号写入时段结束且信号读取时段开始的时间t9处，使被提供至比较器51的晶体管81的栅极的参考信号REF的电压降低至晶体管81的关断电平(待机电压Vstb)。由此，减小了比较器51在信号读取时段期间消耗的电流。
在时间t10处，控制信号WORD切换至Hi，且从锁存信号输出线114输出第n位(n是1至N)的锁存信号Coln。此点处获得的数据是相关双采样(CDS)过程时的信号电平下的D相数据。在时间t11处，状态与上述的时间t1处的状态相同，且驱动下一1V(一个垂直扫描时段)。
在像素21的上述驱动中，首先获得并读取(复位电平下的)P相数据，并然后获得并读取(信号电平下的)D相数据。
通过上述操作，使固态成像器件1的像素阵列单元22的各个像素21同时复位，且可以执行全局快门操作以使所有像素同时曝光。由于可以同时地曝光并读取所有像素，所以不需要准备通常设置在每个像素中的保持单元以保持电荷直到电荷被读取。而且，在每个像素21的结构中，不需要设置平行列读取类型固态成像器件中所需的选择晶体管等以用于选择像素以输出像素信号SIG。
在上面参考图19所述的像素21的驱动中，控制放电晶体管172以使其一直关断。然而，在期望的时间处，可将放电信号OFG设定为Hi，以接通放电晶体管172。此后，如图19的虚线所示，可关断放电晶体管172来设定期望的曝光时段。
<9.像素单元的第二实施例>
图20是示出了像素21的第二实施例的电路图。
在像素21的第二实施例中，在正反馈电路62中的晶体管91与晶体管92之间还设置有PMOS晶体管181。PMOS晶体管181的源极连接到晶体管91的漏极，且PMOS晶体管181的漏极连接到晶体管93的漏极。将初始化信号INI输入至PMOS晶体管181的栅极。
在根据图18所示的第一实施例的像素21的电路结构中，在时间t1处，将参考信号REF的电压设定为复位电压Vrst，且在使像素电路41的FD 175中的电荷复位的同时还将复位电压Vrst输入至正反馈电路62的晶体管91的栅极。在此时间点处，在正反馈电路62中，馈通电流(feedthrough current)继续从电压电源Vdd流至GND。为了在图20所示的根据第二实施例的像素21中避免这种状态，在正反馈电路62中的晶体管91与晶体管92之间进一步设置像晶体管93一样的受初始化信号INI控制的PMOS晶体管181。在此结构下，由于处于Hi的初始化信号INI的缘故，当晶体管93保持导通的同时，PMOS晶体管181关断。因此，可以切断从正反馈电路62的晶体管91流向晶体管93的电流。图20所示的根据第二实施例的像素21的驱动与图19所示的驱动相同。
<10.像素单元的第三实施例>
图21是示出了像素21的第三实施例的电路图。
图21所示的像素21的第三实施例是防止当使FD 175中的电荷复位时馈通电流继续在正反馈电路62中流动的状态的另一示例电路结构。
在图20所示的根据第二实施例的像素21的电路中，将相同的初始化信号INI输入至晶体管93和PMOS晶体管181。因此，一旦初始化信号INI换至Low，存储在PMOS晶体管181的源极中的电荷就变为注入，并对用于形成电流限制单元63的晶体管86的节点进行部分地增压。在此时间点处，根据注入的量，可能会引起不正确的操作。为了防止这种不正确的操作，在第三实施例中，以与输入至晶体管93的初始化信号INI无关的方式将初始化信号INI2输入至PMOS晶体管181。
图22是示出了根据第三实施例的像素21的操作的时序图。
如图22所示，初始化信号INI和初始化信号INI2同时切换至Hi，但在彼此不同的时间处切换至Low。具体地，执行控制使得在初始化信号INI2切换至Low之后，初始化信号INI才切换至Low。该操作的其它方面与上面参考图19所述的第一实施例的操作的方面相同。
<11.像素单元的第四实施例>
图23是示出了像素21的第四实施例的电路图。
图23所示的像素21的第四实施例是防止当使FD 175中的电荷复位时馈通电流继续在正反馈电路62中流动的状态的又一示例电路结构。
在第四实施例中，设置了NMOS晶体管182来代替图21所示的根据第三实施例的PMOS晶体管181。将作为输入至根据第三实施例的PMOS晶体管181的初始化信号INI2的反转信号的初始化信号xINI2输入至NMOS晶体管182的栅极。
图24是示出了根据第四实施例的像素21的操作的时序图。
除使用初始化信号xINI2(其是初始化信号INI2的反转信号)进行驱动之外，根据第四实施例的像素21的驱动方式与根据第三实施例的像素21的驱动方式相同。
应当根据布局效率在第三实施例和第四实施例的两个电路结构之间选择适当的一个电路结构。
<12.像素共享的第一实施例>
虽然在目前为止所述各个实施例中，在一个像素21中设置了一个ADC 42，但是一个ADC 42可在像素21之间共享。
图25是示出了像素共享的第一实施例的电路图。
在图25所示的像素共享的第一实施例中，设置在每个像素21中的像素电路41-q(q是1至4中的一者)包括光电二极管171q、放电晶体管172q和传输晶体管173q，且四个像素电路41-1至41-4共享一个复位晶体管174、一个FD 175和一个ADC 42。
比较器51的电路结构是图23所示的电路结构，但也可以是某个其它电路结构。
图26是示出了图25所示的根据第一实施例的像素共享的情况下的包括像素电路41-q(q是1至4中的一者)的像素21的操作的时序图。
除放电信号OFG和传输信号TX是与像素电路41-q中的放电晶体管172q和传输晶体管173q相对应的放电信号OFGq和传输信号TXq之外，像素21的操作与图24所示的像素21的操作相同。
<13.像素共享的第二实施例>
图27是示出了像素共享的第二实施例的电路图。
在图27所示的像素共享的第二实施例中，设置在每个像素21中的像素电路41-q(q是1至4中的一者)包括光电二极管171q、放电晶体管172q、传输晶体管173q、复位晶体管174q、FD 175q以及差分放大器电路61的充当像素电路41-q的放大晶体管的晶体管82q。
除差分放大器电路61的晶体管82q之外，四个像素电路41-1至41-4共享一个ADC42。
在像素共享的第二实施例中，比较器51的电路结构也是图23所示的电路结构，但还可以是某个其它电路结构。
图28是示出了图27所示的根据第二实施例的像素共享的情况下的包括像素电路41-q的像素21的操作的时序图。
在图28中，放电信号OFG、复位信号RST和传输信号TX是与像素电路41-q相对应的放电信号OFGq、复位信号RSTq和传输信号TXq。
而且，在图28中，控制信号WORD在时间t10处切换至Hi。在读取像素电路41-q中的D相数据之后的时间t11处，将参考信号REF的电压设定为用于使包括像素电路41-q的像素21处于非选择状态的电压(非选择电压Vnsel)，且将复位晶体管174q的复位信号RSTq切换至Hi。由此，FD 175q被设定在非选择电压Vnsel。
非选择电压Vnsel对应于选择晶体管的关断状态，是使没有输出像素信号SIG的像素电路41-q关断的电位，并且是使电荷不经由传输晶体管173q回流至光电二极管171q的电压。
通过在时间t1处将参考信号REF的电压设定为复位电压Vrst并将FD 175的电压设定为复位电压Vrst来选择输出像素信号SIG的像素电路41-q。
即，在根据第二实施例的像素共享中，通过在时间t1处设定复位电压Vrst来选择四个像素电路41中的一者。在输出像素信号SIG之后，在时间t1处将FD 175的电压设定为非选择电压Vnsel，从而使所选择的像素电路41变成非选择状态。例如，在复位电压Vrst为2V的情况下，非选择电压Vnsel可约为0.6V。
如上所述，在根据第二实施例的像素共享的电路结构中，可以使用参考信号REF来任意地设定FD 175的电压。通过利用这个方面的优点，可以在没有任何选择晶体管的情况下选择每个像素电路41。
在根据第二实施例的像素共享的电路结构中，将共享ADC 42的四个像素例如称为第一至第四像素。在此情况下，固态成像器件1执行“P相数据读取(P)、向FD的电荷传输(传输)和D相数据读取(D)”＝“P、传输和D”。对于以此次序的第一至第四像素，固态成像器件1执行“P、传输、D、P、传输、D、P、传输、D、P、传输、D”。
<像素共享读取顺序>
在根据第一或第二实施例的像素共享中，以如上所述的预定顺序读取四个共享像素(四个像素21)的像素信号SIG。根据此读取顺序，可能会引起色彩伪影(colorartifact)。
图29示出了每个共享单元由四个像素形成且滤色器布置成拜耳阵列(Bayerarray)的情况下可能会引起色彩伪影的像素读取顺序。在图29中，写入像素的数字表示读取的次序。
如图29所示，在每个共享单元的四个像素之中依次读出R像素、Gr像素、Gb像素和B像素的情况下，每个共享单元中的四个像素的曝光时段彼此不同。在白色闪光进入成像区域的情况下，所获得的像素信号并不呈现白色。根据时序，可能会强调各个颜色，或者可能会出现未经历闪光的像素的互补色。
针对这个问题，以图30所示的读取顺序来读取每个共享单元中的四个像素的信号，使得可以防止色彩伪影。在图30中，在由四个2×2共享单元形成的16个像素之中，以如下方式读取像素信号SIG：被同时读取的像素的颜色的组合呈现白色(或R像素、Gr像素、Gb像素和B像素)。在此读取顺序下，即使白色闪光进入成像区域，但相同量的信号也进入具有相同曝光时间的像素，且因此可以防止色彩伪影。
或者，在读取像素控制保持与图29所示的取像素控制相同的同时，如图31所示地修改颜色阵列。在图31中，共享单元的四个像素是相同颜色的滤色器，且这些滤色器布置成使得由四个2×2共享单元形成的16个像素形成拜耳阵列。控制读取顺序，使得同时读取各个共享单元中的相同位置中的像素。在此情况下，在由四个2×2共享单元形成的16个像素之中，被同时地读取的像素的颜色的组合呈现白色。即使白色闪光进入成像区域，但相同量的信号也进入具有相同曝光时间的像素，且因此可以防止色彩伪影。
在如上所述地在四个像素之中共享ADC 42的结构中，如果通过对通过四个单独的读取操作获得的信号进行组合来形成一个拍摄图像，则每个共享单元中的四个像素的曝光时段彼此不同。如果仅通过使用同时地读取的像素来形成一个拍摄图像，则获得了1/4像素数和1/4空间分辨率但速度快四倍的全局快门图像。或者，通过四个单独的读取操作获得了1/4像素数和1/4空间分辨率且具有1像素偏移关系(one-pixel-shifted relationship)的四个全局快门图像。
<14.像素共享的第三实施例>
在根据第二实施例的像素共享的电路结构中，对于以此次序的第一至第四像素，以“P、传输、D、P、传输、D、P、传输、D、P、传输、D”的顺序执行读取。因此，每个共享单元中的四个像素的曝光时段彼此不同，且无法实现全局快门操作。
针对这个问题，以如下方式设计图32所示的电路结构：能够在四个像素之间共享ADC 42的同时执行全局快门操作。
图32是示出了像素共享的第三实施例的电路图。
图32所示的根据第三实施例的像素共享的电路结构与图27所示的根据第二实施例的像素共享的电路结构的不同之处在于，在第三实施例中，设置在每个像素21中的像素电路41-q还包括选择晶体管176q。
图33是示出了图32中示的根据第三实施例的像素共享的情况下的共享ADC 42的四个像素的操作的时序图。
如图33所示，在根据第三实施例的像素共享中，固态成像器件1以“P、P、P、P、传输、D、D、D、D”的顺序执行驱动控制。具体地，在读取每个共享单元中的依次的第一至第四像素的P相数据之后，固态成像器件1将存储在所有像素中的电荷一起传输至FD 175q，并然后读取每个共享单元中的依次的第一至第四像素的D相数据。
通过传输信号TXq的下降或放电信号OFGq的下降来确定每个像素21的曝光时间，且因此，可以针对所有像素设定相同的曝光时间。即，可以实现全局快门操作。
然而，所有像素同时地进行曝光和传输。因此，所有共享像素的FD 175q的电压均变为复位电压Vrst，且不可能如同在第二实施例中将共享像素中的一者的FD 175q设定为非选择电压Vnsel。为了解决这个问题，使用新增加的选择晶体管176q来限制从比较器51输出的信号。
<15.像素共享的第四实施例>
图34是示出了像素共享的第四实施例的电路图。
图34所示的根据第四实施例的像素共享的电路结构与图32所示的根据第三实施例的像素共享的电路结构的不同之处在于，在差分放大器电路61中，在与选择晶体管176q对称的位置或在晶体管141的漏极与被输入参考信号REF的晶体管81的漏极之间还设置有具有与选择晶体管176q相同的类型(NMOS)的晶体管191。晶体管191的栅极连接到预定电压。
在图32所示的根据第三实施例的像素共享的电路结构中，仅将选择晶体管176q添加至差分放大器电路61的一侧(右侧)，且因此可能在右侧与左侧之间产生特性差异。针对这个问题，设置具有与选择晶体管176q相同的类型(NMOS)的晶体管191作为伪晶体管，使得可以防止产生任何特性差异。
根据第四实施例的共享像素的驱动方法与上面参考图33所述的根据第三实施例的方法相同。
<垂直分割控制>
在根据本发明的电路结构中，使差分放大器电路61中的由参考信号REF控制的晶体管81的输入信号(或参考信号REF)等于或低于晶体管81的阀值电压，使得作为恒定电流源的晶体管85关断并不进行操作。
换句话说，例如，使参考信号REF的电压降低至GND，使得像素21可进入静息状态(resting state)。在此情况下，如图35所示，将像素阵列单元22分割成预定数量的区域，且在每个区域中控制参考信号REF的电压，使得可以改变驱动区域。
例如，如图35所示，将像素阵列单元22垂直地分割成三个像素阵列单元22-H、22-M和22-L，且在DAC 24之后的阶段中设置有与像素阵列单元22-H、22-M和22-L相对应的输出缓冲器231-H、231-M和231-L。例如，将输出缓冲器231-H和231-L的输出降低至GND，使得固态成像器件1使上部像素阵列单元22-H和下部像素阵列单元22-L进入静息状态，并仅驱动中间的像素阵列单元22-M。由此，可以仅驱动需要的区域，且可以降低功率消耗。
虽然在图35所示的示例中，像素阵列单元22被垂直地分隔成三个，但是像素阵列单元22不一定被分隔成三个，而是可被分割成两个，或可被分割成四个以上。而且，分割方向可以是水平方向。输出缓冲器231可被设置在垂直方向上，且初始化信号INI被控制成在水平方向上持续地接通。以此方式，可将像素阵列单元分割成瓦状(tile-like)区域，且可使期望的区域进入静息状态。
<16.具有多个基板的结构1>
在上面的说明中，固态成像器件1形成在单个半导体基板11上。然而，可通过在半导体基板11之间分割电路来形成固态成像器件1。
图36是由上部基板11A和下部基板11C这两个半导体基板11层叠而成的固态成像器件1的概念图。
在上部基板11A上至少形成有包括光电二极管171的像素电路41。在下部基板11C上至少形成有包括一个或多个锁存电路101的锁存存储单元52。上部基板11A和下部基板11C通过诸如Cu-Cu等金属接合进行接合。
<具有两个基板的示例结构1-1>
图37示出了形成在上部基板11A和下部基板11C上的电路结构的第一示例。
像素电路41和ADC 42的比较器51的电路形成在上部基板11A上。ADC 42的锁存存储单元52的电路形成在下部基板11C上。
图37中的电路结构是表示图29所示的像素21的第二实施例的电路结构，但也可以是根据任一其它实施例的电路结构。
<具有两个基板的示例结构1-2>
图38示出了形成在上部基板11A和下部基板11C上的电路结构的第二示例。
像素电路41和ADC 42的差分放大器电路61的晶体管82的电路形成在上部基板11A上。除晶体管82之外，ADC 42的电路形成在下部基板11C上。
如图38所示，为了使像素21的开口率最大化，上部基板11A尽可能与像素电路41类似。如果存在寄生电容，则FD 175的转换效率变低。为解决这个问题，如图38所示，将差分放大器电路61的晶体管82和像素电路41形成在上部基板11A上。
鉴于此，图38所示的分割电路结构具有优先考虑光接收单元(光电二极管171)的灵敏度的布局。
<具有两个基板的示例结构1-3>
图39示出了形成在上部基板11A和下部基板11C上的电路结构的第三示例。
像素电路41以及ADC 42的差分放大器电路61的晶体管81、82和85的电路形成在上部基板11A上。除晶体管81、82和85之外，ADC 42的电路形成在下部基板11C上。
在如图38所示的第二电路结构中，仅将用于形成差分放大器电路61中的差分对的晶体管81和82中的晶体管82置于上部基板11A上，而将晶体管81置于下部基板11C上。于是，可能引起特性差异。为了在第三电路结构中避免这个问题，将差分放大器电路61的晶体管81和85也形成在上部基板11A上。
鉴于此，图39所示的分割电路结构具有使特性差异最小化的布局。
<17.具有多个基板的结构2>
图36至39示出了固态成像器件1由两个半导体基板11形成的示例。然而，固态成像器件1还可由三个半导体基板11形成。
图40是由上部基板11A、中间基板11B和下部基板11C这三个半导体基板11层叠而成的固态成像器件1的概念图。
在上部基板11A上至少形成有包括光电二极管171的像素电路41以及比较器51的电路的一部分。在下部基板11C上至少形成有包括一个或多个锁存电路101的锁存存储单元52。比较器51的未置于上部基板11A上的剩余电路形成在中间基板11B上。上部基板11A与中间基板11B以及中间基板11B与下部基板11C通过诸如Cu-Cu等金属接合进行接合。
图41示出了固态成像器件1由三个半导体基板11形成的情况下的各个半导体基板11上的电路布局的示例。
在图41所示的示例中，置于上部基板11A上的电路是图39所示的上部基板11A的使特性差异最小化的电路。比较器51的剩余电路置于中间基板11B上，且锁存存储单元52置于下部基板11C上。
图42是固态成像器件1由三个半导体基板11形成的情况下的示意剖视图。
上部基板11A是在与形成有互连层251的前表面相对的后表面上形成有光电二极管171、滤色器252和片上透镜(OCL)253等的背面照射型。
上部基板11A的互连层251通过Cu-Cu接合接合至中间基板11B的前表面侧的互连层261。
中间基板11B和下部基板11C通过形成在下部基板11C的前表面侧的互连层271与中间基板11B的连接线263之间的Cu-Cu接合进行接合。中间基板11B的连接线263通过通孔电极262连接到中间基板11B的前表面侧的互连层261。
在图42所示的示例中，中间基板11B的前表面侧的互连层261接合并面向上部基板11A的互连层251。然而，中间基板11B可被反转成使得中间基板11B的互连层261接合并面向下部基板11C的互连层271。
<18.具有多个基板的结构3>
图43是由半导体基板11形成的固态成像器件1的另一概念图。
如图43所示，固态成像器件1是通过将半导体基板11-E(在下文中被称为侧部基板11-E)接合至半导体基板11-D1至11-Dx(在下文中被称为层叠基板11-D1至11-Dx，x>1)的侧壁形成的。
图44示出了固态成像器件1如图43所示地形成的情况下的各个半导体基板11上的电路布局的示例。
如图44所示，像素电路41以及ADC 42的差分放大器电路61的晶体管81、82和85的电路形成在侧部基板11-E上。
除晶体管81、82和85之外，ADC 42的电路被适当地分割在层叠基板11-D1至11-Dx之中。
在图43所示的基板结构中，光接收单元(光电二极管171)形成在侧部基板11-E上，且因此，从层叠基板11-D1至11-Dx消除了将电路区域限制为大致与像素21的区域(范围)相等的区域限制。因此，可将能够进行CDS处理的向上/向下计数型(count-up/down)计数器电路和诸如校正处理器电路等用于提高特性的信号处理电路形成在层叠基板11-D1至11-Dx上来代替锁存电路101。
通过相同的处理将层叠基板11-D1至11-Dx制造成具有相同特性的基板。当叠置层叠基板11-D1至11-Dx时，将用于识别的ID指定给各个层叠基板11-D。例如，在测试装配处理期间，将预定的ID写入形成在层叠基板11-D中的非易失存储器中，从而指定了用于识别各个层叠基板11-D的ID。当驱动并控制固态成像器件1时，通过参考指定给各个层叠基板11-D的ID来执行控制，从而避免了控制的冲突。
图45是层叠基板11-D1至11-Dx与侧部基板11-E的接合表面的剖视图。
在侧部基板11-E的各个像素21的光电二极管171处产生的像素信号SIG通过互连线292被提取至侧部基板11-E的接合表面上的预定区域中聚集的连接单元291。
在层叠基板11-D1至11-Dx的接合表面上，在与侧部基板11-E的接合表面上的各个连接单元291相对应的位置中还形成有连接单元301。
例如，侧部基板11-E的连接单元291与层叠基板11-D1至11-Dx的对应位置中的连接单元301通过Cu-Cu接合进行连接。
对于连接单元291和连接单元301的形状，连接单元291或连接单元301在垂直方向上长，且其它连接单元在水平方向上长，以允许一些误差裕度。
如上面参考图36至45所描述，固态成像器件1是通过叠置半导体基板11形成的。由此，可在垂直方向上移动沿水平方向占用的区域，且互连自由度变高。在放置有光电二极管171的半导体基板11中，可以在每个光电二极管171中确保大的光接收区域，且因此可以提高感光灵敏度。
<19.像素单元的第五实施例>
<P相数据和D相数据的同时输出>
图46是示出了像素21的第五实施例的电路图。
在上述每个实施例中，依次输出P相数据和D相数据。然而，图46所示的根据第五实施例的像素21被设计成同时地输出P相数据和D相数据。
现对图46所示的根据第五实施例的像素21的结构与图20所示的根据第二实施例的像素21的结构之间的区别进行说明。
在图46所示的比较器51中，在正反馈电路62之后的阶段中设置有多路复用器321，且多路复用器321包括用于P相数据的反相器121P和用于D相数据的反相器121D。这里，将控制信号ENP提供至用于P相数据的反相器121P的PMOS晶体管132的源极，且将控制信号END提供至用于D相数据的反相器121D的PMOS晶体管132的源极。
锁存存储单元52还包括用于P相数据的P相锁存单元322P和用于D相数据的D相锁存单元322D。用于P相数据的P相锁存单元322P和用于D相数据的D相锁存单元322D均由锁存电路101’-1至101’-N形成。
用于P相数据的反相器121P将用于P相数据的输出信号VCOP输出至P相锁存单元322P，且P相锁存单元322P的锁存电路101-n基于被输入的代码输入信号PBITXn输出锁存信号PColn。
用于D相数据的反相器121D将用于D相数据的输出信号VCOD输出至D相锁存单元322D，且D相锁存单元322D的锁存电路101-n基于被输入的代码输入信号DBITXn输出锁存信号DColn。
可以在配备有用于P相数据的P相锁存单元322P和用于D相数据的D相锁存单元322D的任何结构中同时地输出P相数据和D相数据，且如上所述，将多路复用器321设置为锁存单元的输入。为了提高区域效率，如上所述，优选地控制被提供至用于P相数据的反相器121P和用于D相数据的反相器121D的源极的电压。
在可以同时地输出P相数据和D相数据的情况下，在后面阶段中的电路中不需要作为输出目的地的用于存储P相数据的存储器。
<像素单元时序图>
现参考图47中的时序图，对如图46所示的同时地输出P相数据和D相数据的像素21的操作进行说明。
首先，在时间t21处，将参考信号REF设定为用于使FD 175中的电荷复位的复位电压Vrst，且接通复位晶体管174，使得FD 175中的电荷复位。在时间t21处，将被提供至正反馈电路62的晶体管93的栅极的初始化信号INI设定为Hi，使得正反馈电路62进入初始状态。
在时间t22处，将参考信号REF提高至预定电压Vu。而且，将被提供至用于P相数据的反相器121P的PMOS晶体管132的源极的控制信号ENP切换至Hi，且用于P相数据的反相器121P根据参考信号REF与像素信号SIG之间的比较结果输出输出信号VCOP。在此时间点处，参考信号REF大于像素信号SIG，且因此，输出信号VCOP为Hi。
在参考信号REF和像素信号SIG被确定为相等的时间t23处，输出信号VCOP发生反转(至Low)。当输出信号VCOP发生反转时，通过正反馈电路62提高了输出信号VCOP的反转速度。用于P相数据的P相锁存单元322P的锁存电路101’-n(n是1至N)存储输出信号VCOP发生反转时的数据PLATn。即，像素阵列单元22中的所有像素的锁存电路101’存储数据PLATn。
在时间t24处，将被提供至用于P相数据的反相器121P的PMOS晶体管132的源极的控制信号ENP切换至Low，且关断用于P相数据的反相器121P的输出。
在时间t25处，再次将参考信号REF提高至预定电压Vu。而且，将被提供至用于D相数据的反相器121D的PMOS晶体管132的源极的控制信号END切换至Hi，且用于D相数据的反相器121D根据参考信号REF与像素信号SIG之间的比较结果输出输出信号VCOD。在此时间点处，参考信号REF大于像素信号SIG，且因此，输出信号VCOD为Hi。
在时间t25处，将被提供至正反馈电路62的晶体管93的栅极的初始化信号INI设定为Hi，使得正反馈电路62重新进入初始状态。
在时间t26处，接通像素电路41的传输晶体管173，且将在光电二极管171处产生的电荷传输至FD 175。
在参考信号REF和像素信号SIG被确定为相等的时间t27处，输出信号VCOD发生反转(至Low)。当输出信号VCOD发生反转时，通过正反馈电路62提高了输出信号VCOD的反转速度。用于D相数据的D相锁存单元322D的锁存电路101’-n(n是1至N)存储输出信号VCOD发生反转时的数据DLATn。即，像素阵列单元22中的所有像素的锁存电路101’存储数据DLATn。
在时间t28处，将被提供至用于D相数据的反相器121D的PMOS晶体管132的源极的控制信号END切换至Low，且关断用于D相数据的反相器121D的输出。
在时间t28处，信号写入时段结束，且然后信号读取时段开始。因此，在时间t28处，使被提供至比较器51的晶体管81的栅极的参考信号REF的电压降低至晶体管81的关断电平(待机电压Vstb)。由此，减小了比较器51在信号读取时段消耗的电流。
在时间t29处，将控制信号WORD切换至Hi，输出在用于P相数据的P相锁存单元322P中保持的数据PLATn以作为锁存信号PColn(n是1至N)，且输出在用于D相数据的D相锁存单元322D中保持的数据DLATn以作为锁存信号DColn(n是1至N)。即，同时地输出P相数据和D相数据。
通过此操作，不仅实现了根据上述每个实施例的固态成像器件1的效果，还可以同时地输出P相数据和D相数据。
<像素灵敏度可变的示例结构>
根据本发明的像素21的区域是通过设置在像素21中的比较器51确定的，且因此，像素21的区域可以变得大于没有设置比较器51的常规CMOS图像传感器中的像素21的区域。在每个像素21的区域大且信号电荷量大的情况下，需要降低每个像素21的转换效率。如果转换效率太低，则低照射条件下的灵敏度变差，且S/N变低。
为解决这个问题，可以使用能够调整FD 175的电容量的结构，使得必要时可以改变每个像素21的转换效率。
图48是示出了使FD 175的电容量能够发生改变的像素电路41的第一示例结构的电路图。
在图48中，在传输晶体管173与FD 175之间还设置有NMOS晶体管341。NMOS晶体管341的栅极连接到传输晶体管173的漏极和FD 175的一端，且控制信号CTR被提供至NMOS晶体管341的源极和漏极。
图49是示出了使FD 175的电容量能够发生改变的像素电路41的第二示例结构的电路图。
在图49中，在传输晶体管173与FD 175之间还设置有NMOS晶体管342和电容343。电容343的一端连接到GND，且另一端连接到NMOS晶体管342的源极。NMOS晶体管342的漏极连接到传输晶体管173的漏极和FD 175的一端，且控制信号CTR被提供至NMOS晶体管342的栅极。
在图48和49所示的任一结构中，可使FD 175的电容量根据控制信号CTR的电压(Hi或Low)发生改变，且可以防止高照射条件下的饱和。
<对参考信号REF的斜坡倾斜度变化控制>
在根据本发明的像素21的结构下，固态成像器件1各个地读取P相数据和D相数据，并因而可以在CDS处理之前获得各个数字数据。
如图50所示，固态成像器件1的DAC 24能够在1V中至少一次改变参考信号REF的斜坡倾斜度(电压变化率)。
图50的上半部分示出了参考信号REF的斜坡倾斜度没有发生变化的示例情况，且图50的下半部分示出了在D相数据获取期间四次改变参考信号REF的斜坡倾斜度的示例情况。从图50中显而易见的是，在参考信号REF的斜坡倾斜度发生变化的情况下，缩短了1V的时间，且可以相应地提高AD转换处理的速度。
高照射信号固有地受散粒噪声(shot noise)影响，且由于稍后阶段中的伽马处理，低分辨率并不突出。鉴于此，斜坡倾斜度的变化的影响小。如果在不彼此分开地读取P相数据和D相数据的情况下改变斜坡倾斜度，则斜坡的连接点处的代码受P相反转分布影响，并变得不清楚。于是，无法提取连接点。另一方面，在彼此分开地读取P相数据和D相数据的情况下，参考信号REF的斜坡倾斜度发生变化时的连接点从获得的数据来看是明显的，且因此，可以在后面的阶段中执行信号恢复。
<对代码输入信号BITXn的变频控制>
出于与可以改变参考信号REF的斜坡倾斜度的原因相同的原因，可以在1V至少一次改变代码输入信号BITXn的频率。
图51的上半部分示出了代码输入信号BITXn的频率没有发生变化的示例情况，且图51的下半部分示出了在D相数据获取时段中四次改变代码输入信号BITXn的频率的示例情况。
虽然不存在如同在参考信号REF的斜坡倾斜度发生变化的情况下缩短AD转换过程的效果，但是可以通过改变代码输入信号BITXn的频率来减小计数器位数(可以不保存高阶位)。因此，可以增加计数器的电路安装区域。而且，由于减小了时钟转换数，所以存在减小电功率的效果。
<去耦电容值的添加>
在根据本发明的像素21的结构下，所有电路大体上同时进行操作，且因此，可能由于电路操作而产生瞬时电流。
为了解决这个问题，如图52所示，可以设置用于抑制瞬时电流的电容361。
将电容361设置在产生大的瞬时电流的反相器121和正反馈电路62的GND与电压电源Vdd之间。由于区域上的限制和形成时的处理的缘故，电容361可例如是由晶体管形成的MOS电容，但不限于此。
可在正反馈电路62和反相器121之间共享一个单个电容361，或者可针对正反馈电路62和反相器121中的每者设置一个电容361。如果区域上的限制不严格，则可在两个比较器51之间共享一个电容361。
<位数斜坡输入>
在上述每个实施例中，ADC 42的锁存存储单元52包括与位数相对应的N个存储器(锁存电路101-1至101-N)，且将一个斜坡信号(参考信号REF)并行地输入至N个存储器。
然而，如非专利文献1所披露，根据本发明的ADC 42能够以与位数相同的次数(N次)输入斜坡信号。在此情况下，ADC 42的锁存存储单元52仅包括一个(1位)锁存电路101。
图53是示意性地示出了以与N个位相一致的N次输入斜坡信号的情况下的驱动控制(斜坡信号与1位数据的读取之间的关系)的时序图。
图54是示出了图53所示的时序图的细节的示图。
在图53所示的示例中，D相数据时段的持续时间被设定为比P相数据时段的持续时间T长L倍的L*T，且动态范围比曝光比(exposure ratio)宽L倍。
在如上所述的以与位数相同的次数(N次)输入斜坡信号的操作中，凭借根据本发明的比较器51，可以在提高比较器51的判定速度的同时降低功率消耗。
<20.像素单元的第六实施例>
<代码输入信号是差分信号的情况>
图55是示出了像素21的第六实施例的电路图。
现对图55所示的根据第六实施例的像素21的结构与图20所示的根据第二实施例的像素21的结构之间的差异进行说明。
在根据第六实施例的像素21中，锁存存储单元52包括两个锁存单元381和381X。两个锁存单元381和381X中的每者包括存储N位数据的锁存电路101’-1至101’-N。然而，被输入至锁存单元381的代码输入信号BITXn和被输入至锁存单元381X的代码输入信号XBITXn是差分信号，且从至锁存单元381输出的锁存信号Coln和从锁存单元381X输出的锁存信号XColn也是差分信号。
在像素阵列单元22中的像素数为大的情况下，写入电路和读取电路的互连长度长，且由于噪声而难以精确地写入并读取数据。
为了解决这个问题，在根据第六实施例的像素21中，如图55所示，锁存存储单元52包括作为锁存单元381和381X的两个N位存储器，且输入/输出信号是差分信号。具体地，锁存存储单元52被设计成使得当锁存单元381和381X的输入/输出信号中的一者为Low时，输入/输出信号中的另一者为Hi。由此，实现了对用于这个两个信号的线路中的共模噪声(common mode noise)的高抵抗性。而且，在写入电路和读取电路中，信号总是以互补的方式相互作用，且因此，可以将功率消耗保持在恒定的水平。
<防漏光措施>
当强光照射在光电二极管171上时，电荷经由传输栅极173泄漏到FD 175中。在FD175不充分地阻挡光的情况下，可在FD 175处通过光电转换产生电荷。在这种情况下，由于在传输之前在FD 175处已经产生的电荷，像素信号SIG如图56中的虚线所示地下降，并且不是从最初接收的光生成的像素信号SIG。在图56中，点划线表示传输之前的正常像素信号SIG。
从图56所示的与参考信号REF的比较中可以看出，当像素信号SIG由于在传输之前在FD 175处产生的电荷而下降时，参考信号REF和像素信号SIG在P相数据时段内不彼此交叉。在这种情况下，无法执行正确的AD转换。
为了解决这个问题，固态成像器件1将P相数据时段内的最后的代码输入信号BITXn设定为表示漏光的预定代码值HL_CODE。
如上面参考图19和其它附图所述，在信号写入时段结束之后，使参考信号REF的电压降低至使晶体管81关断的待机电压Vstb，以降低电流消耗。因此，输出信号VCO在斜坡时段之外发生反转，且在ADC 42之后的阶段中，可以获得预定代码值HL_CODE。于是，例如，已获得预定代码值HL_CODE的电路检测上述的强光已经进入的情况，且可以执行使用最大亮度值代替该值的处理。
表示漏光的预定代码值HL_CODE更优选地是在光同样照射在锁存存储单元52的锁存电路101上时出现的代码。例如，在锁存电路101如根据本发明的锁存电路101一样由NMOS晶体管形成的情况下，在光照射在浮动扩散层上时产生电荷，这导致0V。针对这个问题，代码值HL_CODE可以是总是成为“0”的电压。
<像素阵列单元中的具有延迟的结构>
通过根据本发明的方法，在所有像素中同时地执行光接收和AD转换，且因此，可能产生瞬时电流或瞬时噪声。
为了解决这个问题，在可以通过CDS处理等消除误差成分的电路或不需要执行并行操作的电路中，可以有目的地使用于反转操作的时间彼此偏移。
例如，如图57所示，可以将像素阵列单元22水平地分割成三个像素阵列单元22-A、22-B和22-C，且可以在像素阵列单元22-A、22-B和22-C的三个区域之间，在像素阵列单元22中的每个像素21的锁存存储单元52处执行以获得P相数据和D相数据的操作在不同时间处执行。
在此情况下，设置了延迟电路392和393以及将代码输入信号BITXn输出至像素阵列单元22中的每个像素21的锁存存储单元52的计数器391。
将从计数器391输出的代码输入信号BITXn直接地输入至属于像素阵列单元22-A的每个像素21的锁存存储单元52。通过延迟电路392使代码输入信号BITXn相对于像素阵列单元22-A延迟一定量的时间，并然后将其输入至属于像素阵列单元22-B的每个像素21的锁存存储单元52。通过延迟电路393使代码输入信号BITXn进一步相对于像素阵列单元22-B延迟一定量的时间，并然后将其输入至属于像素阵列单元22-C的每个像素21的锁存存储单元52。这些偏移成分在量上等于P相数据和D相数据，并因而可通过CDS处理进行消除。延迟的量被限制在如下范围内：代码输入信号BITXn的为转变次序不发生改变。
<21.列ADC的示例结构>
虽然在目前为止所述的实施例中，ADC 42设置在每个像素21中，但是还可以针对每个像素列设置包括根据本发明的比较器51的ADC，且固态成像器件1可为平行列读取类型。
图58是示出了每个像素列具有包括本发明的比较器51的ADC的电路结构的示图。
在针对各个像素列设置ADC的情况下，每个像素21包括光电二极管171、传输晶体管173、复位晶体管174、FD 175、放大晶体管411和选择晶体管412。放大晶体管411形成作为恒定电流源的负载MOS 440和源极跟随器电路。虽然在该结构中没有包括放电晶体管172，但当然可以使用放电晶体管172。
针对像素阵列单元22中的对应的像素列设置的列ADC 431包括本发明的比较器51和向上/向下计数型(U/D)计数器411。在针对各个像素列设置ADC的情况下，器件形成区域大于针对各个像素设置ADC的情况下的器件形成区域，且因此，可以使用U/D计数器411来代替锁存存储单元52。因此，可以执行数字CDS处理。
在被输入列ADC 431的像素信号SIG的输入端处还设置有用于降低DC成分的电容442以及用于使浮动扩散层初始化的NMOS晶体管443。
在如同在上述其它示例中考虑差分放大器电路61中的右侧与左侧之间的特性差异的情况下，如图59所示，可将比较器444和NMOS晶体管445添加至差分放大器电路61中的左侧。
现参考图60中的时序图，对图58所示的平行列读取类型的固态成像器件1的操作进行说明。
首先，在时间t41处，将被提供至像素21的选择晶体管412的选择信号SEL切换至Hi，选择像素21，且接通复位晶体管174。因此，FD 175中的电荷被复位。而且，在时间t41处，将被提供至正反馈电路62的晶体管93的栅极的初始化信号INI设定为Hi，使正反馈电路62进入初始状态，且将被输入至NMOS晶体管443的栅极的控制信号AZ设定为Hi，以使的晶体管82的被输入像素信号SIG的栅极(浮动部)初始化。
在时间t42处，将参考信号REF提高至预定电压Vu，且开始参考信号REF与像素信号SIG之间的比较。在此时间点处，参考信号REF大于像素信号SIG，且因此，输出信号VCO为Hi。在参考信号REF转变为斜坡信号之后，当输出信号VCO为Hi时，U/D计数器411进行向下计数。
在参考信号REF和像素信号SIG被确定为相等的时间t43处，输出信号VCO发生反转(至Low)。当输出信号VCO发生反转时，通过正反馈电路62来提高输出信号VCO的转换速度。U/D计数器411停止向下计数，并在此时间点处保持计数值。
在时间t44处，将将参考信号REF提高至预定电压Vu。于是，参考信号REF变得大于像素信号SIG，且因此，输出信号VCO被切换至Hi。而且，将被提供至正反馈电路62的晶体管93的栅极的初始化信号INI设定为Hi，使得正反馈电路62重新进入初始状态。
在时间t45处，接通像素21的传输晶体管173，且将光电二极管171处所产生的电荷传输至FD 175。
在参考信号REF转变为斜坡信号之后，当输出信号VCO为Hi时，U/D计数器411进行向上计数。在参考信号REF和像素信号SIG被确定为相等的时间t46处，输出信号VCO发生反转(至Low)。当输出信号VCO发生反转时，通过正反馈电路62来提高输出信号VCO的转换速度。然后，U/D计数器411停止向上计数，并保持经过CDS处理的计数值CDS_data。
在时间t47处，将被提供至像素21的选择晶体管412的选择信号SEL切换至Low，且使像素21变成非选择状态。而且，使被提供至比较器51的晶体管81的栅极的参考信号REF的电压降低至使晶体管81关断的电平(待机电压Vstb)。由此，减小了非选择像素21的比较器51消耗的电流。
<22.图像拖尾校正计算>
在根据本发明的电路结构中，像素阵列单元22中的(在每个像素包括ADC 42的情况下)所有像素或(在具有列ADC 431的情况下)像素列进行并行地操作，且因此，当电路一起发生反转时，参考黑电平可能发生变化。换句话说，在所有像素输出黑信号的情况和在以某一速率输出亮信号的情况之间，参考黑电平可能不同。这种现象被称为卷帘快门型图像传感器的领域中的“图像拖尾”。
在下面的说明中，对固态成像器件1的输出单元27处的参考黑电平的变化的校正方法进行说明。
如图61所示，在像素阵列单元22的有效像素区域中设置有输出黑电平的黑输出像素21B。需要在相同行或相同列中的至少三个位置设置黑输出像素21B。例如，将黑输出像素21B布置在像素阵列单元22的有效像素区域中的九个(3×3)位置中。
在沿像素阵列单元22的水平方向(x方向)校正参考黑电平的情况下，黑电平误差ERROR可由下面所述的公式(1)表示。然而，由于计算量的减小与效果之间的权衡，忽略三阶和更高阶项，且考虑公式(2)。在公式(1)和(2)中，x表示水平方向上的像素位置。
[数学公式1]
ERROR＝α0+α1x+α2x2+α3x3+α4x4+……(1)
[数学公式2]
ERROR＝α0+α1x+α2x2…(2)
如图62所示，在x＝0的位置中获得黑输出像素21B的输出值Y(0)，在x＝H/2的位置中获得黑输出像素21B的输出值Y(H/2)，且在x＝H的位置中获得黑输出像素21B的输出值Y(H)。
在此情况下，系数α0和α1是公式(2)的截距和斜率，并因而根据如下数学公式获得：
[数学公式3]
α0＝Y(0)
当将x＝H/2的位置中的输出值Y(H/2)和上面的系数α0和α1插入到公式(2)中时，获得了如下数学公式：
[数学公式4]
当将该数学公式转换成用于确定系数α2的公式时，系数α2被表示为：
[数学公式5]
从用于确定系数α2的公式中提取主项并对其进行简化，以获得如下公式：
[数学公式6]
根据用于确定系数α2的公式，如果校正位置H移动至由2的幂表示的位置，则可使系数α2的计算更简单。
通过使用由上面的方式确定的系数α0、α1和α2，固态成像器件1的输出单元27根据各个x位置计算黑电平误差ERROR。然后，输出单元27从各个像素的数字像素值减去黑电平误差值，以输出具有减小的参考黑电平变化的输出信号。
在上述计算示例中，校正算法公式对应于水平方向上的位置，但是还可针对垂直方向上的位置执行计算。
已知的是，参考黑电平的变化取决于用于ADC或GND的电源，且因此，可以在计算中使用布置在与电源线或GND线平行的方向上的黑输出像素21B。
虽然在上面的示例中忽略了三阶和更高阶项，但是可通过使用三阶和更高阶系数α3、α4、……来提高校正精确度。
如图63所示，还可通过增加布置在像素阵列单元22中的黑输出像素21B的数量来提高校正精确度。
输出黑电平的黑输出像素21B可以是为校正设计并使光接收单元(光电二极管171)的上表面覆盖有遮光膜的像素，或可以是如同其它像素21(其通过使用像素21中的控制信号TX在没有任何电荷传输的情况下输出信号)一样的常规像素。或者，在像素阵列单元22中布置有光接收单元部分地遮光的相位差检测像素的情况下，可在没有电荷传输的情况下驱动相位差检测像素，并将其用作黑输出像素21B。
在像素21或不通过遮光膜物理地遮光的相位差检测像素被用作没有电荷传输的黑输出像素21B情况下，需要在逐行地驱动像素的固态成像器件1中设置两条TX信号控制线，使得执行电荷传输的像素21和不执行电荷传输的像素21(黑输出像素21B)共存于如图63所示的每个像素行中。
鉴于此，如图64所示，在没有两条TX信号控制线的情况下可以任意地设定不执行电荷传输的像素行。在像素阵列单元22中，可以使用相同行中的黑输出像素21B沿水平方向执行参考黑电平的校正，或可以使用相同列中的黑输出像素21B沿垂直方向执行参考黑电平的校正。
在不执行电荷传输的情况下，不输出黑输出像素21B的黑电流成分。然而，可以通过在有效像素区域外部设置检测黑电平的遮光像素并从这些遮光像素检测黑电流成分来对黑电流成分进行校正。
在参考黑电平的计算校正中，从黑输出像素21B多次获得输出信号，以降低噪声电平，且可以使用已利用输出信号的平均值或移动平均值去除高频成分的信号。
<23.像素单元的第七实施例>
<图像拖尾防止电路>
图65是示出了像素21的第七实施例的电路图。
图65所示的像素21的第七实施例表示如下示例结构：不是通过计算而是通过电路来实现对因电路中的集体反转而产生的参考黑电平的变化的校正。
现对图65所示的根据第七实施例的像素21的结构与图20所示的根据第二实施例的像素21的结构之间的差异进行说明。
在图20所示的第二实施例中，像素电路41的复位晶体管174的漏极连接到输入像素信号SIG的晶体管82的漏极。然而，在图65所示的第七实施例中，像素电路41的复位晶体管174的漏极连接到电压电源Vdd。
在此结构中，输入像素信号SIG的晶体管82的阀值的变化和复位晶体管174的阀值的变化直接地影响浮动扩散层。于是，通过变化分散了集体反转，且可以防止产生图像拖尾。在示例互连布局中，可将复位晶体管174的源极和放电晶体管172的漏极集成。
<24.锁存电路输出控制>
接下来，对锁存存储单元52的N个锁存电路101’-1至101’-N的锁存信号Coln的读取控制进行说明。
图66是与对每个像素21中的锁存存储单元52和感测放大器单元26的读取控制有关的电路图。在附图中没有示出用于读取控制的电路。
如图66所示，锁存存储单元52的N个锁存电路101’经由锁存信号输出线114连接到感测放大器单元26的各个SA核心(感测放大器核心电路)471。
在锁存电路101’与SA核心471之间设置有与锁存信号输出线114连接的电容475以及用于使用预定电位对电容475预充电的晶体管472。
对于锁存信号Coln的读取，在读取之前，通过晶体管472利用预定电位对电容475预充电，且SA核心471使用锁存信号Coln来确定预充电后的电容475的电位是否已经放电。以此方式，执行锁存信号Coln的读取。例如，如果锁存信号Coln是“1”，则通过预放电给出的电位被放电。如果锁存信号Coln是“0”，则通过预放电给出的电位被保持。
如果同时地读取每个像素21中的锁存存储单元52的N个锁存电路101’的锁存信号Coln，则由于相邻信号线之间的小的空间，可能产生相邻信号线的耦合。于是，可能执行错误的操作。
为了解决这个问题，如图66所示，在本发明的固态成像器件1中，将用于传输读取控制信号WORD的WORD控制线511划分成用于针对奇数位传输控制信号WORDon的WORD控制线511on以及用于针对偶数位传输控制信号WORDen的WORD控制线511en。
而且，将用于将控制信号xPC传输至对电容475进行预充电的晶体管472的xPC控制线473划分为用于将控制信号xPCo传输至奇数位的晶体管472的xPC控制线473o以及用将控制信号xPCe传输至偶数位的晶体管472的xPC控制线473e。
另外，将用于传输控制信号EN(其用于控制SA核心471的检测锁存信号Coln的时间)的EN控制线474划分为用于将控制信号ENo传输至奇数位的SA核心471的EN控制线474o以及用于将控制信号ENe传输至偶数位的SA核心471的EN控制线474e。
在此固态成像器件1中，输入控制信号WORDon、控制信号WORDen、控制信号ENo和控制信号ENe，使得相邻的SA核心471执行彼此不同的操作。具体地，当奇数位的SA核心471正对锁存电路101’执行读取操作时，偶数位的SA核心471对锁存电路101’执行预充电操作。另一方面，当奇数位的SA核心471正对锁存电路101’执行预充电操作时，偶数位的SA核心471对锁存电路101’执行读取操作。
图67是图66所示的锁存存储单元52和感测放大器单元26的时序图。
为了对照，图68示出了同时地读取N个锁存电路101’的锁存信号Coln的情况下的锁存存储单元52X与感测放大器单元26X之间的互连的示例。图69是图68所示的锁存存储单元52X和感测放大器单元26X的驱动的时序图。
在如图68所示的同时地读取所有位的驱动中读取一次所需的单位时间为T的情况下，在如图67所示的交替地读取奇数位和偶数位的交错驱动中，以T/2的间隔交替地读取奇数位的数据(N/2位的数据)和偶数位的数据。交错驱动中的总读取时间仅比同时地读取所有像素的驱动中的总读取时间长T/2
图70示出了如图66和67所示的执行交错驱动以交替地读取奇数位和偶数位的情况下的锁存电路101’的互连布局的示例。
晶体管111的被输入输出信号VCO的栅极111G一体地对齐在中间，且奇数位和偶数位的晶体管111的源极111S和漏极111D交替地布置在上部和下部处。
晶体管112的被输入读取控制信号WORD的栅极112G对齐在中间的晶体管111的栅极111G的上部和下部处。上面的栅极或下面的栅极是针对偶数位的，而其它的栅极是针对奇数位的。
晶体管113的栅极113G对齐在晶体管112的各栅极112G的外部。上面的栅极或下面的栅极是针对偶数位的，而其它栅极是针对奇数位的。
当如上所述交替地布置奇数位和偶数位时，可高效地设计互连布局。
<25.电子装置的示例应用>
本发明不限于固态成像器件的应用。具体地，本发明可应用于诸如如同数码相机或摄像机一样的成像装置、具有成像功能的移动终端设备或将固态成像器件用作图像读取器的复印机等任何将固态成像器件用作摄像单元(光电转换单元)的电子装置。固态成像器件可以是单芯片的形式，或可以是由成像单元和信号处理单元或光学系统封装而成并具有成像功能的模块的形式。
图71是示出了作为根据本发明的电子装置的成像装置的示例结构的电路图。
图71所示的成像装置600包括由透镜等形成的光学单元601、具有图1所示的固态成像器件1的结构的固态成像器件(成像器件)602以及作为相机信号处理器电路的数字信号处理器(DSP)电路603。成像装置600还包括帧存储器604、显示单元605、记录单元606、操作单元607和供电单元608。DSP电路603、帧存储器604、显示单元605、记录单元606、操作单元607和供电单元608经由总线609彼此连接。
光学单元601聚集来自物体的入射光(成像光)并在固态成像器件602的成像表面上形成图像。固态成像器件602针对每个像素将已经通过光学单元601聚集为成像表面上的图像的入射光的量转换成电信号，并输出电信号作为像素信号。此固态成像器件602可以是图1所示的固态成像器件1，或在像素信号进行AD转换时提高比较器51的判定速度的同时降低功率消耗的固态成像器件。
显示单元605由诸如液晶显示面板或有机电致发光(EL)面板等面板型显示器形成，并显示由固态成像器件602形成的运动图像或静态图像。记录单元606将由固态成像器件602形成的运动图像或静态图像记录到诸如硬盘或半导体存储器等记录介质中。
当由用户进行操作时，操作单元607发出关于成像装置600的各种功能的操作指令。供电单元608适当地为DSP电路603、帧存储器604、显示单元605、记录单元606和操作单元607提供作为操作功率源的各种功率源。
当将根据上述实施例的固态成像器件1用作如上所述的固态成像器件602时，可以在AD转换时提高判定速度的同时降低功率消耗。因此，还可以在诸如摄像机、数码相机或用于移动设备(诸如便携式电话等)的相机模块等成像装置600中实现更高速度的成像和更小的功率消耗。
虽然已经将比较器51和ADC 42作为组合到固态成像器件1中的部件进行说明，但是比较器51和ADC 42也可以是被单独出售的产品(比较器和AD转换器)。
而且，本发明不仅可应用于固态成像器件，还可应用于具有其它半导体集成电路的半导体装置。
应当注意的是，本发明的实施例不限于上述实施例，且可在不偏离本发明的范围的情况下对上述实施例进行各种修改。
虽然上述实施例的电路结构是电荷作为电子的电路结构，本发明还可应用于电荷为空穴的电路结构。而且，在上述每个电路结构中，晶体管(NMOS晶体管和PMOS晶体管)的极性可发生反转。在此情况下，被输入至晶体管的控制信号在Hi与Low之间反转。
在上述每个实施例中，参考信号REF是电平(电压)随时间单调递减的斜坡信号。然而，参考信号REF可以是电平(电压)随时间单调递增的斜坡信号。
在上述每个实施例中，在共享像素电路41的情况下，共享四个像素电路41。然而，共享的像素电路41的数量不限于四个，并可以是任何其它数量(诸如八个等)。
除上面的之外，可以使用上述实施例中的所有实施例或一些实施例的组合。还可以使用通过组合上面没有说明的其它实施例而形成的实施例。
本说明书中所述的有利效果仅是示例性的，且本发明的有利效果不限于这些有利效果并可包括除本说明书中所述的这些有利效果之外的效果。
本发明还可以实施为下述的结构。
(1)一种比较器，其包括：
比较单元，其用于比较输入信号的电压与参考信号的电压并输出比较结果信号；
正反馈电路，其用于加快所述比较结果信号发生反转时的转变速度；以及
电流限制单元，其用于限制所述比较结果信号发生反转之后在所述比较单元中流动的电流。
(2)一种AD转换器，其包括：
比较器，其包括：
比较单元，其用于比较输入信号的电压与参考信号的电压并输出比较结果信号；
正反馈电路，其用于加快所述比较结果信号发生反转时的转变速度；以及
电流限制单元，其用于限制所述比较结果信号发生反转之后在所述比较单元中流动的电流；和
存储单元，其用于存储所述比较结果信号发生反转时的代码输入信号，并输出所述代码输入信号。
(3)如(2)所述的AD转换器，其中，所述存储单元包括与多个位相对应的多个数据存储单元。
(4)如(2)或(3)所述的AD转换器，其中，所述存储单元存储具有至少三个电平的所述代码输入信号，并输出所述代码输入信号。
(5)如(2)至(4)中任一项所述的AD转换器，其中，用于输入所述代码输入信号的输入线和用于输出所存储的作为代码输出信号的所述代码输入信号的输出线被集成。
(6)如(2)至(5)中任一项所述的AD转换器，其还包括：
反相器，其用于使具有通过所述正反馈电路而加快的速度的所述比较结果信号反转，
其中，通过所述反相器反转的所述比较结果信号被输出至后面的阶段。
(7)如(2)至(6)中任一项所述的AD转换器，其中：
所述电流限制单元由晶体管形成，且
所述比较单元包括用于抑制所述电流限制单元的所述晶体管中的特性差异的抑制晶体管。
(8)如(7)所述的AD转换器，其中，所述抑制晶体管以与所述电流限制单元的所述晶体管相同的方式受到控制。
(9)如(2)至(8)中任一项所述的AD转换器，其中，在所述比较结果信号发生反转之后，所述参考信号的电压被设定为使被输入所述参考信号的晶体管关断的电平。
(10)一种固态成像器件，其包括：
AD转换器，其包括：
比较器，其包括：
比较单元，其用于比较输入信号的电压与参考信号的电压并输出比较结果信号；
正反馈电路，其用于加快所述比较结果信号发生反转时的转变速度；以及
电流限制单元，其用于限制所述比较结果信号发生反转之后在所述比较单元中流动的电流；和
存储单元，其用于存储所述比较结果信号发生反转时的代码输入信号，并输出所述代码输入信号以作为代码输出信号；以及
像素电路，其用于将作为所述输入信号的电荷信号输出至所述比较单元，所述电荷信号是通过接收进入像素的光并对所述光执行光电转换而生成的。
(11)如(10)所述的固态成像器件，其中：
所述比较单元至少包括被输入所述输入信号的第一晶体管和被输入所述参考信号的第二晶体管，且
所述第一晶体管连接到所述像素电路的用于保持所述电荷信号的浮动扩散层。
(12)如(11)所述的固态成像器件，其中，被输入至所述第二晶体管的所述参考信号的电压被设定为预定电压，以使所述像素电路的所述浮动扩散层复位。
(13)如(12)所述的固态成像器件，其还包括：
抑制晶体管，其用于在被输入至所述第二晶体管的所述参考信号的电压被设定为使所述像素电路的所述浮动扩散层复位的复位电压时抑制在所述正反馈电路中的馈通电流。
(14)如(10)至(13)中任一项所述的固态成像器件，其中，在存储并输出所述像素的在复位电平下的所述代码输出信号之后，所述AD转换器的所述存储单元存储并输出所述像素的在信号电平下的所述代码输出信号。
(15)如(10)至(14)中任一项所述的固态成像器件，其中，针对一个所述像素电路设置一个所述比较器。
(16)如(10)至(14)中任一项所述的固态成像器件，其中，针对多个所述像素电路设置一个所述比较器。
(17)如(16)所述的固态成像器件，其中，被输入至所述第二晶体管的所述参考信号的电压被设定为预定电压，以使所述像素电路中的至少一者处于非选择状态。
(18)如(16)或(17)所述的固态成像器件，其中，所述多个像素以滤色器的组合的方式被同时地读取，所述滤色器的所述组合的颜色是白色。
(19)如(16)至(18)中任一项所述的固态成像器件，其中，被同时地读取的所述像素形成一个图像。
(20)如(16)至(19)中任一项所述的固态成像器件，其中：
所述比较器是针对M个所述像素电路设置的，其中M>1；且
在将所述M个像素电路的在复位电平下的所述输入信号输出至所述比较单元之后，共享所述比较器的所述M个像素电路将所述M个像素电路的在信号电平下的所述输入信号输出至所述比较单元。
(21)如(16)至(20)中任一项所述的固态成像器件，其中，所述像素电路至少包括用于控制所述像素的选择的选择晶体管。
(22)如(21)所述的固态成像器件，其中，所述比较单元包括用于抑制由所述选择晶体管引起的特性差异的抑制晶体管。
(23)如(10)至(22)中任一项所述的固态成像器件，其中：
二维地布置有多个所述像素的像素阵列单元被分割成多个区域；且
在每个所述区域中，所述参考信号的电压受到控制。
(24)如(23)所述的固态成像器件，其中，所述区域中的至少一者中的所述参考信号的电压等于或低于被输入所述参考信号的晶体管的阀值电压。
(25)如(10)至(24)中任一项所述的固态成像器件，其中，所述固态成像器件由多个半导体基板形成。
(25A)如(25)所述的固态成像器件，其中，所述固态成像器件由第一半导体基板和第二半导体基板形成，其中，所述第一半导体基板和所述第二半导体基板通过所述存储单元的输入单元连接。
(25B)如(25)所述的固态成像器件，其中，所述固态成像器件由第一半导体基板和第二半导体基板形成，其中，所述第一半导体基板和所述第二半导体基板通过所述比较单元的被输入从所述像素电路输出的所述电荷信号的电荷信号输入晶体管的漏极和源极连接。
(25C)如(25)所述的固态成像器件，其中，所述固态成像器件由第一半导体基板和第二半导体基板形成，其中，所述第一半导体基板和所述第二半导体基板通过所述比较单元的被输入从所述像素电路输出的所述电荷信号的电荷信号输入晶体管的漏极以及所述比较单元的被输入所述参考信号的参考信号输入晶体管的漏极连接。
(25D)如(25)所述的固态成像器件，其中，所述固态成像器件由第一半导体基板至第三半导体基板形成，其中：
所述第一半导体基板和所述第二半导体基板通过所述比较单元的被输入从所述像素电路输出的所述电荷信号的电荷信号输入晶体管的漏极以及所述比较单元的被输入所述参考信号的参考信号输入晶体管的漏极连接；且
所述第二半导体基板和所述第三半导体基板通过所述存储单元的输入单元连接。
(25E)如(25)所述的固态成像器件，其中，所述固态成像器件由通过叠置半导体基板而形成的层叠基板以及接合到所述层叠基板的侧壁的侧部基板形成。
(26)如(10)至(25)中任一项所述的固态成像器件，其中：
所述存储单元包括用于存储所述像素的在复位电平下的所述代码输出信号的P相存储单元和用于存储所述像素的在信号电平下的所述代码输出信号的D相存储单元；且
所述P相存储单元和所述D相存储单元同时地输出所述像素的在所述复位电平下的所述代码输出信号和在所述信号电平下的所述代码输出信号。
(27)如(10)至(26)中任一项所述的固态成像器件，其中，所述像素电路包括用于改变所述浮动扩散层的电容量的晶体管，所述浮动扩散层保持所述电荷信号直到所述电荷信号被输出至所述比较单元。
(28)如(10)至(27)中任一项所述的固态成像器件，其中，所述参考信号的电压变化率在一个垂直扫描时段中至少改变一次。
(29)如(10)至(28)中任一项所述的固态成像器件，其中，所述代码输入信号的频率在一个垂直扫描时段中至少改变一次。
(30)如(10)至(29)中任一项所述的固态成像器件，其中，所述像素电路将被源极跟随器电路放大的所述电荷信号作为所述输入信号输出至所述比较单元。
(30A)如(10)至(30)中任一项所述的固态成像器件，其中，所述比较器还包括连接在电源与GND之间的比较器。
(30B)如(10)至(30A)中任一项所述的固态成像器件，其中，所述存储单元包括存储1位数据的数据存储单元，并以与AD转换位数相同的次数重复地存储和输出所述代码输出信号。
(30C)如(10)至(30B)中任一项所述的固态成像器件，其中：
所述存储单元包括存储所述代码输出信号的两个数据存储单元；且
所述两个数据存储单元中的所述代码输入信号是差分信号，且所存储的代码输出信是差分信号。
(30D)如(10)至(30C)中任一项所述的固态成像器件，其中，在检测所述像素的复位电平的复位检测时段中的最后一个代码输入信号被设定为预定值并被输入至所述存储单元。
(30E)如(30D)所述的固态成像器件，其中，所述预定值是光照射在所述像素电路的所述浮动扩散层上时所产生的电压值。
(30F)如(10)至(30E)中任一项所述的固态成像器件，其中：
二维地布置有多个所述像素的像素阵列单元被分水平地割成多个区域；且
输入所述代码输入信号的时间在各个所述区域中各不相同。
(31)如(10)至(12)中任一项所述的固态成像器件，其还包括：
输出单元，其用于从二维地布置有多个所述像素的像素阵列单元中的用于黑电平校正的黑输出像素计算黑电平，从所述像素的像素信号减去所述黑电平，并输出所述像素信号。
(31A)如(31)所述的固态成像器件，其中，通过使用布置在与电源线平行的方向上的多个所述黑输出像素，所述输出单元计算所述黑电平。
(31B)如(31)所述的固态成像器件，其中，通过使用布置在与GND线平行的方向上的多个所述黑输出像素，所述输出单元计算所述黑电平。
(31C)如(31)所述的固态成像器件，其中，所述黑输出像素是在没有电荷传输的情况下被驱动的常规像素。
(31D)如(31)所述的固态成像器件，其中，所述黑输出像素是在没有电荷传输的情况下被驱动的相位差检测像素。
(31E)如(31)所述的固态成像器件，其中，所述黑输出像素是在没有电荷传输的情况下被驱动的像素行中的常规像素。
(32)如(10)至(31)中任一项所述的固态成像器件，其中：
所述像素电路包括用于使保持所述电荷信号的所述浮动扩散层复位的复位晶体管；且
所述复位晶体管的漏极连接到电压电源。
(33)如(10)至(32)中任一项所述的固态成像器件，其还包括：
代码读取单元，其用于通过执行预充电操作和读取操作来读取存储在所述存储单元中的所述代码输出信号，
其中，所述代码读取单元在相邻的代码读取单元执行所述预充电操作时执行所述读取操作。
(34)一种电子装置，其包括：
固态成像器件，其包括：
AD转换器，其包括：
比较器，其包括：
比较单元，其用于比较输入信号的电压与参考信号的电压并输出比较结果信号；
正反馈电路，其用于加快所述比较结果信号发生反转时的转变速度；以及
电流限制单元，其用于限制所述比较结果信号发生反转之后在所述比较单元中流动的电流；和
存储单元，其用于存储所述比较结果信号发生反转时的代码输入信号，并输出所述代码输入信号以作为代码输出信号；以及像素电路，其用于将作为所述输入信号的电荷信号输出至所述比较单元，所述电荷信号是通过接收进入像素的光并对所述光执行光电转换而生成的。
(35)一种用于控制包括比较单元、正反馈电路和电流限制单元的比较器的方法，所述方法包括：
所述比较单元比较输入信号的电压与参考信号的电压并输出比较结果信号；
所述正反馈电路加快所述比较结果信号发生反转时的转变速度；及
所述电流限制单元限制所述比较结果信号发生反转之后在所述比较单元中流动的电流。
附图标记列表
1 固态成像器件 21 像素
22 像素阵列单元 24 DAC
26 感测放大器单元 27 输出单元
41 像素电路 42 ADC
51 比较器 52 锁存存储单元
61 差分放大器电路 62 正反馈电路
63 电流限制单元 81、82、86 晶体管
121 反相器 141 晶体管
174 复位晶体管 175 FD
176 选择晶体管 181 PMOS晶体管
211 晶体管 322P P相锁存单元
322D D相锁存单元
341、342 NMOS晶体管 361 比较器
381、381X 锁存单元 600 成像装置
602 固态成像器件

Claims (35)

1.一种比较器，其包括：
比较单元，其用于比较输入信号的电压与参考信号的电压并输出比较结果信号；
正反馈电路，其用于加快所述比较结果信号发生反转时的转变速度；以及
电流限制单元，其用于限制所述比较结果信号发生反转之后在所述比较单元中流动的电流。
2.一种AD转换器，其包括：
如权利要求1所述的比较器；和
存储单元，其用于存储所述比较结果信号发生反转时的代码输入信号，并输出所述代码输入信号。
3.如权利要求2所述的AD转换器，其中，所述存储单元包括与多个位相对应的多个数据存储单元。
4.如权利要求2所述的AD转换器，其中，所述存储单元存储具有至少三个电平的所述代码输入信号并输出所述代码输入信号。
5.如权利要求2所述的AD转换器，其中，用于输入所述代码输入信号的输入线和用于输出所存储的所述代码输入信号以作为代码输出信号的输出线被集成。
6.如权利要求2所述的AD转换器，其还包括：
反相器，其用于使通过所述正反馈电路而具有加快的速度的所述比较结果信号反转，
其中，通过所述反相器反转的所述比较结果信号被输出至后面的阶段。
7.如权利要求2所述的AD转换器，其中，
所述电流限制单元由晶体管形成，且
所述比较单元包括用于抑制所述电流限制单元的所述晶体管中的特性差异的抑制晶体管。
8.如权利要求7所述的AD转换器，其中，所述抑制晶体管以与所述电流限制单元的所述晶体管相同的方式受到控制。
9.如权利要求2所述的AD转换器，其中，在所述比较结果信号发生反转之后，所述参考信号的电压被设定为使被输入所述参考信号的晶体管关断的电平。
10.一种固态成像器件，其包括：
如权利要求2-9中任一项所述的AD转换器，其中，所述存储单元输出所述代码输入信号以作为代码输出信号；以及
像素电路，其用于将作为所述输入信号的电荷信号输出至所述比较单元，所述电荷信号是通过接收进入像素的光并对所述光执行光电转换而生成的。
11.如权利要求10所述的固态成像器件，其中，
所述比较单元至少包括被输入所述输入信号的第一晶体管和被输入所述参考信号的第二晶体管，且
所述第一晶体管连接到所述像素电路的用于保持所述电荷信号的浮动扩散层。
12.如权利要求11所述的固态成像器件，其中，被输入至所述第二晶体管的所述参考信号的电压被设定为预定电压，以使所述像素电路的所述浮动扩散层复位。
13.如权利要求12所述的固态成像器件，其还包括：
抑制晶体管，其用于在被输入至所述第二晶体管的所述参考信号的电压被设定为使所述像素电路的所述浮动扩散层复位的复位电压时抑制在所述正反馈电路中的馈通电流。
14.如权利要求10所述的固态成像器件，其中，在存储并输出所述像素的在复位电平下的所述代码输出信号之后，所述AD转换器的所述存储单元存储并输出所述像素的在信号电平下的所述代码输出信号。
15.如权利要求10所述的固态成像器件，其中，针对一个所述像素电路设置一个所述比较器。
16.如权利要求11所述的固态成像器件，其中，针对多个所述像素电路设置一个所述比较器。
17.如权利要求16所述的固态成像器件，其中，被输入至所述第二晶体管的所述参考信号的电压被设定为预定电压，以使所述像素电路中的至少一者处于非选择状态。
18.如权利要求16所述的固态成像器件，其中，多个所述像素以滤色器的组合的方式被同时地读取，所述滤色器的所述组合的颜色是白色。
19.如权利要求16所述的固态成像器件，其中，被同时地读取的多个所述像素形成一个图像。
20.如权利要求16所述的固态成像器件，其中，
针对M个所述像素电路设置1个所述比较器，其中M>1；且
在将所述M个像素电路的在复位电平下的所述输入信号输出至所述比较单元之后，共享所述比较器的所述M个像素电路将所述M个像素电路的在信号电平下的所述输入信号输出至所述比较单元。
21.如权利要求16所述的固态成像器件，其中，所述像素电路至少包括用于控制所述像素的选择的选择晶体管。
22.如权利要求21所述的固态成像器件，其中，所述比较单元包括用于抑制由所述选择晶体管引起的特性差异的抑制晶体管。
23.如权利要求10所述的固态成像器件，其中，
二维地布置有多个所述像素的像素阵列单元被分割成多个区域；且
在每个所述区域中，所述参考信号的电压受到控制。
24.如权利要求23所述的固态成像器件，其中，所述区域中的至少一者中的所述参考信号的电压等于或低于被输入所述参考信号的晶体管的阀值电压。
25.如权利要求10所述的固态成像器件，其中，所述固态成像器件由多个半导体基板形成。
26.如权利要求10所述的固态成像器件，其中，
所述存储单元包括用于存储所述像素的在复位电平下的所述代码输出信号的P相存储单元和用于存储所述像素的在信号电平下的所述代码输出信号的D相存储单元；且
所述P相存储单元和所述D相存储单元同时地输出所述像素的在所述复位电平下的所述代码输出信号和在所述信号电平下的所述代码输出信号。
27.如权利要求10所述的固态成像器件，其中，所述像素电路包括用于改变所述浮动扩散层的电容量的晶体管，所述浮动扩散层保持所述电荷信号直到所述电荷信号被输出至所述比较单元。
28.如权利要求10所述的固态成像器件，其中，所述参考信号的电压变化率在一个垂直扫描时段中至少改变一次。
29.如权利要求10所述的固态成像器件，其中，所述代码输入信号的频率在一个垂直扫描时段中至少改变一次。
30.如权利要求10所述的固态成像器件，其中，所述像素电路将被源极跟随器电路放大的所述电荷信号作为所述输入信号输出至所述比较单元。
31.如权利要求10所述的固态成像器件，其还包括：
输出单元，其用于从二维地布置有多个所述像素的像素阵列单元中的用于黑电平校正的黑输出像素计算黑电平，从所述像素的像素信号减去所述黑电平，并输出所述像素信号。
32.如权利要求10所述的固态成像器件，其中，
所述像素电路包括用于使保持所述电荷信号的所述浮动扩散层复位的复位晶体管；且
所述复位晶体管的漏极连接到电压电源。
33.如权利要求10所述的固态成像器件，其还包括：
代码读取单元，其用于通过执行预充电操作和读取操作来读取存储在所述存储单元中的所述代码输出信号，
其中，所述代码读取单元在相邻的代码读取单元执行所述预充电操作时执行所述读取操作。
34.一种电子装置，其包括如权利要求10-33中任一项所述的固态成像器件。
35.一种用于控制包括比较单元、正反馈电路和电流限制单元的比较器的方法，所述方法包括：
所述比较单元比较输入信号的电压与参考信号的电压并输出比较结果信号；
所述正反馈电路加快所述比较结果信号发生反转时的转变速度；及
所述电流限制单元限制所述比较结果信号发生反转之后在所述比较单元中流动的电流。
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