JP7080660B2 - 光電変換装置、撮像システム、および、移動体 - Google Patents

Description

本発明は、光電変換装置、撮像システム、および、移動体に関する。

光電変換装置、特に撮像やマシンビジョンに用いられる光電変換装置は、複数の画素を備える。特許文献１は、各画素が光電変換部および光電変換部で生じた電荷に基づく信号を受け、かつ、差動対を構成するトランジスタを含むことを開示している。また、特許文献１に記載されるように、１つの画素に含まれる回路が、複数の半導体基板に分かれて配置されることもある。

ＷＯ２０１６／００９８３２号公報

特許文献１では、回路を構成するトランジスタのサイズについては考慮されていない。トランジスタのサイズとは、チャネル長、チャネル幅、チャネル幅とチャネル長との比（Ｗ／Ｌ）、ゲート絶縁膜の厚さなどである。そのため、トランジスタの耐圧が低いために信頼性が低下したり、電気特性が低下するためにノイズが増加したりする可能性がある。

上記の課題に鑑み、本発明は光電変換装置の性能を向上させることを目的とする。

１つの実施形態に係る光電変換装置は、第１の半導体基板と第２の半導体基板とが積層された光電変換装置であって、光電変換部、および、画素回路をそれぞれが含む複数の画素と、前記複数の画素から信号を読み出すための読み出し回路と、を備え、前記光電変換部で生じた信号電荷に基づく信号を受け、かつ、互いに差動対を構成する第１のトランジスタおよび第２のトランジスタを、前記複数の画素のそれぞれの前記画素回路は少なくとも含み、前記第１の半導体基板に前記光電変換部と前記差動対が配され、前記第２の半導体基板に前記読み出し回路が配され、前記読み出し回路は前記差動対に接続されるとともに第３トランジスタを含むカレントミラー回路と、前記差動対および前記カレントミラー回路に接続される正帰還回路およびレベルシフタ回路と、前記レベルシフタ回路に接続され、第４のトランジスタを含むメモリ回路とを備え、前記第３のトランジスタのサイズが前記第４のトランジスタのサイズより大きいことを特徴とする。

他の実施形態に係る光電変換装置は、第１の半導体基板と、第２の半導体基板と、第３の半導体基板とが積層された光電変換装置であって、光電変換部、および、画素回路をそれぞれが含む複数の画素と、前記複数の画素から信号を読み出すための読み出し回路と、を備え、前記光電変換部で生じた信号電荷に基づく信号を受け、かつ、互いに差動対を構成する第１のトランジスタおよび第２のトランジスタを、前記複数の画素のそれぞれの前記画素回路は少なくとも含み、前記第１の半導体基板に前記光電変換部と前記差動対が配され、前記読み出し回路は前記差動対に接続されるカレントミラー回路と、前記差動対おとび前記カレントミラー回路に接続される正帰還回路およびレベルシフタ回路と、前記レベルシフタ回路に接続され、第３のトランジスタを含むメモリ回路とを備え、前記第２の半導体基板に前記カレントミラー回路が配され、前記第３の半導体基板に前記メモリ回路が配され、前記第１のトランジスタのサイズより、前記第３のトランジスタのサイズが小さく、前記第２の半導体基板に配されたトランジスタのサイズが前記第３のトランジスタのサイズより大きい、ことを特徴とする。

本発明に係るいくつかの実施例によれば、光電変換装置の性能を向上させることができる。

光電変換装置の構成を模式的に示す図。 光電変換装置の画素の構成を模式的に示すブロック図。 光電変換装置の画素の等価回路を示す図。 （ａ）メモリ回路の構成を模式的に示したブロック図。（ｂ）ラッチ回路およびメモリセルの等価回路図。 カウンタ回路の論理回路図。 光電変換装置の動作を説明するためのタイミングチャート図。 （ａ）トランジスタの断面構造を模式的に示す図。（ｂ）トランジスタの平面構造を模式的に示す図である。 （ａ）トランジスタの断面構造を模式的に示す図。（ｂ）トランジスタの平面構造を模式的に示す図である。 （ａ）トランジスタの断面構造を模式的に示す図。（ｂ）トランジスタの平面構造を模式的に示す図である。 光電変換装置の画素の等価回路を示す図。 光電変換装置の画素の等価回路を示す図。 光電変換装置の画素の等価回路を示す図。 光電変換装置の構成を模式的に示す図。 光電変換装置の等価回路を示す図。 光電変換装置の動作を説明するためのタイミングチャート図。 光電変換装置の等価回路を示す図。 光電変換装置の等価回路を示す図。 光電変換装置の画素の等価回路を示す図。 光電変換装置の画素の構成を模式的に示すブロック図。 ２つのトランジスタの関係を示す図。 撮像システムの構成を模式的に示すブロック図。 車載カメラを備えた自動車の構成を模式的に示すブロック図。

［実施例１］
［全体構成］
本実施例に係る光電変換装置を説明する。光電変換装置は、例えば、撮像装置である。図１は、光電変換装置の構成を模式的に示す。光電変換装置は、複数の画素１００、および、複数の画素１００から信号を読み出すための読み出し回路１１０を備える。

画素１００は、光電変換部と画素回路を含む。光電変換部は、入射光を信号電荷に変換する。光電変換部には、シリコン基板に形成されたフォトダイオード、半導体基板の上に積層された有機光電変換膜などが用いられる。画素回路は、光電変換部で生じた電荷に基づく信号を画素から出力するための回路である。本実施例の画素回路は、アナログデジタル変換回路（以下、ＡＤＣ回路）を含む。典型的には、ＡＤＣ回路は差動対を含む比較器を含む。つまり、本実施例の画素回路は、差動対を構成するトランジスタを含んでいる。

読み出し回路１１０は、画素１００に接続された複数の制御線に制御信号（ＴＸ１～４、ＯＦＧ１～４、ＲＥＳ１～４）を供給する走査回路である。画素１００は制御信号に応じて動作し、画素１００から光電変換部で生じた電荷に基づく信号が出力される。なお、読み出し回路１１０は、画素１００から出力された信号を処理する信号処理回路であってもよい。

［画素構成］
図２は、画素１００の構成を模式的に示すブロック図である。画素１００の画素回路は、機能的に、複数の回路ブロックにより構成される。信号電荷処理回路１０は、光電変換部で生じた信号電荷の蓄積、転送、排出を行う。差動対回路１１は、差動対を構成するトランジスタ、および、差動対に電流を供給する電流源を含む。ランプ信号発生回路１２は、ＡＤＣ回路にランプ信号を供給する。カレントミラー回路１３は差動対回路１１に流れる電流を制御する。差動対回路１１およびカレントミラー回路１３は、ＡＤＣ回路の比較器を構成する。さらに、画素１００の画素回路は、正帰還回路１４（Ｐｏｓｉｔｉｖｅ ＦｅｅｄＢａｃｋ回路）、レベルシフタ回路２５０、メモリ回路２６０を含む。正帰還回路１４は、比較器の出力の反転を高速化する。換言すると、正帰還回路１４は、比較器の出力が反転を開始したことに応じて、立ち上がり（または立ち下がり）のより速いパルスを生成する。レベルシフタ回路２５０は、正帰還回路１４を介して比較器から出力されるラッチ信号の振幅を小さくする。メモリ回路２６０は、比較器の出力するラッチ信号に基づいて、デジタル信号を保持する。典型的には、差動対回路１１、カレントミラー回路１３、および、メモリ回路２６０が、ＡＤＣ回路を構成する。なお、本実施例において、画素１００の画素回路は、１つの半導体基板に形成される。

［画素回路］
各回路ブロックの詳細な構成を説明する。図３は、画素１００の等価回路を示す図である。ただし、メモリ回路２６０の構成は別の図を用いて説明するため、メモリ回路２６０はブロックで示されている。また、ランプ信号発生回路１２は、画素１００ごと、あるいは、複数の画素１００を含む行ごと、あるいは、全ての画素１００に対して共通に設けられる。そのため、図３は、ランプ信号発生回路１２を示していない。

信号電荷処理回路１０は、電荷排出トランジスタ１２０、転送トランジスタ１４０、および、リセットトランジスタ１５０を含む。電荷排出トランジスタ１２０、転送トランジスタ１４０、および、リセットトランジスタ１５０は、それぞれ、Ｎチャネル型のＭＯＳトランジスタである。回路図では、ゲートに白丸を付すことでＰチャネル型のＭＯＳトランジスタであることを示す。一方、ゲートに白丸をつけないことでＮチャネル型のＭＯＳトランジスタであることを示す。

電荷排出トランジスタ１２０は、光電変換部１３０に接続される。電荷排出トランジスタ１２０は、制御信号ＲＥＳに応じて光電変換部１３０で生じた信号電荷を排出する。転送トランジスタ１４０は、光電変換部１３０および差動対回路１１の入力ノードに接続される。転送トランジスタ１４０は、制御信号ＴＸに応じて光電変換部１３０で生じた信号電荷を差動対回路１１の入力ノードに転送する。リセットトランジスタ１５０は、差動対回路１１の入力ノードに接続される。リセットトランジスタ１５０は、差動対回路１１の入力ノードの電圧を初期値にリセットする。本実施例では、リセットトランジスタ１５０のドレインは、差動対回路１１の入力トランジスタ１６０のドレインに接続されている。本実施例の変形例では、リセットトランジスタ１５０のドレインは、リセット電源を供給するノードに接続される。

差動対回路１１は、入力トランジスタ１６０および参照トランジスタ１７０を含む。入力トランジスタ１６０および参照トランジスタ１７０は、いずれもＮチャネル型のＭＯＳトランジスタである。入力トランジスタ１６０のソース、および、参照トランジスタ１７０のソースは、共通に、電流源１８０に接続される。このような接続により、入力トランジスタ１６０および参照トランジスタ１７０は差動対を構成する。入力トランジスタ１６０は、光電変換部１３０で生じた信号電荷に基づく信号を受ける。つまり、入力トランジスタ１６０のゲートが、差動対回路１１の入力ノードである。参照トランジスタ１７０のゲートには、不図示のランプ信号発生回路１２がランプ信号を供給する。

カレントミラー回路１３は、トランジスタ２００およびトランジスタ２１０を含む。トランジスタ２００およびトランジスタ２１０は、いずれもＰチャネル型のＭＯＳトランジスタである。トランジスタ２００のゲートとトランジスタ２１０のゲートは互いに接続されている。トランジスタ２００のドレインは参照トランジスタ１７０に、そして、トランジスタ２１０のドレインは入力トランジスタ１６０にそれぞれ接続される。また、トランジスタ２００のゲートとドレインとが接続される。

図３に示す接続により、差動対回路１１およびカレントミラー回路１３は、比較器を構成する。入力トランジスタ１６０のゲートの電位と、参照トランジスタ１７０のゲートの電位との大小関係が反転すると、比較器の出力ノード（トランジスタ２１０のドレイン）の電位が変化する。入力トランジスタ１６０のゲートの電位が参照トランジスタ１７０のゲートの電位より高いときは、比較器の出力ノードの電位は低いレベルである。一方、入力トランジスタ１６０のゲートの電位が参照トランジスタ１７０のゲートの電位より低いときは、比較器の出力ノードの電位は高いレベルである。

ランプ信号発生回路１２の供給するランプ信号は、高い電圧から低い電圧へ変化する。そのため、ある時点で比較器の出力ノードの電位は高いレベルから低いレベルへ変化する。入力トランジスタ１６０のゲートの電位の高さ、つまり、光電変換部１３０で生じた電荷に基づく信号のレベルに応じて、ランプ信号が変化を開始してから比較器の出力ノードの電位が変化するまでの時間が決まる。当該時間をカウントすることにより、光電変換部１３０で生じた電荷に基づく信号をデジタル信号に変換することができる。

リセットトランジスタ１５０がオン状態のときは、差動対回路１１およびカレントミラー回路１３はボルテージフォロア回路として機能する。そのため、入力トランジスタ１６０のゲートの電位を、ランプ信号の電位に応じた任意の値にリセットすることができる。

正帰還回路１４は、４つのトランジスタ２２０、２３０、２３５、２４０を含む。トランジスタ２２０およびトランジスタ２４０は、それぞれ、Ｎチャネル型のＭＯＳトランジスタである。トランジスタ２３０およびトランジスタ２３５は、それぞれ、Ｐチャネル型のＭＯＳトランジスタである。

比較器の出力ノードが、トランジスタ２２０のドレイン、および、トランジスタ２３０のゲートに接続される。トランジスタ２２０のソースは接地される。トランジスタ２３０のソースは電源ノードに接続される。トランジスタ２３０のドレインは、トランジスタ２３５を介して、トランジスタ２２０のゲートに接続される。トランジスタ２４０のドレインが、トランジスタ２２０のゲート、および、トランジスタ２３５に接続される。トランジスタ２３５のゲート、および、トランジスタ２４０のゲートに、初期化信号ＩＮＩが供給される。トランジスタ２２０のゲート、および、トランジスタ２４０のドレインに接続されたノードが、正帰還回路１４の出力ノードである。

正帰還回路１４の機能を説明する。正帰還回路１４を動作させる前、すなわち、アナログデジタル変換（ＡＤ変換）を開始する前に、初期化信号ＩＮＩがハイレベルからローレベルに遷移する。そのため、トランジスタ２３５はオン状態になり、一方、トランジスタ２４０はオフ状態になる。初期化信号ＩＮＩがハイレベルの時には、トランジスタ２４０がオンであるため、正帰還回路１４の出力ノードは低い電位（ほぼ接地電位）となっている。

ＡＤ変換の開始時には、ランプ信号の電位が入力トランジスタ１６０のゲートの電位（光電変換部１３０の電荷に基づく信号のレベル）より高い。そのため、比較器の出力ノード（トランジスタ２１０のドレイン）の電位は高いレベルである。そのため、トランジスタ２３０はオフ状態である。また、前述の通り、正帰還回路１４の出力ノード（トランジスタ２２０のゲート）はほぼ接地電位であるため、トランジスタ２２０はオフ状態である。

比較器の出力ノードの電位が高いレベルから低いレベルへ変化すると、トランジスタ２３０のゲート・ソース間の電圧が大きくなる。これにより、トランジスタ２３０がオン状態になる。電源ノードからトランジスタ２２０のゲートまでが導通するため、トランジスタ２２０のゲートの電位が高くなる。トランジスタ２２０がオン状態になり、比較器の出力ノードからトランジスタ２２０を介して接地ノードまで電流が生じるため、比較器の出力ノードの電位の低下が加速される。比較器の出力ノードの電位の低下により、トランジスタ２３０のゲート・ソース間の電圧はさらに大きくなるため、ランジスタ２２０のゲートの電位の上昇が加速される。このように、正帰還回路１４により比較器の出力ノードの電位の変化が正帰還される。結果として、入力トランジスタ１６０のゲートの電位と参照トランジスタ１７０のゲートの電位（ランプ信号）との大小関係が反転したときに、正帰還回路１４の出力ノードの電位を高速に変化させることができる。

ＡＤ変換が終了した後、初期化信号ＩＮＩがローレベルからハイレベルに遷移する。これにより、正帰還回路１４の出力ノードの電位が接地電位にリセットされる。初期化信号ＩＮＩがハイレベルである間、トランジスタ２３５はオフしている。そのため、正帰還回路１４の電源ノードから接地ノードへ流れる貫通電流を低減することができる。トランジスタ２３５がない場合、トランジスタ２３０のゲートの電位に応じた貫通電流が生じうる。しかし、消費電力の制限が緩い場合は、トランジスタ２３５は省略してもよい。トランジスタ２３５が省略される場合、トランジスタ２３０のドレインが直にトランジスタ２２０のゲートに接続される。そのため正帰還回路１４による高速化の効果が高くなる。

本実施例では、カレントミラー回路１３のトランジスタ２１０が、電流制限トランジスタ１９０を介して、入力トランジスタ１６０に接続される。電流制限トランジスタ１９０は、Ｐチャネル型のＭＯＳトランジスタである。電流制限トランジスタ１９０のゲートは、正帰還回路１４の出力に接続されている。

電流制限トランジスタ１９０が設けられていない場合、比較器の出力信号が反転した後、カレントミラー回路１３のトランジスタ２１０から正帰還回路１４のトランジスタ２２０に大きい電流が流れたままの状態となる。

電流制限トランジスタ１９０をトランジスタ２１０と入力トランジスタ１６０との間に挿入することで、トランジスタ２１０から正帰還回路１４のトランジスタ２２０に流れる電流を制限することができる。

なお、正帰還回路１４は必要に応じて設けられるものであり、省略されてもよい。正帰還回路１４が省略された場合、比較器の出力ノードがレベルシフタ回路２５０に接続される。また、正帰還回路１４が省略された場合、電流制限トランジスタ１９０も省略してよい。

比較器の出力ノードの信号、ならびに、正帰還回路１４の出力ノードの信号は、ラッチ信号として用いられる。ラッチ信号に基づいて、メモリ回路２６０はカウント値を保持する。ラッチ信号をメモリ回路２６０に伝達するため、レベルシフタ回路２５０が用いられる。レベルシフタ回路２５０は、Ｎチャネル型のトランジスタおよびＰチャネル型のトランジスタによって構成されたインバータ回路である。レベルシフタ回路２５０に供給される電源電圧に応じて、レベルシフタ回路２５０の出力するラッチ信号の振幅が変化する。後段のデジタル回路を高速で動作させるため、本実施例では、レベルシフタ回路２５０がラッチ信号の振幅を小さくしている。つまり、レベルシフタ回路２５０に供給される電源電圧が、比較器（差動対回路１１およびカレントミラー回路１３）や正帰還回路１４に供給される電源電圧より低い。

なお、レベルシフタ回路２５０は必要に応じて設けられるものであり、省略されてもよい。レベルシフタ回路２５０が省略された場合、正帰還回路１４の出力ノードが、メモリ回路２６０に接続される。あるいは、レベルシフタ回路２５０が波形整形のためのインバータ回路の機能のみを担ってもよい。この場合、レベルシフタ回路２５０はラッチ信号の振幅を変更しない。

［画素回路（メモリ部）］
次に、メモリ回路２６０の構成を説明する。図４（ａ）は、メモリ回路２６０の構成をビットごとに示したブロック図である。また、図４（ｂ）はラッチ回路およびメモリセルの等価回路図である。図４では、３ビットのメモリ回路２６０を示しているが、ビット数はこれに限られない。

メモリ回路２６０は、ラッチ回路１５１、カウンタ回路１５２、メモリセル１５３を含む。カウンタ回路１５２は３ビットのカウント信号を出力する。ビット数に応じて複数のラッチ回路１５１が設けられる。ラッチ回路１５１は、カウンタ回路１５２の各ビットの出力線に接続される。また、ビット数に応じて複数のメモリセル１５３が設けられる。メモリセル１５３は、ラッチ回路１５１の出力ノードに接続される。

ラッチ回路１５１は、ラッチ信号に応じて、カウンタ回路１５２から出力されているカウント信号を保持する。また、転送信号に応じて、ラッチ回路１５１が保持している信号が、メモリセル１５３に転送される。ラッチ回路１５１、および、メモリセル１５３は、それぞれ、図４（ｂ）に示されるように、複数のＰチャネル型のトランジスタおよび複数のＮチャネル型のトランジスタにより構成される。

［画素回路（カウンタ回路）］
図５はカウンタ回路１５２の論理回路図である。図５では、３ビットのグレイコードを出力するカウンタ回路１５２の例を示している。図５が示す通り、カウンタ回路１５２は、ビット数に応じた数のフリップフロップを含む。また、カウンタ回路１５２は、複数のＡＮＤゲート、および、複数のＯＲゲートを含む。詳細な等価回路の説明は省略するが、フリップフロップ、ＡＮＤゲート、ＯＲゲートは、それぞれ、トランジスタを含んで構成される。このような構成により、カウンタ回路１５２は、クロック信号ＣＬＫに応じて、カウント信号を出力する。

［動作］
続いて、本実施例の光電変換装置の動作を説明する。図６は、光電変換装置の動作を説明するためのタイミングチャートを示す。図６は、制御信号ＯＦＧ、制御信号ＲＥＳ、制御信号ＴＸ、ランプ信号ＲＡＭＰ、および、初期化信号ＩＮＩを示している。符号の末尾の数字は、図１の行番号に対応している。

時刻ｔ１から時刻ｔ２の期間に、全行の光電変換部１３０の電荷の排出（リセット）を同時に行う。その後、光電変換部１３０は、入射光によって生じた信号電荷を蓄積する。続いて、時刻ｔ９から時刻ｔ１０の期間に、全ての行において、入力トランジスタ１６０のゲート（比較器の入力ノード）の電位をリセットする。

時刻ｔ１１に、ランプ信号ＲＡＭＰのレベルを上げて、比較器の出力ノード（トランジスタ２１０のドレイン）の電位を電源電圧に振り切らせる。これにより、トランジスタ２３０がオフ状態になる。

その後、時刻ｔ１２で初期化信号ＩＮＩをローレベルにする。トランジスタ２３０がオンの状態で初期化信号ＩＮＩをローレベルにすると、初期化信号ＩＮＩがローレベルになった直後にトランジスタ２２０がオンする。そのため、ランジスタ２３０がオフの状態で初期化信号ＩＮＩをローレベルにすることが好ましい。時刻ｔ１２には、ランプ信号ＲＡＭＰの電位の変化、つまり、スロープ動作が開始される。

時刻ｔ１２から時刻ｔ１３の間のいずれかのタイミングで、比較器の出力ノードの電位、つまり、ラッチ信号が反転する。このときの動作は、図３で説明した通りである。ラッチ信号の反転に応じて、メモリ回路２６０はリセットレベル信号を保持する。リセットレベル信号は、画素１００がリセットされた状態での比較器の入力ノードの電位に対応するデジタル信号である。

時刻ｔ１４から時刻ｔ１５に、光電変換部１３０から入力トランジスタ１６０のゲートへ、信号電荷が転送される。すなわち、入力トランジスタ１６０のゲートに、光電変換部で生じた信号電荷に基づく信号が入力される。この信号電荷の転送はすべての行で同時に行われる。時刻ｔ２から時刻ｔ１５までが露光期間あるいは蓄積期間である。

時刻ｔ１６から時刻ｔ１７の期間で、光電変換部１３０で生じた信号電荷に基づく信号に対してＡＤ変換が行われる。時刻ｔ１６から時刻ｔ１７の間のいずれかのタイミングで、比較器の出力ノードの電位、つまり、ラッチ信号が反転する。ラッチ信号の反転に応じて、メモリ回路２６０は光レベル信号を保持する。光レベル信号は、光電変換部１３０で生じた信号電荷に基づく信号に対応するデジタル信号である。

メモリ回路２６０に保持されたリセットレベル信号は、時刻ｔ１３から時刻ｔ１６の間に、後段の処理部（不図示）へ転送される。また、時刻ｔ１７以降に、光レベル信号が処理部へ転送される。その後、処理部は、リセットレベル信号と光レベル信号との差分処理を行い、差分信号を外部に出力する。メモリ回路２６０から処理部へのデジタル信号の転送は、行順次に行われても良いし、全画素で同時に行われてもよい。

以上に説明した動作では、すべての行の電荷排出トランジスタ１２０が互いに同期して動作し、そして、すべての行の転送トランジスタ１４０が互いに同期して動作する。そのため、すべての行で露光期間が一致する。いわゆる、グローバル電子シャッタ動作が行われる。

［トランジスタのサイズ１］
本実施例においては、画素１００の画素回路が入力トランジスタ１６０を含む。入力トランジスタ１６０は、光電変換部１３０で生じた信号電荷に基づく信号を受け、かつ、参照トランジスタ１７０と差動対を構成している。画素１００の画素回路は、さらに、入力トランジスタ１６０とは別のトランジスタを含んでいる。また、図１の読み出し回路１１０はトランジスタを含んで構成される。ここで、入力トランジスタ１６０のサイズは、画素１００の画素回路、または、読み出し回路１１０に含まれる、いずれかのトランジスタのサイズと異なっている。以下、便宜的に、互いに異なるサイズの２つのトランジスタを、トランジスタＡ、および、トランジスタＢと呼ぶ。

図７（ａ）は、トランジスタＡおよびトランジスタＢの断面構造を模式的に示す図である。図７（ｂ）は、トランジスタＡおよびトランジスタＢの平面構造を模式的に示す図である。平面構造とは、半導体基板の表面に垂直な方向に沿って見たときの構造である。

半導体基板には、ＬＯＣＯＳ、ＳＴＩ、ＤＴＩなどの分離部１０５が配される。分離部１０５が、トランジスタＡおよびトランジスタＢが配置される活性領域１０６を規定する。トランジスタＡおよびトランジスタＢのソース領域１０１およびドレイン領域１０２が、活性領域１０６に形成される。Ｎチャネル型の場合、ソース領域１０１およびドレイン領域１０２はそれぞれｎ型の半導体領域である。Ｐチャネル型の場合、ソース領域１０１およびドレイン領域１０２はそれぞれｐ型の半導体領域である。半導体基板の上に、ゲート絶縁膜１０４を介してゲート電極１０３が形成される。ゲート絶縁膜１０４は、シリコン酸化膜などの絶縁体で形成される。ゲート電極１０３はポリシリコンなどの導体で形成される。

トランジスタＡおよびトランジスタＢのサイズは、ゲート絶縁膜１０４の膜厚ｔｏｘ、チャネル長Ｌ、チャネル幅Ｗ、あるいは、チャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌのいずれかである。図７（ａ）では、ゲート絶縁膜１０４の膜厚ｔｏｘが矢印で示されている。図７（ｂ）では、チャネル長Ｌおよびチャネル幅Ｗが矢印でそれぞれ示されている。チャネル長Ｌは、例えば、ゲート電極１０３の端から端までの距離で規定される。チャネル幅Ｗは、例えば、ゲート電極１０３に覆われた活性領域１０６の幅で規定される。換言すると、チャネル幅Ｗは分離部１０５の端によって規定される。

図７（ａ）および図７（ｂ）は、トランジスタＡとトランジスタＢとの間で、チャネル長Ｌおよびチャネル幅Ｗがそれぞれ異なる例を示している。一方、トランジスタＡのＷ／Ｌおよびゲート絶縁膜１０４の膜厚ｔｏｘは、トランジスタＢのそれらと同じである。図７（ｂ）が示すように、トランジスタＡのチャネル長Ｌおよびチャネル幅Ｗが、それぞれ、トランジスタＢのチャネル長Ｌおよびチャネル長Ｗより大きい。つまり、トランジスタＡのサイズが、トランジスタＢのサイズより大きい。

［差動対］
サイズの異なる２つのトランジスタの組み合わせには、いくつかのバリエーションがある。ひとつの例では、参照トランジスタ１７０にトランジスタＡが用いられ、入力トランジスタ１６０にトランジスタＢが用いられる。すなわち、参照トランジスタ１７０のチャネル長Ｌおよびチャネル幅Ｗが、それぞれ、入力トランジスタ１６０のチャネル長Ｌおよびチャネル幅Ｗより大きい。この構成によりＳ／Ｎ比を向上させることが可能である。

光電変換部１３０で生じた電荷を受けるトランジスタが、長いチャネル長Ｌ、および、長いチャネル幅Ｗを有する場合、当該トランジスタのゲートの寄生容量が大きくなる。これにより、電荷電圧変換係数が小さくなり、結果として、信号レベルが低下する。そこで、入力トランジスタ１６０のゲート電極のサイズを小さくすることで、Ｓ／Ｎ比を向上させることができる。

一方、参照トランジスタ１７０のゲート電極には、電荷電圧変換係数の向上のためのサイズの制限は適用されない。一般に、ゲート電極のサイズを大きくすることで、１／ｆノイズや閾値電圧のばらつきを低下させることができる。そこで、参照トランジスタ１７０のサイズを大きくすることで、フリッカノイズなどの１／ｆノイズを低減することができる。また、閾値電圧のばらつきが小さいことで、比較器の入力ノード（入力トランジスタ１６０のゲート）の電位をリセットするとき、リセット電圧のばらつきを低減することができる。

このように、参照トランジスタ１７０のチャネル長Ｌおよびチャネル幅Ｗが、それぞれ、入力トランジスタ１６０のチャネル長Ｌおよびチャネル幅Ｗより大きい構成によれば、Ｓ／Ｎ比を向上させることが可能である。なお、参照トランジスタ１７０のチャネル長Ｌだけが、入力トランジスタ１６０のチャネル長Ｌより大きい場合にも、同様の効果が得られる。また、参照トランジスタ１７０のチャネル幅Ｗだけが、入力トランジスタ１６０のチャネル幅Ｗより大きい場合にも、同様の効果が得られる。特に断りがないかぎり、この点は以降に述べる例でも同様である。

また、参照トランジスタ１７０のチャネル長Ｌが、入力トランジスタ１６０のチャネル長Ｌより長いという構成により、熱雑音による電流ノイズを低下させることができる。

典型的に、ＭＯＳトランジスタの熱雑音による電流ノイズは、相互コンダクタンスｇｍの平方根（√ｇｍ）に比例する。差動対を構成する入力トランジスタ１６０および参照トランジスタ１７０で生じる電流ノイズを、比較器の入力ノード（入力トランジスタ１６０のゲート）における電圧ノイズＶｎに換算すると、電圧ノイズＶｎは式（１）で表される。

式（１）が示すように、入力トランジスタ１６０の相互コンダクタンスｇｍ１が大きくなると、電圧ノイズＶｎは小さくなる。一方、参照トランジスタ１７０の相互コンダクタンスｇｍ２が小さくなると、電圧ノイズＶｎは小さくなる。参照トランジスタ１７０で生じた電流ノイズは、差動対の相手である入力トランジスタ１６０の電流変化を生む。そのため、参照トランジスタ１７０の電流ノイズと、入力トランジスタ１６０のゲートの電圧ノイズＶｎとが、比例関係を有する。

ここで、相互コンダクタンスｇｍは以下の式（２）で表される。μはチャネル中の電荷の移動度を、εｏｘはゲート絶縁膜の誘電率を、Ｉｄはドレイン電流を、それぞれ表している。ゲート絶縁膜１０４の膜厚ｔｏｘは、チャネル長Ｌ、および、チャネル幅Ｗは、図７に示されている。

入力トランジスタ１６０のチャネル長Ｌが短いため、入力トランジスタ１６０の相互コンダクタンスｇｍ１を大きくすることができる。一方、参照トランジスタ１７０のチャネル長Ｌが長いため、参照トランジスタ１７０の相互コンダクタンスｇｍ２を小さくすることができる。結果として、熱雑音によるノイズを低下させることができる。このとき、２つのトランジスタのチャネル幅Ｗは、どのような関係であってもよい。

変形例として、入力トランジスタ１６０のチャネル幅Ｗが、参照トランジスタ１７０のチャネル幅Ｗより大きいことにより、熱雑音による電流ノイズを低下させることができる。この効果については、上述の式（１）および式（２）で説明した通りである。

このとき、２つのトランジスタのチャネル長Ｌは、どのような関係であってもよい。電荷電圧変換係数の向上の観点からは、入力トランジスタ１６０のチャネル長Ｌは参照トランジスタ１７０のチャネル長Ｌより短く、一方、入力トランジスタ１６０のチャネル幅Ｗは参照トランジスタ１７０のチャネル幅Ｗより大きいことが好ましい。入力トランジスタ１６０のチャネル長Ｌが短いことにより、電荷電圧変換係数を大きくすることができる。結果として、チャネル長Ｌの関係により信号レベルを上げ、かつ、チャネル幅Ｗの関係によりノイズを低減することが可能になる。

入力トランジスタ１６０のサイズと参照トランジスタ１７０のサイズとが互いに異なる場合も、オフセットキャンセルは可能である。リセットトランジスタ１５０をオンして比較器の入力ノード（入力トランジスタ１６０のゲート）の電位をリセットする際、ランプ信号ＲＡＭＰを所定のリセット電位Ｖｒにする。その時の入力トランジスタ１６０のゲートの電位は、Ｖｒ－Ｖｇｓ（１７０）＋Ｖｇｓ（１６０）で表される。このとき、Ｖｇｓ（１７０）およびＶｇｓ（１６０）には、それぞれ、入力トランジスタ１６０の閾値電圧Ｖｔｈおよび参照トランジスタ１７０の閾値電圧Ｖｔｈが反映される。そのため、オフセットキャンセルを行うことが可能である。換言すると、画素１００ごとに入力トランジスタ１６０および参照トランジスタ１７０の閾値電圧Ｖｔｈが異なっていても、いずれの画素１００においてもランプ信号ＶＲＭＰのレベルがリセット電位Ｖｒになった時に比較器の出力が反転する。

以上に説明した通り、入力トランジスタ１６０のサイズと、参照トランジスタ１７０のサイズとが異なることにより、電気的特性を向上させることが可能である。

［入力トランジスタとリセットトランジスタ］
他の例では、リセットトランジスタ１５０にトランジスタＡが用いられ、入力トランジスタ１６０にトランジスタＢが用いられる。すなわち、リセットトランジスタ１５０のチャネル長Ｌおよびチャネル幅Ｗが、それぞれ、入力トランジスタ１６０のチャネル長Ｌおよびチャネル幅Ｗより大きい。

前述の通り、入力トランジスタ１６０のゲートのサイズが小さいことにより、電荷電圧変換係数を大きくすることができる。また、リセットトランジスタ１５０のサイズが大きいことで、リセットトランジスタ１５０の閾値電圧Ｖｔｈのばらつきを小さくすることができる。結果として、リセット時の電圧のばらつきを小さくすることができる。

［入力トランジスタとデジタル回路］
他の例では、入力トランジスタ１６０にトランジスタＡが用いられ、メモリ回路２６０のトランジスタ（図４（ｂ）および図５）にトランジスタＢが用いられる。すなわち、入力トランジスタ１６０のチャネル長Ｌおよびチャネル幅Ｗが、それぞれ、メモリ回路２６０のトランジスタのチャネル長Ｌおよびチャネル幅Ｗより大きい。

差動対回路１１などアナログ回路に使われるトランジスタは、大きい相互コンダクタンスｇｍを持つことが好ましい。そのため、入力トランジスタ１６０のサイズを大きくする。一方、メモリ回路２６０などのデジタル回路では、トランジスタのサイズを小さくすることで、高速に動作することが好ましい。つまり、入力トランジスタ１６０のサイズが、メモリ回路２６０のトランジスタのサイズより大きいことで、結果として、ノイズを低減しつつ、かつ、高速な動作を行うことが可能となる。

他の例では、入力トランジスタ１６０にトランジスタＡが用いられ、読み出し回路１１０のトランジスタにトランジスタＢが用いられる。すなわち、入力トランジスタ１６０のチャネル長Ｌおよびチャネル幅Ｗが、それぞれ、読み出し回路１１０のトランジスタのチャネル長Ｌおよびチャネル幅Ｗより大きい。

読み出し回路１１０は、典型的には、論理ゲートやフリップフロップなどのロジック回路により構成される。そのため、トランジスタのサイズを小さくすることで、高速に動作することが好ましい。先ほどの例と同様に、入力トランジスタ１６０のサイズが、メモリ回路２６０のトランジスタのサイズより大きいことで、結果として、ノイズを低減しつつ、かつ、高速な動作を行うことが可能となる。

［トランジスタのサイズ２］
次に、トランジスタＡ、および、トランジスタＢが、互いに異なる膜厚ｔｏｘのゲート絶縁膜１０４を有する例を説明する。図８（ａ）は、トランジスタＡおよびトランジスタＢの断面構造を模式的に示す図である。図８（ｂ）は、トランジスタＡおよびトランジスタＢの平面構造を模式的に示す図である。図７と同じ部分には同じ符号を付している。

図８（ａ）が示すように、トランジスタＡのゲート絶縁膜１０４の膜厚ｔｏｘが、トランジスタＢのゲート絶縁膜１０４の膜厚ｔｏｘより大きい。一方、図８（ｂ）が示すように、トランジスタＡのチャネル長Ｌおよびチャネル幅Ｗは、それぞれ、トランジスタＢのチャネル長Ｌおよびチャネル幅Ｗと等しい。

異なる膜厚ｔｏｘのゲート絶縁膜１０４を持つ２つのトランジスタの組み合わせには、いくつかのバリエーションがある。ひとつの例では、参照トランジスタ１７０にトランジスタＡが用いられ、入力トランジスタ１６０にトランジスタＢが用いられる。すなわち、参照トランジスタ１７０のゲート絶縁膜１０４の膜厚ｔｏｘが、入力トランジスタ１６０のゲート絶縁膜１０４の膜厚ｔｏｘより大きい。この構成により熱雑音によるノイズを低下させることが可能である。

前述の式（１）が表す通り、入力トランジスタ１６０の相互コンダクタンスｇｍ１が大きくなると、電圧ノイズＶｎは小さくなる。一方、参照トランジスタ１７０の相互コンダクタンスｇｍ２が小さくなると、電圧ノイズＶｎは小さくなる。そして、式（２）が表す通り、ゲート絶縁膜１０４の膜厚ｔｏｘが小さいほど、相互コンダクタンスｇｍは大きくなる。

この例では、入力トランジスタ１６０のゲート絶縁膜１０４の膜厚ｔｏｘが小さいため、入力トランジスタ１６０の相互コンダクタンスｇｍ１を大きくすることができる。一方、参照トランジスタ１７０のゲート絶縁膜１０４の膜厚ｔｏｘが大きいため、参照トランジスタ１７０の相互コンダクタンスｇｍ２を小さくすることができる。結果として、熱雑音によるノイズを低下させることができる。

なお、ノイズをさらに低下させるためには、入力トランジスタ１６０のチャネル長Ｌは参照トランジスタ１７０のチャネル長Ｌより短く、かつ、入力トランジスタ１６０のチャネル幅Ｗは参照トランジスタ１７０のチャネル幅Ｗより大きいことが好ましい。

他の例では、入力トランジスタ１６０にトランジスタＡが用いられ、メモリ回路２６０のトランジスタ（図４（ｂ）および図５）にトランジスタＢが用いられる。すなわち、入力トランジスタ１６０のゲート絶縁膜１０４の膜厚ｔｏｘが、メモリ回路２６０のトランジスタのゲート絶縁膜１０４の膜厚ｔｏｘより大きい。

差動対回路１１などアナログ回路に使われるトランジスタには、比較的高い電源電圧が供給される。そのため、高い耐圧が得られるように、入力トランジスタ１６０のゲート絶縁膜１０４の膜厚ｔｏｘを大きくすることが好ましい。一方、メモリ回路２６０などのデジタル回路は、アナログ回路に対して相対的に高速に動作することが多い。また、典型的には、アナログ回路の電源電圧より低い電源電圧が供給される。そのため、ゲート絶縁膜１０４の膜厚ｔｏｘを小さくすることで、トランジスタが高速に動作することが好ましい。つまり、入力トランジスタ１６０のゲート絶縁膜１０４の膜厚ｔｏｘが、メモリ回路２６０のトランジスタのゲート絶縁膜１０４の膜厚ｔｏｘより大きいことで、結果として、信頼性を向上しつつ、かつ、高速な動作を行うことが可能となる。

他の例では、入力トランジスタ１６０にトランジスタＡが用いられ、読み出し回路１１０のトランジスタにトランジスタＢが用いられる。すなわち、入力トランジスタ１６０のゲート絶縁膜１０４の膜厚ｔｏｘが、読み出し回路１１０のトランジスタのゲート絶縁膜１０４の膜厚ｔｏｘより大きい。

読み出し回路１１０は、典型的には、論理ゲートやフリップフロップなどのロジック回路により構成される。そのため、トランジスタのサイズを小さくすることで、高速に動作することが好ましい。先ほどの例と同様に、入力トランジスタ１６０のゲート絶縁膜１０４の膜厚ｔｏｘが、メモリ回路２６０のトランジスタのゲート絶縁膜１０４の膜厚ｔｏｘより大きいことで、結果として、信頼性を向上しつつ、かつ、高速な動作を行うことが可能となる。

［トランジスタのサイズ３］
次に、さらに別の変形例を説明する。図９（ａ）は、トランジスタＡおよびトランジスタＢの断面構造を模式的に示す図である。図９（ｂ）は、トランジスタＡおよびトランジスタＢの平面構造を模式的に示す図である。図７あるいは図８と同じ部分には同じ符号を付している。

図９（ａ）が示すように、トランジスタＡのゲート絶縁膜１０４の膜厚ｔｏｘが、トランジスタＢのゲート絶縁膜１０４の膜厚ｔｏｘより大きい。そして、図９（ｂ）が示すように、トランジスタＡのチャネル長Ｌおよびチャネル幅Ｗが、それぞれ、トランジスタＢのチャネル長Ｌおよびチャネル長Ｗより大きい。

図７および図８の例と同様に、入力トランジスタ１６０にトランジスタＡおよびトランジスタＢの一方を適用し、他のトランジスタにトランジスタＡおよびトランジスタＢの他方を適用することで、電気的特性の向上の効果を得ることができる。

例えば、参照トランジスタ１７０にトランジスタＡが用いられ、入力トランジスタ１６０にトランジスタＢが用いられる。すなわち、参照トランジスタ１７０のチャネル長Ｌおよびチャネル幅Ｗが、それぞれ、入力トランジスタ１６０のチャネル長Ｌおよびチャネル幅Ｗより大きい。さらに、参照トランジスタ１７０のゲート絶縁膜１０４の膜厚ｔｏｘが、入力トランジスタ１６０のゲート絶縁膜１０４の膜厚ｔｏｘより大きい。

このような構成により、まず、比較器の入力ノード（入力トランジスタ１６０のゲート）の電荷電圧変換係数を大きくすることができる。さらに、参照トランジスタ１７０において、１／ｆノイズを低減することができる。加えて、差動対で生じる熱雑音によるノイズを低減することができる。

なお、図９では、ゲート絶縁膜１０４の膜厚ｔｏｘ、チャネル長Ｌ、および、チャネル幅Ｗの各観点において、トランジスタＡのサイズがトランジスタＢのサイズより大きい。しかし、一部の観点において、サイズの関係が逆であってもよい。

相互コンダクタンスｇｍを最適化するためには、参照トランジスタ１７０のゲート絶縁膜１０４の膜厚ｔｏｘが、入力トランジスタ１６０のゲート絶縁膜１０４の膜厚ｔｏｘより大きいことが好ましい。また、参照トランジスタ１７０のチャネル長Ｌが、入力トランジスタ１６０のチャネル長Ｌより大きいことが好ましい。一方で、参照トランジスタ１７０のチャネル幅Ｗは、入力トランジスタ１６０のチャネル幅Ｗより小さいことが好ましい。

［まとめ］
以上に説明した通り、画素１００は、入力トランジスタ１６０は、光電変換部１３０で生じた信号電荷に基づく信号を受け、かつ、参照トランジスタ１７０と差動対を構成する入力トランジスタ１６０を含む。そして、入力トランジスタ１６０のサイズは、画素回路の他のいずれかのトランジスタ、または、読み出し回路のトランジスタのサイズと異なっている。このような構成により、電気的特性を向上させることができる。

チャネル幅Ｗが大きいことにより、１／ｆノイズの低減、閾値電圧のばらつきの低減、入力トランジスタ１６０として用いられたときの熱雑音によるノイズの低減（相互コンダクタンスｇｍの増加）などの効果が得られる。

一方、チャネル幅Ｗが小さいことにより、高速動作、入力トランジスタ１６０として用いられたときの電荷電圧変換係数の向上、参照トランジスタ１７０として用いられたときのノイズの低減（相互コンダクタンスｇｍの低下）などの効果が得られる。

チャネル長Ｌが大きいことにより、１／ｆノイズの低減、閾値電圧のばらつきの低減、参照トランジスタ１７０として用いたときのノイズの低減（相互コンダクタンスｇｍの低下）などの効果が得られる。

一方、チャネル長Ｌが小さいことにより、高速動作、入力トランジスタ１６０として用いられたときの電荷電圧変換係数の向上、および、熱雑音によるノイズの低減（相互コンダクタンスｇｍの増加）などの効果が得られる。

ゲート絶縁膜１０４の膜厚ｔｏｘが大きいことにより、耐圧の向上、参照トランジスタ１７０として用いたときのノイズの低減（相互コンダクタンスｇｍの低下）などの効果が得られる。

一方、ゲート絶縁膜１０４の膜厚ｔｏｘが小さいことにより、高速動作、入力トランジスタ１６０として用いられたときの熱雑音によるノイズの低減（相互コンダクタンスｇｍの増加）などの効果が得られる。

これらの効果を得るために、上述した組み合わせの例の他にも、サイズの異なるトランジスタの組み合わせが選択されうる。

［実施例２］
本実施例に係る光電変換装置を説明する。本実施例の光電変換装置は、１つの画素１００の回路が、２つの半導体基板に分かれて配置される。それ以外の構成は、実施例１と同じである。以下では、実施例１と異なる点を説明し、実施例１と同じ部分は説明を省略する。

本実施例の光電変換装置の全体構成、および、画素１００の機能ブロックは、実施例１と同じである。つまり、図１は、光電変換装置の構成を模式的に示す。また、図２は、画素１００の構成を模式的に示すブロック図である。これらの図面の説明は実施例１と同じであるため、説明を省略する。

図１０は、画素１００の等価回路を示す図である。ただし、メモリ回路２６０はブロックで示されている。図１０が示すように、本実施例の画素１００の等価回路は、実施例１（図３）と同じである。そのため、各回路ブロックの機能についての説明は省略する。

実施例１との差異は、本実施例の画素１００の画素回路は、第１の半導体基板３０１および第２の半導体基板３０２に分かれて配置されることである。

具体的に、光電変換部１３０は、第１の半導体基板３０１に配される。電荷排出トランジスタ１２０、転送トランジスタ１４０、および、リセットトランジスタ１５０を含む信号電荷処理回路１０は、第１の半導体基板３０１に配される。入力トランジスタ１６０、参照トランジスタ１７０、および、電流源１８０を含む差動対回路１１は、第１の半導体基板３０１に配される。

これに対して、トランジスタ２００およびトランジスタ２１０を含むカレントミラー回路１３は、第２の半導体基板３０１に配される。４つのトランジスタ２２０、２３０、２３５、２４０を含む正帰還回路１４は、第２の半導体基板３０１に配される。レベルシフタ回路２５０ならびにメモリ回路２６０は、第２の半導体基板３０１に配される。また、図１の読み出し回路１１０、および、図２のランプ信号発生回路１２は、それぞれ、第２の半導体基板３０２に配置される。

２つの半導体基板の相対的な配置を説明する。本実施例では、光電変換部１３０を含む第１の半導体基板３０１と、画素回路の一部を含む第２の半導体基板３０２とが、積層される。第１の半導体基板３０１の表面に垂直な方向に沿って光電変換部１３０を第２の半導体基板３０２に射影したとき、光電変換部１３０の射影に、画素回路の少なくとも一部のトランジスタが重なる。具体的には、カレントミラー回路１３、正帰還回路１４、レベルシフタ回路２５０、メモリ回路２６０に含まれるトランジスタのいずれか、または、全部が、光電変換部１３０の射影と重なる位置に配置される。

第１の半導体基板３０１においては、光電変換部１３０、信号電荷処理回路１０、および、差動対回路１１を１つの単位とする複数の画素回路が、行列を成すように二次元状に配列される。第２の半導体基板３０２においては、カレントミラー回路１３、正帰還回路１４、レベルシフタ回路２５０、および、メモリ回路２６０を１つの単位とする複数の画素回路が、行列を成すように二次元状に配列される。

［トランジスタのサイズ１］
本実施例の１つの側面は、第１の半導体基板３０１に配されたトランジスタのサイズと、第２の半導体基板３０２に配されたトランジスタのサイズが異なることである。トランジスタのサイズは、ゲート絶縁膜１０４の膜厚ｔｏｘ、チャネル長Ｌ、チャネル幅Ｗ、あるいは、チャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌのいずれかである。すなわち、図７乃至図９が、本実施例における異なるサイズを有する２つのトランジスタ（トランジスタＡおよびトランジスタＢ）を示している。図７乃至図９に示された構造の説明は、実施例１と同様であるため、省略する。

サイズの異なる２つのトランジスタの組み合わせには、いくつかのバリエーションがある。ひとつの例では、第１の半導体基板３０１のトランジスタに図８のトランジスタＡが用いられ、第２の半導体基板３０２のトランジスタに図８のトランジスタＢが用いられる。

信号電荷処理回路１０および差動対回路１１などアナログ回路に使われるトランジスタには、比較的高い電源電圧が供給される。そのため、高い耐圧が得られるように、トランジスタのゲート絶縁膜１０４の膜厚ｔｏｘは大きいことが好ましい。

一方、メモリ回路２６０などのデジタル回路は、アナログ回路に対して相対的に高速に動作することが多い。また、典型的には、アナログ回路の電源電圧より低い電源電圧が供給される。そのため、トランジスタが高速に動作できるように、ゲート絶縁膜１０４の膜厚ｔｏｘは小さいことが好ましい。

このように、第１の半導体基板３０１のトランジスタのゲート絶縁膜１０４の膜厚ｔｏｘが、第２の半導体基板３０２のトランジスタのゲート絶縁膜１０４の膜厚ｔｏｘより大きいことで、結果として、信頼性を向上しつつ、高速な動作を行うことが可能となる。

また、製造プロセスの最適化のために、第１の半導体基板３０１に配されたトランジスタのサイズと、第２の半導体基板３０２に配されたトランジスタのサイズが異なっていてもよい。例えば、第１の半導体基板３０１のトランジスタに図８のトランジスタＡが用いられ、第２の半導体基板３０２のトランジスタに図８のトランジスタＢが用いられる。すなわち、チャネル幅Ｗ、チャネル長Ｌ、および、ゲート絶縁膜１０４の膜厚ｔｏｘのそれぞれの観点で、第１の半導体基板３０１のトランジスタのサイズが、第２の半導体基板３０２のトランジスタのサイズより大きい。

第１の半導体基板３０１に比べて、第２の半導体基板３０２には多くの素子が配置される。そのため、第２の半導体基板３０２のトランジスタを製造するためにより微細なデザインルールが適用される。しかし、デザインルールが小さいプロセスほど、配線ショートなどによる歩留まり低下の課題が大きい。そこで、第１の半導体基板３０１には、より条件の緩いデザインルールを適用することで、歩留まりの低下を抑えることができる。結果として、画素１００を小型化、ひいては、光電変換装置を小型化しつつ、高い生産性を維持することができる。

［トランジスタのサイズ２］
本実施例の別の側面としては、実施例１と同様に、入力トランジスタ１６０のサイズが、画素１００の画素回路、または、読み出し回路１１０に含まれる、いずれかのトランジスタのサイズと異なっている。この場合、入力トランジスタ１６０とはサイズの異なるトランジスタは、第１の半導体基板３０１に配されたトランジスタであってもよいし、あるいは、第２の半導体基板３０２に配されたトランジスタであってもよい。

サイズの異なる２つのトランジスタの組み合わせには、いくつかのバリエーションがあり、実施例１で説明したすべての組み合わせが適用される。具体的な組み合わせ、および、その時に得られる効果は、実施例１と同じである。そのため、実施例１の説明を援用し、繰り返しの説明は適宜、省略する。

１つの例では、入力トランジスタ１６０のサイズと、参照トランジスタ１７０のサイズとが異なることにより、電気的特性を向上させることが可能である。参照トランジスタ１７０のチャネル長Ｌおよびチャネル幅Ｗが、それぞれ、入力トランジスタ１６０のチャネル長Ｌおよびチャネル幅Ｗより大きい。この構成によりＳ／Ｎ比を向上させることが可能である。あるいは、参照トランジスタ１７０のチャネル長Ｌが、入力トランジスタ１６０のチャネル長Ｌより長いという構成により、熱雑音による電流ノイズを低下させることができる。

別の例では、リセットトランジスタ１５０のチャネル長Ｌおよびチャネル幅Ｗが、それぞれ、入力トランジスタ１６０のチャネル長Ｌおよびチャネル幅Ｗより大きい。このような構成により、リセット時の電圧のばらつきを小さくすることができる。

このように、２つの半導体基板に分かれて画素回路が配置される場合に、同じ半導体基板に配された２つのトランジスタが互いに異なるサイズを持っていてもよい。また、実施例１と同様に、２つのトランジスタが、互いに異なる膜厚ｔｏｘを有するゲート絶縁膜１０４を含んでいてもよい。

以上に説明した通り、画素１００の画素回路は、第１の半導体基板３０１と第の半導体基板３０２に分かれて配置される。第１の半導体基板３０１のいずれかのトランジスタのサイズは、第２の半導体基板３０２のいずれかトランジスタのサイズと異なっている。このような構成により、電気的特性を向上させることができる。

［実施例３］
本実施例に係る光電変換装置を説明する。本実施例の光電変換装置は、１つの画素１００の回路が、２つの半導体基板に分かれて配置される。それ以外の構成は、実施例１と同じである。また、実施例２では、参照トランジスタ１７０が第１の半導体基板３０１に配置されていたのに対し、本実施例では、参照トランジスタ１７０が第２の半導体基板３０２に配置される。以下では、実施例１および実施例２と異なる点を説明し、実施例１あるいは実施例２と同じ部分は説明を省略する。

本実施例の光電変換装置の全体構成、および、画素１００の機能ブロックは、実施例１と同じである。つまり、図１は、光電変換装置の構成を模式的に示す。また、図２は、画素１００の構成を模式的に示すブロック図である。これらの図面の説明は実施例１と同じであるため、説明を省略する。

図１１は、画素１００の等価回路を示す図である。ただし、メモリ回路２６０はブロックで示されている。図１０が示すように、本実施例の画素１００の等価回路は、実施例１（図３）と同じである。そのため、各回路ブロックの機能についての説明は省略する。

実施例１との差異は、本実施例の画素１００の画素回路は、第１の半導体基板３０１および第２の半導体基板３０２に分かれて配置されることである。

具体的に、光電変換部１３０は、第１の半導体基板３０１に配される。電荷排出トランジスタ１２０、転送トランジスタ１４０、および、リセットトランジスタ１５０を含む信号電荷処理回路１０は、第１の半導体基板３０１に配される。

差動対回路１１の入力トランジスタ１６０、および、電流源１８０は、第１の半導体基板３０１に配される。これに対して、差動対回路１１の参照トランジスタ１７０は、第２の半導体基板３０２に配される。本実施例は、この点で、実施例２と相違している。

他は、実施例２と同様に、トランジスタ２００およびトランジスタ２１０を含むカレントミラー回路１３は、第２の半導体基板３０１に配される。４つのトランジスタ２２０、２３０、２３５、２４０を含む正帰還回路１４は、第２の半導体基板３０１に配される。レベルシフタ回路２５０ならびにメモリ回路２６０は、第２の半導体基板３０１に配される。また、図１の読み出し回路１１０、および、図２のランプ信号発生回路１２は、それぞれ、第２の半導体基板３０２に配置される。

２つの半導体基板の相対的な配置を説明する。本実施例では、光電変換部１３０を含む第１の半導体基板３０１と、画素回路の一部を含む第２の半導体基板３０２とが、積層される。第１の半導体基板３０１の表面に垂直な方向に沿って光電変換部１３０を第２の半導体基板３０２に射影したとき、光電変換部１３０の射影に、画素回路の少なくとも一部のトランジスタが重なる。具体的には、カレントミラー回路１３、正帰還回路１４、レベルシフタ回路２５０、メモリ回路２６０に含まれるトランジスタ、ならびに、参照トランジスタ１７０のいずれか、または、全部が、光電変換部１３０の射影と重なる位置に配置される。

第１の半導体基板３０１においては、光電変換部１３０、信号電荷処理回路１０、および、差動対回路１１（入力トランジスタ１６０と電流源１８０）を１つの単位とする複数の画素回路が、行列を成すように二次元状に配列される。第２の半導体基板３０２においては、参照トランジスタ１７０、カレントミラー回路１３、正帰還回路１４、レベルシフタ回路２５０、および、メモリ回路２６０を１つの単位とする複数の画素回路が、行列を成すように二次元状に配列される。

本実施例の１つの側面は、実施例２と同様に、第１の半導体基板３０１に配されたトランジスタのサイズと、第２の半導体基板３０２に配されたトランジスタのサイズが異なることである。トランジスタのサイズは、ゲート絶縁膜１０４の膜厚ｔｏｘ、チャネル長Ｌ、チャネル幅Ｗ、あるいは、チャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌのいずれかである。すなわち、図７乃至図９が、本実施例における異なるサイズを有する２つのトランジスタ（トランジスタＡおよびトランジスタＢ）を示している。この構成により得られる効果は、実施例２と同じであるため、説明は省略する。

本実施例では、入力トランジスタ１６０が第１の半導体基板３０１に配される。そして、参照トランジスタ１７０が第２の半導体基板３０２に配される。すなわち、差動対に含まれる入力トランジスタ１６０と参照トランジスタ１７０とが、異なる半導体基板に配置される。このような構成により、簡単な製造プロセスで、両者のゲート絶縁膜１０４の膜厚ｔｏｘを変えることが可能である。

１つの半導体基板に配された２つのトランジスタの間で、ゲート絶縁膜１０４の厚さを変える場合、いわゆるデュアルゲートプロセスが用いられるなど、製造プロセスが複雑になりうる。例えば、一方のトランジスタのゲート絶縁膜１０４を成膜する工程と、他方のトランジスタのゲート絶縁膜１０４を成膜する工程とを別々に実施する。あるいは、半導体基板の全面に厚いゲート絶縁膜１０４を形成する工程の後に、当該ゲート絶縁膜の一部を薄く加工する工程を追加する。したがって、入力トランジスタ１６０および参照トランジスタ１７０が１つの半導体基板に配される場合、両者のゲート絶縁膜１０４の膜厚ｔｏｘを異ならせるため、製造プロセスが複雑になる。

これに対して、積層された２つの半導体基板を含む光電変換装置を製造する際には、もともと、それぞれの半導体基板のトランジスタを形成するための工程がある。したがって、工程を追加することなく、入力トランジスタ１６０のゲート絶縁膜１０４の膜厚ｔｏｘと、参照トランジスタ１７０のゲート絶縁膜１０４の膜厚ｔｏｘとを変えることが可能である。結果として、簡易な製造プロセスで製造された光電変換装置において、電気的特性を向上させることができる。

差動対を構成する２つのトランジスタが、互いに異なるサイズを有することで向上させることのできる電気的特性は、実施例１で説明した通りである。例えば、参照トランジスタ１７０のゲート絶縁膜１０４の膜厚ｔｏｘが、入力トランジスタ１６０のゲート絶縁膜１０４の膜厚ｔｏｘより大きい。この構成により熱雑音によるノイズを低下させることが可能である。

また、チャネル長Ｌあるいはチャネル幅Ｗの異なる２つのトランジスタを形成する場合も、製造プロセスを別にすることが好ましい。そのため、本実施例によれば、参照トランジスタ１７０のチャネル長Ｌ、または、チャネル幅Ｗが、入力トランジスタ１６０のそれらと異なる構成を有する光電変換装置を、より簡易な製造プロセスで製造することができる。

以上に説明した通り、入力トランジスタ１６０が第１の半導体基板３０１に配される。そして、参照トランジスタ１７０が第２の半導体基板３０２に配される。第１の半導体基板３０１のいずれかのトランジスタのサイズは、第２の半導体基板３０２のいずれかトランジスタのサイズと異なっている。このような構成により、電気的特性を向上させることができる。

また、本実施例の別の側面としては、第１の半導体基板３０１の入力トランジスタ１６０のサイズが、第２の半導体基板３０２の参照トランジスタ１７０のサイズと異なっている。このような構成により、簡易な製造プロセスで製造された光電変換装置において、電気的特性を向上させることができる。

［実施例４］
本実施例は、上述の実施例１乃至実施例３の変形例である。そのため、実施例１乃至実施例３と異なる点を説明する。

本実施例では、カレントミラー回路１３を構成するトランジスタ２００とトランジスタ２１０とが、互いに異なるサイズを有する。トランジスタ２００とトランジスタ２１０は、図３、図１０、または、図１１に示されている。そのほかの構成は、実施例１乃至実施例３のいずれかと同じである。

トランジスタ２００のチャネル長Ｌに対して、相対的にトランジスタ２１０のチャネル長Ｌを小さくすることで、参照トランジスタ１７０に流れる電流よりも入力トランジスタ１６０に流れる電流を大きくすることが可能となる。これにより、入力トランジスタ１６０の相互コンダクタンスｇｍ１が増加する。一方、参照トランジスタ１７０の相互コンダクタンスｇｍ２が低下する。結果として、式（１）が表す通り、熱雑音によるノイズを低減することができる。

別の例として、トランジスタ２００のチャネル幅Ｗに対して、相対的にトランジスタ２１０のチャネル幅Ｗを大きくすることで、参照トランジスタ１７０に流れる電流よりも入力トランジスタ１６０に流れる電流を大きくすることが可能となる。これにより、入力トランジスタ１６０の相互コンダクタンスｇｍ１が増加する。一方、参照トランジスタ１７０の相互コンダクタンスｇｍ２が低下する。結果として、式（１）が表す通り、熱雑音によるノイズを低減することができる。

別の例では、トランジスタ２００のゲート絶縁膜１０４の膜厚ｔｏｘに対して、相対的にトランジスタ２１０のゲート絶縁膜１０４の膜厚ｔｏｘが小さい。このような構成により、参照トランジスタ１７０に流れる電流よりも入力トランジスタ１６０に流れる電流を大きくすることが可能となる。これにより、入力トランジスタ１６０の相互コンダクタンスｇｍ１が増加する。一方、参照トランジスタ１７０の相互コンダクタンスｇｍ２が低下する。結果として、式（１）が表す通り、熱雑音によるノイズを低減することができる。

また、上述の効果を得るために、入力トランジスタ１６０のサイズと参照トランジスタ１７０のサイズとの関係に制約はない。ただ、参照トランジスタ１７０に流れる電流が小さくなると、参照トランジスタ１７０の１／ｆノイズが増加する可能性がある。そこで、参照トランジスタ１７０のチャネル長Ｌ、および、チャネル幅Ｗが、それぞれ、入力トランジスタ１６０のチャネル長Ｌ、および、チャネル幅Ｗより大きい構成が用いられてもよい。このような構成によれば、参照トランジスタ１７０のゲート電極の面積を大きくすることができ、結果として、１／ｆノイズの増加を抑制することができる。

トランジスタ２００とトランジスタ２１０とは、同じ半導体基板に配されることが、ばらつき抑制の観点からは望ましい。実施例２あるいは実施例２の変形例として、実施例の構成を採用する場合、トランジスタ２００およびトランジスタ２１０はいずれも第の半導体基板３０２に配されることが好ましい。

本実施例では、トランジスタ２００とトランジスタ２１０とが、互いに異なるサイズを有する。そのため、トランジスタ２００およびトランジスタ２１０の少なくとも一方のサイズは、入力トランジスタ１６０のサイズと異なる。また、トランジスタ２００とトランジスタ２１０が第２の半導体基板３０２に配された場合、トランジスタ２００およびトランジスタ２１０の少なくとも一方のサイズは、第１の半導体基板３０１に配されたトランジスタのサイズと異なる。

以上に説明した通り、本実施例では、カレントミラー回路１３を構成するトランジスタ２００とトランジスタ２１０とが、互いに異なるサイズを有する。この構成によれば、比較器で生じる熱雑音によるノイズを低減することができる。

［実施例５］
本実施例は、上述の実施例１乃至実施例４の変形例である。そのため、実施例１乃至実施例４と異なる点を説明する。

図１２は、画素１００の等価回路を示す図である。実施例１乃至実施例４では、カレントミラー回路１３のトランジスタ２１０が差動対回路１１の入力トランジスタ１６０に接続されている（図３）。これに対して、本実施例では、カレントミラー回路１３のトランジスタ２００が差動対回路１１の入力トランジスタ１６０に接続されている。また、実施例１乃至実施例４では、カレントミラー回路１３のトランジスタ２００が差動対回路１１の参照トランジスタ１７０に接続されている（図３）。これに対して、本実施例では、カレントミラー回路１３のトランジスタ２１０が差動対回路１１の参照トランジスタ１７０に接続されている。つまり、光電変換部１３０で生じた電荷に基づく信号が入力されるノードと、ランプ信号ＲＡＭＰが入力されるノードとが入れ替わっている。

加えて、比較器の入力ノード（入力トランジスタ１６０のゲート）の電位をリセットするリセットトランジスタ１５０は、リセット電圧を供給するノードに接続される。そのため、リセット時のリセット電圧のばらつきを低減することができる。なお、この構成は、リセットトランジスタ１５０の変形例として、実施例１乃至実施例４に適用されてもよい。

ランプ信号ＲＡＭＰは、クランプ容量１５６を介して、参照トランジスタ１７０のゲートに入力される。参照トランジスタ１７０のゲートの電位を初期化するため、第２のリセットトランジスタ１５５が配される。第２のリセットトランジスタ１５５は、参照トランジスタ１７０のゲートとドレインとの間に接続される。

そのほかの回路の構成は、実施例１乃至実施例４と同じである。なお、図１２においては、レベルシフタ回路２５０をインバータの回路記号で示している。

本実施例の１つの側面としては、実施例１と同様に、入力トランジスタ１６０のサイズが、画素１００の画素回路、または、読み出し回路１１０に含まれる、いずれかのトランジスタのサイズと異なっている。サイズの異なる２つのトランジスタの組み合わせには、いくつかのバリエーションがあり、実施例１で説明したすべての組み合わせが適用される。具体的な組み合わせ、および、その時に得られる効果は、実施例１と同じである。そのため、実施例１の説明を援用し、繰り返しの説明は適宜、省略する。

本実施例の別の側面は、第１の半導体基板３０１に配されたトランジスタのサイズと、第２の半導体基板３０２に配されたトランジスタのサイズが異なることである。実施例２あるいは実施例３のように、画素１００の画素回路が、第１の半導体基板３０１と第２の半導体基板３０２に分かれて配置されてもよい。

例えば、入力トランジスタ１６０および参照トランジスタ１７０が、第１の半導体基板３０１に配される（図１０）。この場合、第２のリセットトランジスタ１５５、および、クランプ容量１５６は、第１の半導体基板３０１に配されることが好ましい。別の例としては、入力トランジスタ１６０が第１の半導体基板３０１に配され、一方、参照トランジスタ１７０が第２の半導体基板３０２に配される（図１１）。この場合、第２のリセットトランジスタ１５５、および、クランプ容量１５６は、第２の半導体基板３０２に配されることが好ましい。

サイズの異なる２つのトランジスタの組み合わせには、いくつかのバリエーションがあり、実施例２および実施例３で説明したすべての組み合わせが適用される。具体的な組み合わせ、および、その時に得られる効果は、実施例２あるいは実施例３と同じである。そのため、実施例２および実施例３の説明を援用し、繰り返しの説明は省略する。

本実施例において、トランジスタのサイズは、ゲート絶縁膜１０４の膜厚ｔｏｘ、チャネル長Ｌ、チャネル幅Ｗ、あるいは、チャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌのいずれかである。すなわち、図７乃至図９が、本実施例における異なるサイズを有する２つのトランジスタ（トランジスタＡおよびトランジスタＢ）を示している。図７乃至図９に示された構造の説明は、実施例１と同様であるため、省略する。

以上に説明した通り、画素１００の画素回路は、サイズの異なる２つのトランジスタを含む。このような構成により、電気的特性を向上させることができる。

［実施例６］
別の実施例について説明する。本実施例は、複数の画素１００が参照トランジスタ１７０を共有する点で、実施例１乃至実施例５と異なっている。実施例１乃至実施例５と異なる点を主として説明する。

［全体構成］
図１３は、本実施例の光電変換装置の全体構成を模式的に示すブロック図である。複数の画素１００が、画素アレイを構成する。画素アレイは、複数の画素行と複数の画素列とを含む。垂直走査回路１１０は、複数の画素１００からの信号を読み出すために、複数の画素１００を制御する。複数の画素１００からの信号は、例えば、画素行ごとに読み出される。

比較回路１３５は、画素１００の信号と参照信号とを比較する。ランプ信号発生回路１２によって発生されたランプ信号が、参照信号として、比較回路１３５へ入力される。比較回路１３５による比較の結果に基づく制御信号が、出力回路１３６を介して、カウンタ回路１５２へ出力される。当該比較の結果に基づく制御信号が、カウンタ回路１５２のカウント期間を制御する。カウンタ回路１５２は制御信号を受けたタイミングに対応したカウント値をメモリセル１５３へ出力する。メモリセル１５３へ出力されたカウント値が、画素１００の信号をアナログデジタル変換（以下、ＡＤ変換）された結果のデジタル信号として保持される。メモリセル１５３に保持されたデジタル信号は水平走査回路１０８により、順次、光電変換装置から出力される。

また、出力回路１３６は、画素１００の信号に基づく信号を、フィードバック信号として、比較回路１３５へ出力する。比較回路１３５はフィードバック信号を保持することが可能である。

［画素構成］
図１４は、光電変換装置の画素１００、比較回路１３５、および、出力回路１３６の等価回路を示している。説明を簡略にするため、図１４は２つの画素１００のみを示している。

画素１００は、光電変換部１３０、リセットトランジスタ１５０、転送トランジスタ１４０、入力トランジスタ１６０、および、選択トランジスタ１５７を含む。リセットトランジスタ１５０のゲートには制御信号φＲＥＳ、転送トランジスタ１４０のゲートには制御信号φＴＸ、選択トランジスタ１５７のゲートには制御信号φＳＥＬがそれぞれ入力される。

入力トランジスタ１６０のゲートはフローティングディフュージョンノード（以下、ＦＤノード）に接続されている。光電変換部１３０で生じた電荷は、転送トランジスタ１４０によって、ＦＤノードに転送される。つまり、入力トランジスタ１６０のゲートに、光電変換部１３０で生じた電荷に基づく信号が入力される。リセットトランジスタ１５０は、入力トランジスタ１６０のゲートの電圧をリセットする。なお、入力トランジスタ１６０のゲートがＦＤノードに接続されているので、本明細書においては、入力トランジスタ１６０のゲートをＦＤノードと呼ぶことがある。

［差動対（比較回路）の説明］
比較回路１３５は、参照トランジスタ１７０を含む。参照トランジスタ１７０のゲートには、ランプ信号ＲＡＭＰが入力される。ランプ信号ＲＡＭＰは、例えば、時間と共にその電圧が変化する信号である。入力トランジスタ１６０および参照トランジスタ１７０は、電流源１８０に接続されることで、差動対を構成している。図１４において、電流源１８０は、例えば、ゲートに所定のバイアス電圧を印加したＮチャネル型のＭＯＳトランジスタが用いられうる。入力トランジスタ１６０および参照トランジスタ１７０は、同じ導電型である。本実施例では、入力トランジスタ１６０および参照トランジスタ１７０は、いずれも、Ｎチャネル型のＭＯＳトランジスタである。

比較回路１３５は、参照トランジスタ１７０のゲートの電圧を、所定の電圧にクランプするクランプ回路を含む。クランプ回路は、例えば、クランプスイッチ素子ＳＷ１およびクランプ容量素子Ｃ１を含む。クランプスイッチ素子ＳＷ１は、参照トランジスタ１７０のゲートに接続される。クランプスイッチ素子ＳＷ１は、制御信号φＣＬＭＰによって制御される。クランプスイッチ素子ＳＷ１がオフすることで、参照トランジスタ１７０のゲートは電気的にフローティングになる。これにより、参照トランジスタ１７０のゲートの電圧を所定の電圧にクランプすることができる。クランプ容量素子Ｃ１の一方の端子は、参照トランジスタ１７０のゲートに接続される。クランプ容量素子Ｃ１の他方の端子に、ランプ信号ＲＡＭＰが入力される。この構成により、ランプ信号ＲＡＭＰの交流成分が、クランプ容量素子Ｃ１を介して、参照トランジスタ１７０のゲートに入力される。

１つの画素列に含まれる複数の画素１００（図１４の２つの画素１００）に対して、図１４に示された１つの比較回路１３５が配される。具体的には、複数の画素１００の選択トランジスタ１５７のソースが、互いに接続され、かつ、電流源１８０に接続される。また、複数の画素１００の画素トランジスタのドレインが互いに接続される。そして、１つの参照トランジスタ１７０が、１つの画素列に含まれる複数の画素１００のそれぞれの入力トランジスタ１６０と差動対を構成する。撮像用の光電変換装置、つまり、撮像装置は、画素列と比較回路１３５の組を複数備える。

［出力回路の説明］
出力ノード３１０を有する出力回路１３６が、参照トランジスタ１７０に電気的に接続される。出力ノード３１０は、入力トランジスタ１６０のソースおよびドレイン、ならびに、参照トランジスタ１７０のソースおよびドレインとは別のノードである。

出力回路１３６は、入力トランジスタ１６０のゲートの電圧に基づく電圧を参照トランジスタ１７０のゲートに出力する第１動作を行う。また、出力回路１３６は、参照トランジスタ１７０からの電流を受けて、入力トランジスタ１６０のゲートの電圧と参照トランジスタ１７０のゲートの電圧との比較の結果に基づく信号を出力ノード３１０に出力する第２動作を行う。図１４において、「フィードバック信号」が入力トランジスタ１６０のゲートの電圧に基づく電圧を表し、「制御信号」が比較の結果に基づく信号を表している。

第１動作において、出力回路１３６は、参照トランジスタ１７０に電流を供給する電流源として動作してもよい。このとき、出力回路１３６は入力トランジスタ１６０および参照トランジスタ１７０による差動対が構成する演算増幅器の負荷となる。したがって、参照トランジスタ１７０のゲートとドレインとがショートされると、出力回路１３６は入力トランジスタ１６０のゲートの電圧に基づく電圧を参照トランジスタ１７０のゲートに出力する。

クランプスイッチ素子ＳＷ１をオフにすることで、クランプ回路は参照トランジスタ１７０のゲートに出力された電圧を保持する。つまり、クランプ回路は、参照トランジスタ１７０のゲートの電圧を、入力トランジスタ１６０のゲートの電圧に基づく電圧にクランプする。入力トランジスタ１６０のゲートの電圧に基づく電圧とは、例えば、入力トランジスタ１６０のゲートの電圧と実質的に等しい電圧を含む。トランジスタの特性の差、温度の差、熱ノイズなどがあるため、両者は厳密に等しい電圧でなくてもよい。

第２動作において、出力回路１３６は、参照トランジスタ１７０の電流を検出する電流検出回路として動作してもよい。電流検出回路は、参照トランジスタ１７０の電流の変化を、別の信号として、参照トランジスタ１７０のドレインとは別の出力ノード３１０に出力する。この機能により、出力回路１３６は、入力トランジスタ１６０のゲートの電圧と参照トランジスタ１７０のゲートの電圧との比較の結果に基づく信号を出力ノード３１０に出力する。

例えば、参照トランジスタ１７０のゲートの電圧のほうが入力トランジスタ１６０のゲートの電圧より高い場合に、出力回路１３６は出力ノード３１０に第１の電圧を出力する。一方、参照トランジスタ１７０のゲートの電圧のほうが入力トランジスタ１６０のゲートの電圧より低い場合に、出力回路１３６は出力ノード３１０に第１の電圧とは異なる第２の電圧を出力する。

上述の説明では、電流源１８０が接続された配線の寄生抵抗を無視している。配線の寄生抵抗は、入力トランジスタ１６０と参照トランジスタ１７０による差動対が構成する演算増幅器のオフセットとなりうる。

［制御部（電圧変動低減部）の説明］
出力回路１３６は、上述の第２動作における参照トランジスタ１７０のドレインの電圧の変化量を、出力ノード３１０の電圧の変化量よりも小さくする制御部を含む。制御部は、特に、入力トランジスタ１６０のゲートの電圧の大きさと参照トランジスタ１７０のゲートの電圧の大きさとの関係が逆転するときの参照トランジスタ１７０のドレインの電圧の変化量を、出力ノード３１０の電圧の変化量よりも小さくする。このときの出力ノード３１０の電圧の変化量とは、上述の第１の電圧と第２の電圧との差である。

制御部は、カレントミラー回路を含みうる。カレントミラー回路は、それぞれが他方のゲートに接続されたゲートを有する２つのトランジスタを少なくとも含む。当該２つのトランジスタの一方のドレインが、参照トランジスタ１７０に電気的に接続される。

また、制御部は、当該２つのトランジスタの他方のゲートとドレインとを接続するスイッチ素子を含みうる。当該スイッチ素子によって、上述の第１動作および第２動作を切り替えることができる。

［カレントミラー回路］
出力回路１３６の制御部は、Ｐチャネル型のＭＯＳトランジスタＭ６およびＰチャネル型のＭＯＳトランジスタＭ７を含むカレントミラー回路を含む。トランジスタＭ６のドレインは、参照トランジスタ１７０のドレインに電気的に接続される。トランジスタＭ６のゲートとトランジスタＭ７のゲートとが互いに接続される。

トランジスタＭ６およびＭ７が構成するカレントミラー回路は、出力回路１３６が第１動作を行うときに、トランジスタＭ７の電流をトランジスタＭ６へミラーする。また、出力回路１３６が第２動作を行うときに、カレントミラー回路は、トランジスタＭ６の電流をトランジスタＭ７へミラーする。

本実施例では、第１動作において、カレントミラー回路は、トランジスタＭ６から参照トランジスタ１７０へ電流を供給する電流源として動作している。そして、第２動作において、カレントミラー回路は、参照トランジスタ１７０からトランジスタＭ６に入力される電流を、トランジスタＭ７へミラーする電流検出回路として動作する。

出力回路１３６の制御部は、容量素子Ｃ２を含む。容量素子Ｃ２は、トランジスタＭ６のドレインに電気的に接続された第１端子、および、トランジスタＭ６のゲートに電気的に接続された第２端子を有する。容量素子Ｃ２により、トランジスタＭ６のドレインとゲートとが交流的に結合し、トランジスタＭ６の電流をトランジスタＭ７にミラーすることができる。

出力回路１３６の制御部は、第１スイッチ素子ＳＷ２を含む。第１スイッチ素子ＳＷ２は、トランジスタＭ７のゲートとドレインとを接続する。第１スイッチ素子ＳＷ２がオンすることによって、カレントミラー回路は、トランジスタＭ７の電流をトランジスタＭ６へミラーすることができる。第１スイッチ素子ＳＷ２をオフすることによって、カレントミラー回路は、トランジスタＭ６の電流をトランジスタＭ７にミラーすることができる。つまり、第１スイッチ素子ＳＷ２が、出力回路１３６の第１動作と第２動作とを切り替えている。

なお、容量素子Ｃ２の容量値は、第１スイッチ素子ＳＷ２がオフしているときの第１スイッチ素子ＳＷ２の両端の間の結合容量の容量値より大きい。第１スイッチ素子ＳＷ２がＭＯＳトランジスタの場合、第１スイッチ素子ＳＷ２の両端は、当該ＭＯＳトランジスタのソースとドレインである。このような構成によれば、カレントミラー回路の動作を安定させることができる。

クランプスイッチ素子ＳＷ１と第１スイッチ素子ＳＷ２とが互いに同相で動作することが好ましい。本実施形態では、クランプスイッチ素子ＳＷ１と第１スイッチ素子ＳＷ２とを共通の制御信号φＣＬＭＰによって制御することで、クランプスイッチ素子ＳＷ１と第１スイッチ素子ＳＷ２とが互いに同相で動作する。

本実施例の出力回路１３６は、出力ノード３１０に接続された参照電流源ＩＳ２を備える。参照電流源ＩＳ２は、トランジスタＭ７へ参照電流を出力する。また、出力ノード３１０には、インバータ回路が接続される。

［動作］
本実施例の光電変換装置は、図１５で示された駆動信号によって駆動される。図１５は、光電変換装置の駆動信号のタイミングチャートを模式的に示す図である。図１５は、１回の水平走査期間（１Ｈ期間）、すなわち、１つの画素行の信号を読み出すための駆動信号を示している。駆動信号がハイレベルのとき、当該駆動信号の供給されるトランジスタはオンする。駆動信号がローレベルのとき、当該駆動信号の供給されるトランジスタはオフする。ハイレベルおよびローレベルの具体的な電圧は、トランジスタの導電型に応じて定まる。

本実施形態においては、制御信号φＣＬＭＰがハイレベルのときに、出力回路１３６は電流源として動作する。制御信号φＣＬＭＰがローレベルのときに、出力回路１３６は電流検知回路として動作する。

最初に制御信号φＲＥＳおよび制御信号φＣＬＭＰをハイレベルとする。これにより、リセットトランジスタ１５０およびクランプスイッチ素子ＳＷ１が導通状態になる、つまり、オンする。ＦＤノードの電圧は、電源電圧ＶＤＤなどの所定の電圧（以下、リセットレベル）にリセットされる。同時に、出力回路１３６はＦＤノードの電圧に基づく電圧（以下、クランプレベル）を、参照トランジスタ１７０のゲートおよびクランプ容量素子Ｃ１に出力する。つまり、出力回路１３６は、入力トランジスタ１６０のゲートの電圧に基づく電圧を参照トランジスタ１７０のゲートに出力する第１動作を行う。

制御信号φＣＬＭＰがハイレベルの期間は、クランプスイッチ素子ＳＷ１と第１スイッチ素子ＳＷ２がオンする。参照電流源ＩＳ２からの参照電流が、トランジスタＭ６およびＭ７で構成したカレントミラーにより、参照トランジスタ１７０へ出力される。すなわち、トランジスタＭ６が参照トランジスタ１７０へ電流を供給する電流源として動作する。

クランプスイッチ素子ＳＷ１は参照トランジスタ１７０のゲートとドレインとを接続している。そのため、入力トランジスタ１６０、参照トランジスタ１７０、電流源１８０は、トランジスタＭ６による電流源を負荷とし、ボルテージフォロワとして動作する。これにより、ＦＤノードの電圧が、参照トランジスタ１７０のゲート、および、クランプ容量素子Ｃ１に出力される。換言すると、出力回路１３６が、入力トランジスタ１６０のゲートの電圧に基づく電圧を参照トランジスタ１７０のゲートに出力する第１動作を行う。

その後、制御信号φＲＥＳと制御信号φＣＬＭＰを順次ローレベルとする。これにより、リセットレベルがＦＤノードに保持され、クランプレベルがクランプ容量素子Ｃ１にそれぞれ保持される。クランプスイッチ素子ＳＷ１より先にリセットトランジスタ１５０をオフにすることで、リセットトランジスタ１５０によって生じる熱ノイズが、クランプレベルに反映されうる。クランプスイッチ素子ＳＷ１がオフした直後は、ＦＤノード、つまり、入力トランジスタ１６０のゲートの電圧と、参照トランジスタ１７０のゲートの電圧とはほぼ等しい。

続いて、ランプ信号ＲＡＭＰをより高い電圧へ変化させる。これにより、参照トランジスタ１７０のゲートの電圧が、入力トランジスタ１６０のゲートの電圧より高くなる。入力トランジスタ１６０および参照トランジスタ１７０は差動対を構成しているため、電流源１８０の電流の大半が参照トランジスタ１７０に流れる。

次にランプ信号ＲＡＭＰのランプダウンを開始する。ランプダウンとは、ランプ信号ＲＡＭＰの電圧を下げていくことである。あるタイミングで入力トランジスタ１６０のゲートの電圧の大きさと参照トランジスタ１７０のゲートの電圧の大きさとの関係が反転する。当該関係が反転した後は、電流源１８０の電流の大半は入力トランジスタ１６０に流れる。一方、参照トランジスタ１７０の電流は小さくなる。

出力回路１３６は参照トランジスタ１７０の電流の変化を検出する。具体的には、参照トランジスタ１７０の電流が小さくなったタイミングで、出力回路１３６は当該電流の変化が生じたことを示す信号を、制御信号として、出力ノード３１０に出力する。言い換えると、出力回路１３６は、入力トランジスタ１６０のゲートの電圧と参照トランジスタ１７０のゲートの電圧との比較の結果に基づく信号を出力ノード３１０に出力する第２動作を行う。

制御信号φＣＬＭＰがローレベルになると、クランプスイッチ素子ＳＷ１と第１スイッチ素子ＳＷ２はオフする。その後、出力回路１３６は、入力トランジスタ１６０のゲートの電圧と参照トランジスタ１７０のゲートの電圧とを比較する第２動作を行う。

上述の通り、トランジスタＭ６のゲートとドレインとが容量素子Ｃ２により交流的に結合している。そのため、参照トランジスタ１７０を流れる電流が、トランジスタＭ６からトランジスタＭ７へミラーされる。ミラーされた電流の大きさと参照電流源ＩＳ２からの参照電流との大きさの関係によって、出力ノード３１０の電圧が変化する。つまり、出力ノード３１０に比較の結果に基づく信号が出力される。

図１４の光電変換装置においては、制御信号がカウンタ回路１５２を制御することにより、ランプダウンの開始から電圧の大きさの関係の反転までの時間を計測している。ランプダウンの開始から所定の時間が経過した後に、リセットレベルのＡＤ変換を終了する。リセットレベルのＡＤ変換を行っている期間は、図１５においてＮ＿ＡＤと表記されている。

この後、ランプ信号ＲＡＭＰをリセットする。制御信号φＴＸをハイレベルとすることにより、転送トランジスタ１４０がオンし、光電変換部１３０で発生した電荷がＦＤノードに転送される。

制御信号φＴＸをローレベルとした後、ランプ信号ＲＡＭＰのランプダウンを開始する。その後、リセットレベルのＡＤ変換と同様に、光信号レベルのＡＤ変換を行う。光信号レベルのＡＤ変換を行っている期間は、図１５においてＳ＿ＡＤと表記した。

詳細な説明は割愛するが、光電変換装置においては、光信号レベルをＡＤ変換したコード値からリセットレベルをＡＤ変換したコード値を減算するデジタルＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）を行ってもよい。

ここで、各部の数値例を説明する。例えば、カレントミラー回路を構成するトランジスタＭ６およびＭ７のサイズはほぼ等しい。また、電流源１８０の電流量Ｉ＿ＩＳ１と、参照電流源ＩＳ２の電流量Ｉ＿ＩＳ２とが、Ｉ＿ＩＳ１＝２×Ｉ＿ＩＳ２の関係をほぼ満たしている。

この条件において、第１動作においては、入力トランジスタ１６０および参照トランジスタ１７０のそれぞれに、電流源１８０の電流量Ｉ＿ＩＳ１をほぼ等分した量の電流、すなわち、電流量Ｉ＿ＩＳ２にほぼ等しい量の電流が流れる。第２動作においては、参照トランジスタ１７０のゲートの電圧が、入力トランジスタ１６０のゲートの電圧より高いときは、電流源１８０の電流の大半は参照トランジスタ１７０に流れる。一方、入力トランジスタ１６０の電流はほぼ０になる。そのため、トランジスタＭ７にはほぼ電流源１８０と同じ量の電流が流れる。その結果、トランジスタＭ７のドレイン、つまり、出力ノード３１０の電圧は電源電圧ＶＤＤに近い電圧となる。

参照信号がランプダウンすると、参照トランジスタ１７０のゲートの電圧が、入力トランジスタ１６０のゲートの電圧より低くなる。この時は、電流源１８０の電流の大半は入力トランジスタ１６０に流れる。一方、参照トランジスタ１７０の電流はほぼ０になる。したがって、トランジスタＭ７の電流もほぼ０となる。その結果、トランジスタＭ７のドレイン、つまり、出力ノード３１０の電圧は接地電圧に近い電圧となる。

このように、出力回路１３６は、参照トランジスタ１７０の電流の変化を検出している。このとき、トランジスタＭ６がカレントミラー回路の入力である。参照トランジスタ１７０のドレインの電流が変化しても、トランジスタＭ６のドレインの電圧は大きく変化しない。言い換えると、カレントミラー回路が、参照トランジスタ１７０のドレインの電圧の変化量を、出力ノードの電圧の変化量より小さくしている。そのため、ランプ信号ＲＡＭＰの電圧変動を低減することができる。結果として、本実施例によれば、光電変換装置が出力する信号の精度を向上させることができる。

比較例として、特許文献１に記載の光電変換装置では、クランプ動作が終了した後も、ＰＭＯＳトランジスタ２０３が定電流源として動作する。そして、差動トランジスタ２０１のドレインの電圧が、出力として読み出される。そのため電圧の関係が反転したときに、差動トランジスタ２０１のドレイン電圧が大きく変化する。この電圧の変動が、参照信号の電圧を変動させ、結果として、画質の低下の原因になる可能性がある。

［トランジスタサイズ］
本実施例においては、画素１００の画素回路が入力トランジスタ１６０を含む。入力トランジスタ１６０は、光電変換部１３０で生じた信号電荷に基づく信号を受け、かつ、参照トランジスタ１７０と差動対を構成している。画素１００の画素回路は、さらに、入力トランジスタ１６０とは別のトランジスタを含んでいる。

本実施例の読み出し回路は、ランプ信号発生回路１２、比較回路１３５、出力回路１３６、カウンタ回路１５２、メモリセル１５３、垂直走査回路１１０、および、水平走査回路１０８を含んで構成される。これらの回路は、それぞれ、トランジスタを含んで構成される。

ここで、入力トランジスタ１６０のサイズは、画素１００の画素回路、または、読み出し回路に含まれる、いずれかのトランジスタのサイズと異なっている。トランジスタのサイズは、ゲート絶縁膜１０４の膜厚ｔｏｘ、チャネル長Ｌ、チャネル幅Ｗ、あるいは、チャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌのいずれかである。以下、便宜的に、互いに異なるサイズの２つのトランジスタを、トランジスタＡ、および、トランジスタＢと呼ぶ。

図７（ａ）および図７（ｂ）は、本実施例において、トランジスタＡとトランジスタＢとの間で、チャネル長Ｌおよびチャネル幅Ｗがそれぞれ異なる例を示している。一方、トランジスタＡのＷ／Ｌおよびゲート絶縁膜１０４の膜厚ｔｏｘは、トランジスタＢのそれらと同じである。図７（ｂ）が示すように、トランジスタＡのチャネル長Ｌおよびチャネル幅Ｗが、それぞれ、トランジスタＢのチャネル長Ｌおよびチャネル長Ｗより大きい。つまり、トランジスタＡのサイズが、トランジスタＢのサイズより大きい。図７についての説明は、実施例１と同じであるため、繰り返しの説明は省略する。

サイズの異なる２つのトランジスタの組み合わせには、いくつかのバリエーションがある。ひとつの例では、参照トランジスタ１７０にトランジスタＡが用いられ、入力トランジスタ１６０にトランジスタＢが用いられる。すなわち、参照トランジスタ１７０のチャネル長Ｌおよびチャネル幅Ｗが、それぞれ、入力トランジスタ１６０のチャネル長Ｌおよびチャネル幅Ｗより大きい。この構成によりＳ／Ｎ比を向上させることが可能である。この効果については、実施例１と同じであるため、繰り返しの説明を省略する。

なお、参照トランジスタ１７０のチャネル長Ｌだけが、入力トランジスタ１６０のチャネル長Ｌより大きい場合にも、同様の効果が得られる。また、参照トランジスタ１７０のチャネル幅Ｗだけが、入力トランジスタ１６０のチャネル幅Ｗより大きい場合にも、同様の効果が得られる。特に断りがないかぎり、この点は以降に述べる例でも同様である。

また、参照トランジスタ１７０のチャネル長Ｌが、入力トランジスタ１６０のチャネル長Ｌより長いという構成により、熱雑音による電流ノイズを低下させることができる。この効果についても実施例１と同じである。

入力トランジスタ１６０のチャネル長Ｌが短いため、入力トランジスタ１６０の相互コンダクタンスｇｍ１を大きくすることができる。一方、参照トランジスタ１７０のチャネル長Ｌが長いため、参照トランジスタ１７０の相互コンダクタンスｇｍ２を小さくすることができる。結果として、式（１）にしたがって、熱雑音によるノイズを低下させることができる。なお、このとき、２つのトランジスタのチャネル幅Ｗは、どのような関係であってもよい。

変形例として、入力トランジスタ１６０のチャネル幅Ｗが、参照トランジスタ１７０のチャネル幅Ｗより大きいことにより、熱雑音による電流ノイズを低下させることができる。この効果については、実施例１と同様である。

このとき、２つのトランジスタのチャネル長Ｌは、どのような関係であってもよい。電荷電圧変換係数の向上の観点からは、入力トランジスタ１６０のチャネル長Ｌは参照トランジスタ１７０のチャネル長Ｌより短く、一方、入力トランジスタ１６０のチャネル幅Ｗは参照トランジスタ１７０のチャネル幅Ｗより大きいことが好ましい。入力トランジスタ１６０のチャネル長Ｌが短いことにより、電荷電圧変換係数を大きくすることができる。結果として、チャネル長Ｌの関係により信号レベルを上げ、かつ、チャネル幅Ｗの関係によりノイズを低減することが可能になる。

入力トランジスタ１６０のサイズと参照トランジスタ１７０のサイズとが互いに異なる場合も、オフセットキャンセルは可能である。リセットトランジスタ１５０をオンして比較器の入力ノード（入力トランジスタ１６０のゲート）の電位をリセットする際、ランプ信号ＲＡＭＰを所定のリセット電位Ｖｒにする。その時の入力トランジスタ１６０のゲートの電位は、Ｖｒ－Ｖｇｓ（１７０）＋Ｖｇｓ（１６０）で表される。このとき、Ｖｇｓ（１７０）およびＶｇｓ（１６０）には、それぞれ、入力トランジスタ１６０の閾値電圧Ｖｔｈおよび参照トランジスタ１７０の閾値電圧Ｖｔｈが反映される。そのため、オフセットキャンセルを行うことが可能である。換言すると、画素１００ごとに入力トランジスタ１６０および参照トランジスタ１７０の閾値電圧Ｖｔｈが異なっていても、いずれの画素１００においてもランプ信号ＶＲＭＰのレベルがリセット電位Ｖｒになった時に比較器の出力が反転する。

以上に説明した通り、入力トランジスタ１６０のサイズと、参照トランジスタ１７０のサイズとが異なることにより、電気的特性を向上させることが可能である。

他の例では、リセットトランジスタ１５０にトランジスタＡが用いられ、入力トランジスタ１６０にトランジスタＢが用いられる。すなわち、リセットトランジスタ１５０のチャネル長Ｌおよびチャネル幅Ｗが、それぞれ、入力トランジスタ１６０のチャネル長Ｌおよびチャネル幅Ｗより大きい。

前述の通り、入力トランジスタ１６０のゲートのサイズが小さいことにより、電荷電圧変換係数を大きくすることができる。また、リセットトランジスタ１５０のサイズが大きいことで、リセットトランジスタ１５０の閾値電圧Ｖｔｈのばらつきを小さくすることができる。結果として、リセット時の電圧のばらつきを小さくすることができる。

他の例では、入力トランジスタ１６０にトランジスタＡが用いられ、カウンタ回路１５２、または、メモリセル１５３のトランジスタにトランジスタＢが用いられる。すなわち、入力トランジスタ１６０のチャネル長Ｌおよびチャネル幅Ｗが、それぞれ、カウンタ回路１５２、または、メモリセル１５３のトランジスタのチャネル長Ｌおよびチャネル幅Ｗより大きい。

差動対回路１１などアナログ回路に使われるトランジスタは、大きい相互コンダクタンスｇｍを持つことが好ましい。そのため、入力トランジスタ１６０のサイズを大きくする。一方、カウンタ回路１５２、および、メモリセル１５３などのデジタル回路では、トランジスタのサイズを小さくすることで、高速に動作することが好ましい。つまり、入力トランジスタ１６０のサイズが、カウンタ回路１５２、または、メモリセル１５３のトランジスタのサイズより大きいことで、結果として、ノイズを低減しつつ、かつ、高速な動作を行うことが可能となる。

他の例では、入力トランジスタ１６０にトランジスタＡが用いられ、垂直走査回路１１０または水平走査回路１０８のトランジスタにトランジスタＢが用いられる。すなわち、入力トランジスタ１６０のチャネル長Ｌおよびチャネル幅Ｗが、それぞれ、垂直走査回路１１０または水平走査回路１０８のトランジスタのチャネル長Ｌおよびチャネル幅Ｗより大きい。

垂直走査回路１１０または水平走査回路１０８は、典型的には、論理ゲートやフリップフロップなどのロジック回路により構成される。そのため、トランジスタのサイズを小さくすることで、高速に動作することが好ましい。先ほどの例と同様に、入力トランジスタ１６０のサイズが、メモリ回路２６０のトランジスタのサイズより大きいことで、結果として、ノイズを低減しつつ、かつ、高速な動作を行うことが可能となる。

次に、トランジスタＡ、および、トランジスタＢが、互いに異なる膜厚ｔｏｘのゲート絶縁膜１０４を有する例を説明する。図８（ａ）が示すように、トランジスタＡのゲート絶縁膜１０４の膜厚ｔｏｘが、トランジスタＢのゲート絶縁膜１０４の膜厚ｔｏｘより大きい。一方、図８（ｂ）が示すように、トランジスタＡのチャネル長Ｌおよびチャネル幅Ｗは、それぞれ、トランジスタＢのチャネル長Ｌおよびチャネル幅Ｗと等しい。図８の説明は実施例１と同じであるため、繰り返しの説明は省略する。

異なる膜厚ｔｏｘのゲート絶縁膜１０４を持つ２つのトランジスタの組み合わせには、いくつかのバリエーションがある。ひとつの例では、参照トランジスタ１７０にトランジスタＡが用いられ、入力トランジスタ１６０にトランジスタＢが用いられる。すなわち、参照トランジスタ１７０のゲート絶縁膜１０４の膜厚ｔｏｘが、入力トランジスタ１６０のゲート絶縁膜１０４の膜厚ｔｏｘより大きい。この構成により熱雑音によるノイズを低下させることが可能である。

前述の式（１）が表す通り、入力トランジスタ１６０の相互コンダクタンスｇｍ１が大きくなると、電圧ノイズＶｎは小さくなる。一方、参照トランジスタ１７０の相互コンダクタンスｇｍ２が小さくなると、電圧ノイズＶｎは小さくなる。そして、式（２）が表す通り、ゲート絶縁膜１０４の膜厚ｔｏｘが小さいほど、相互コンダクタンスｇｍは大きくなる。

この例では、入力トランジスタ１６０のゲート絶縁膜１０４の膜厚ｔｏｘが小さいため、入力トランジスタ１６０の相互コンダクタンスｇｍ１を大きくすることができる。一方、参照トランジスタ１７０のゲート絶縁膜１０４の膜厚ｔｏｘが大きいため、参照トランジスタ１７０の相互コンダクタンスｇｍ２を小さくすることができる。結果として、熱雑音によるノイズを低下させることができる。

なお、ノイズをさらに低下させるためには、入力トランジスタ１６０のチャネル長Ｌは参照トランジスタ１７０のチャネル長Ｌより短く、かつ、入力トランジスタ１６０のチャネル幅Ｗは参照トランジスタ１７０のチャネル幅Ｗより大きいことが好ましい。

他の例では、入力トランジスタ１６０にトランジスタＡが用いられ、カウンタ回路１５２、または、メモリセル１５３のトランジスタにトランジスタＢが用いられる。すなわち、入力トランジスタ１６０のゲート絶縁膜１０４の膜厚ｔｏｘが、カウンタ回路１５２、または、メモリセル１５３のトランジスタのゲート絶縁膜１０４の膜厚ｔｏｘより大きい。

差動対回路１１などアナログ回路に使われるトランジスタには、比較的高い電源電圧が供給される。そのため、高い耐圧が得られるように、入力トランジスタ１６０のゲート絶縁膜１０４の膜厚ｔｏｘを大きくすることが好ましい。一方、カウンタ回路１５２、および、メモリセル１５３などのデジタル回路は、アナログ回路に対して相対的に高速に動作することが多い。また、典型的には、アナログ回路の電源電圧より低い電源電圧が供給される。そのため、ゲート絶縁膜１０４の膜厚ｔｏｘを小さくすることで、トランジスタが高速に動作することが好ましい。つまり、入力トランジスタ１６０のゲート絶縁膜１０４の膜厚ｔｏｘが、カウンタ回路１５２またはメモリセル１５３のトランジスタのゲート絶縁膜１０４の膜厚ｔｏｘより大きいことで、信頼性を向上しつつ、かつ、高速な動作を行うことが可能となる。

他の例では、入力トランジスタ１６０にトランジスタＡが用いられ、垂直走査回路１１０または水平走査回路１０８のトランジスタにトランジスタＢが用いられる。すなわち、入力トランジスタ１６０のゲート絶縁膜１０４の膜厚ｔｏｘが、垂直走査回路１１０または水平走査回路１０８のトランジスタのゲート絶縁膜１０４の膜厚ｔｏｘより大きい。

垂直走査回路１１０および水平走査回路１０８は、典型的には、論理ゲートやフリップフロップなどのロジック回路により構成される。そのため、トランジスタのサイズを小さくすることで、高速に動作することが好ましい。入力トランジスタ１６０のゲート絶縁膜１０４の膜厚ｔｏｘが、垂直走査回路１１０または水平走査回路１０８のトランジスタのゲート絶縁膜１０４の膜厚ｔｏｘより大きいことで、信頼性を向上しつつ、かつ、高速な動作を行うことが可能となる。

次に、さらに別の変形例を説明する。図９（ａ）が示すように、トランジスタＡのゲート絶縁膜１０４の膜厚ｔｏｘが、トランジスタＢのゲート絶縁膜１０４の膜厚ｔｏｘより大きい。そして、図９（ｂ）が示すように、トランジスタＡのチャネル長Ｌおよびチャネル幅Ｗが、それぞれ、トランジスタＢのチャネル長Ｌおよびチャネル長Ｗより大きい。

図７および図８の例と同様に、入力トランジスタ１６０にトランジスタＡおよびトランジスタＢの一方を適用し、他のトランジスタにトランジスタＡおよびトランジスタＢの他方を適用することで、電気的特性の向上の効果を得ることができる。

例えば、参照トランジスタ１７０にトランジスタＡが用いられ、入力トランジスタ１６０にトランジスタＢが用いられる。すなわち、参照トランジスタ１７０のチャネル長Ｌおよびチャネル幅Ｗが、それぞれ、入力トランジスタ１６０のチャネル長Ｌおよびチャネル幅Ｗより大きい。さらに、参照トランジスタ１７０のゲート絶縁膜１０４の膜厚ｔｏｘが、入力トランジスタ１６０のゲート絶縁膜１０４の膜厚ｔｏｘより大きい。

このような構成により、まず、比較器の入力ノード（入力トランジスタ１６０のゲート）の電荷電圧変換係数を大きくすることができる。さらに、参照トランジスタ１７０において、１／ｆノイズを低減することができる。加えて、差動対で生じる熱雑音によるノイズを低減することができる。

なお、図９では、ゲート絶縁膜１０４の膜厚ｔｏｘ、チャネル長Ｌ、および、チャネル幅Ｗの各観点において、トランジスタＡのサイズがトランジスタＢのサイズより大きい。しかし、一部の観点において、サイズの関係が逆であってもよい。

相互コンダクタンスｇｍを最適化するためには、参照トランジスタ１７０のゲート絶縁膜１０４の膜厚ｔｏｘが、入力トランジスタ１６０のゲート絶縁膜１０４の膜厚ｔｏｘより大きいことが好ましい。また、参照トランジスタ１７０のチャネル長Ｌが、入力トランジスタ１６０のチャネル長Ｌより大きいことが好ましい。一方で、参照トランジスタ１７０のチャネル幅Ｗは、入力トランジスタ１６０のチャネル幅Ｗより小さいことが好ましい。

以上に説明した通り、画素１００は、入力トランジスタ１６０は、光電変換部１３０で生じた信号電荷に基づく信号を受け、かつ、参照トランジスタ１７０と差動対を構成する入力トランジスタ１６０を含む。そして、入力トランジスタ１６０のサイズは、画素回路の他のいずれかのトランジスタ、または、読み出し回路のトランジスタのサイズと異なっている。このような構成により、電気的特性を向上させることができる。

チャネル幅Ｗが大きいことにより、１／ｆノイズの低減、閾値電圧のばらつきの低減、入力トランジスタ１６０として用いられたときの熱雑音によるノイズの低減（相互コンダクタンスｇｍの増加）などの効果が得られる。

一方、チャネル幅Ｗが小さいことにより、高速動作、入力トランジスタ１６０として用いられたときの電荷電圧変換係数の向上、参照トランジスタ１７０として用いられたときのノイズの低減（相互コンダクタンスｇｍの低下）などの効果が得られる。

チャネル長Ｌが大きいことにより、１／ｆノイズの低減、閾値電圧のばらつきの低減、参照トランジスタ１７０として用いたときのノイズの低減（相互コンダクタンスｇｍの低下）などの効果が得られる。

一方、チャネル長Ｌが小さいことにより、高速動作、入力トランジスタ１６０として用いられたときの電荷電圧変換係数の向上、および、熱雑音によるノイズの低減（相互コンダクタンスｇｍの増加）などの効果が得られる。

ゲート絶縁膜１０４の膜厚ｔｏｘが大きいことにより、耐圧の向上、参照トランジスタ１７０として用いたときのノイズの低減（相互コンダクタンスｇｍの低下）などの効果が得られる。

一方、ゲート絶縁膜１０４の膜厚ｔｏｘが小さいことにより、高速動作、入力トランジスタ１６０として用いられたときの熱雑音によるノイズの低減（相互コンダクタンスｇｍの増加）などの効果が得られる。

これらの効果を得るために、上述した組み合わせの例の他にも、サイズの異なるトランジスタの組み合わせが選択されうる。

［変形例１］
本実施例の変形例について説明する。図１４に示された回路は、１つの半導体基板に配されている。変形例として、本実施例の回路が、第１の半導体基板３０１と第２の半導体基板３０２に分かれて配置される。図１５に変形例の等価回路を示す。

画素１００は第１の半導体基板３０１に配される。具体的に、光電変換部１３０、転送トランジスタ１４０、リセットトランジスタ１５０、および、入力トランジスタ１６０は、第１の半導体基板３０１に配される。

これに対して、参照トランジスタ１７０および電流源１８０、ならびに、クランプ回路（クランプ容量素子Ｃ１およびクランプスイッチ素子ＳＷ１）を含む比較回路１３５は、第２の半導体基板３０２に配される。また、出力回路１３６は、第２の半導体基板３０２に配される。

すなわち、図１６に示された例は、実施例３と同様に、差動対を構成する入力トランジスタ１６０と参照トランジスタ１７０とが、異なる半導体基板に配置される。

画素１００を駆動するための垂直走査回路１１０は、第１の半導体基板３０１に配される。一方、ランプ信号発生回路１２、カウンタ回路１５２、メモリセル１５３、および、水平走査回路１０８は、第２の半導体基板３０２に配される。なお、垂直走査回路１１０が、第２の半導体基板３０２に配され、画素１００のみが第１の半導体基板３０１に配されていてもよい。

第１の半導体基板３０１のトランジスタのサイズが、第２の半導体基板３０２のトランジスタのサイズと異なる点は、実施例２、および、実施例３と同じである。実施例２および実施例３で説明したすべての組み合わせが、本実施例にも適用される。

特に、図１６の例では、第１の半導体基板３０１の入力トランジスタ１６０のサイズが、第２の半導体基板３０２の参照トランジスタ１７０のサイズと異なっている。このような構成により、簡易な製造プロセスで製造された光電変換装置において、電気的特性を向上させることができる。

また、画素１００のトランジスタ（例えば入力トランジスタ１６０）のサイズと、出力回路１３６のトランジスタのサイズが異なっていてもよい。

［変形例２］
本実施例のさらに別の変形例について説明する。図１７に変形例の等価回路を示す。本実施例の回路が、第１の半導体基板３０１と第２の半導体基板３０２に分かれて配置される。参照トランジスタ１７０、電流源１８０、および、クランプ回路（クランプ容量素子Ｃ１およびクランプスイッチ素子ＳＷ１）を含む比較回路１３５が、第１の半導体基板３０２に配される点で、図１７の例は、図１６の例と異なっている。これに伴って、ランプ信号発生回路１２が、第１の半導体基板３０１に配されてもよい。

この変形例においても、第１の半導体基板３０１のトランジスタのサイズが、第２の半導体基板３０２のトランジスタのサイズと異なる点は、実施例２、および、実施例３と同じである。実施例２および実施例３で説明したすべての組み合わせが、本実施例にも適用される。

［実施例７］
別の実施例を説明する。本実施例は、画素１００がオペアンプ１５９を用いた増幅回路を含む点が、実施例１乃至実施例６と異なる。

図１８は画素１００の等価回路を示す。図３と同じ機能を有する素子には、図３と同じ符号を付してある。本実施例の画素１００は、オペアンプ１５９を含む、オペアンプ１５９は、非反転入力ノードと、反転入力ノードを有する。オペアンプ１５９の出力ノードとオペアンプ１５９の反転入力ノードとはフィードバック容量によって接続される。オペアンプ１５９の非反転入力ノードには、転送トランジスタ１４０とリセットトランジスタ１５０が接続される。光電変換部１３０で生じた信号電荷に基づく信号は、オペアンプ１５９の非反転入力ノードに入力される。

オペアンプ１５９は、不図示の、入力トランジスタと参照トランジスタを含む。入力トランジスタと参照トランジスタは差動対を構成している。入力トランジスタのゲートがオペアンプ１５９の非反転入力ノードである。参照トランジスタのゲートがオペアンプ１５９の反転入力ノードである。

本実施例において、オペアンプ１５９に含まれる入力トランジスタのサイズが、他のトランジスタのサイズと異なる。このような構成により、電気的特性の向上の効果を得ることができる。サイズの異なる２つのトランジスタの組み合わせは、実施例１乃至実施例６で説明した組み合わせが適宜適用される。サイズの異なる２つのトランジスタの構造は、図７乃至図９に示されている。

［実施例８］
別の実施例を説明する。画素１００の画素回路が３つの半導体基板に分かれて配置されることが、本実施例と実施例１乃至実施例７との相違点である。

図１９は、画素１００の構成を模式的に示すブロック図である。画素１００の画素回路は、機能的に、複数の回路ブロックにより構成される。信号電荷処理回路１０は、光電変換部で生じた信号電荷の蓄積、転送、排出を行う。差動対回路１１は、差動対を構成するトランジスタ、および、差動対に電流を供給する電流源を含む。カレントミラー回路１３は差動対回路１１に流れる電流を制御する。差動対回路１１およびカレントミラー回路１３は、ＡＤＣ回路の比較器を構成する。さらに、画素１００の画素回路は、レベルシフタ回路２５０、メモリ回路２６０を含む。レベルシフタ回路２５０は、比較器から出力されるラッチ信号の振幅を小さくする。メモリ回路２６０は、比較器の出力するラッチ信号に基づいて、デジタル信号を保持する。典型的には、差動対回路１１、カレントミラー回路１３、および、メモリ回路２６０が、ＡＤＣ回路を構成する。

各回路ブロックの詳細な構成は、実施例１と同じである。すなわち、図３が本実施例の画素１００の等価回路図を示している。なお、不図示のランプ信号発生回路１２が、ＡＤＣ回路にランプ信号を供給する。また、本実施例の画素１００は、正帰還回路１４を含まない。そのため、比較器の出力ノードが、直接、レベルシフタ回路２５０に接続される。なお、実施例１のように、画素１００が正帰還回路１４を含んでもよい。正帰還回路１４は、比較器の出力の反転を高速化する。換言すると、正帰還回路１４は、比較器の出力が反転を開始したことに応じて、立ち上がり（または立ち下がり）のより速いパルスを生成する。

図１９が示すように、光電変換部１３０、信号電荷処理回路１０、および、差動対回路１１が第１の半導体基板３０１（上部基板）に配される。カレントミラー回路１３、および、レベルシフタ回路２５０が、第２の半導体基板３０２（中間基板）に配される。メモリ回路２６０は、第３の半導体基板３０３（下部基板）に配される。光源（被写体）に近い側から順に、第１の半導体基板３０１、第２の半導体基板３０２、および、第３の半導体基板３０３が積層される。

本実施例においては、入力トランジスタ１６０のサイズが、メモリ回路２６０のトランジスタのサイズと異なっている。それに加えて、レベルシフタ回路２５０のトランジスタのサイズが、メモリ回路２６０のトランジスタのサイズと異なっている。すなわち、第１の半導体基板３０１に配されたトランジスタのサイズと、第３の半導体基板３０３に配されたトランジスタのサイズが異なっている。さらに、第２の半導体基板３０２に配されたトランジスタのサイズと、第３の半導体基板３０３に配されたトランジスタのサイズが異なっている。サイズの異なる２つのトランジスタは、図７乃至図９に示されている。このような構成により、高い信頼性と高速動作の両立が可能である。

例えば、入力トランジスタ１６０のゲート絶縁膜１０４の膜厚ｔｏｘが、メモリ回路２６０のトランジスタのゲート絶縁膜１０４の膜厚ｔｏｘより大きい。加えて、レベルシフタ回路２５０のトランジスタのゲート絶縁膜１０４の膜厚ｔｏｘが、メモリ回路２６０のトランジスタのゲート絶縁膜１０４の膜厚ｔｏｘより大きい。

差動対回路１１やレベルシフタ回路２５０はアナログ回路であり、比較的高い電源電圧が供給される。そのため、高い耐圧が得られるように、トランジスタのゲート絶縁膜１０４の膜厚ｔｏｘが大きいことが好ましい。一方、メモリ回路２６０などのデジタル回路は、アナログ回路に対して相対的に高速に動作することが多い。また、典型的には、アナログ回路の電源電圧より低い電源電圧が供給される。そのため、ゲート絶縁膜１０４の膜厚ｔｏｘを小さくすることで、トランジスタが高速に動作することが好ましい。

このように、本実施例では、レベルシフタ回路２５０までの回路のトランジスタと、レベルシフタ回路２５０より後段の回路のトランジスタとが、異なる膜厚ｔｏｚのゲート絶縁膜１０４を含む。そのため、高い信頼性と高速動作の両立が可能である。

さらに、入力トランジスタ１６０のサイズが、レベルシフタ回路２５０のトランジスタのサイズと異なっていてもよい。３つの半導体基板に分かれて画素回路が配置された場合、各半導体基板のトランジスタは、独立した製造プロセスにより形成される。したがって、３つの半導体基板のトランジスタが、互いに異なるサイズを有することにより、各半導体基板に対して最適なデザインルールを適用することができる。

以上に説明した通り、入力トランジスタ１６０のサイズが、メモリ回路２６０のトランジスタのサイズと異なっている。加えて、レベルシフタ回路２５０のトランジスタのサイズが、メモリ回路２６０のトランジスタのサイズと異なっている。このような構成により、高い信頼性と高速動作の両立が可能である。

もちろん、実施例１乃至実施例８の構成を、適宜、本実施例に組み合わせることで、実施例１乃至実施例８で説明した効果を得ることができる。

［実施例９］
サイズの異なる２つのトランジスタの組み合わせについて、他の例を説明する。本実施例の説明は、実施例１乃至実施例８のそれぞれに対して、変形例として適用される。

図２０は、トランジスタＡのサイズとトランジスタＢのサイズとの関係を示す図である。チャネル長Ｌ、チャネル幅Ｗ、および、ゲート絶縁膜１０４の膜厚ｔｏｘの関係が示されている。例えば、図２０（ａ）の表は、トランジスタＡのチャネル長Ｌが、トランジスタＢのチャネル長Ｌよりも大きいことを意味している。また、空欄は、任意の関係であることを意味している。サイズの異なるサイズの２つのトランジスタの構造は、図７から図９に例示される。

１つの例では、図２０（ａ）から図２０（ｍ）の各表において、トランジスタＡが入力トランジスタ１６０である。この場合、トランジスタＢは、電荷排出トランジスタ１２０、転送トランジスタ１４０、リセットトランジスタ１５０、参照トランジスタ１７０、および、電流源１８０を構成するトランジスタから選ばれるいずれかである。あるいは、トランジスタＢは、ランプ信号発生回路１２を構成するトランジスタ、カレントミラー回路１３を構成するトランジスタ、正帰還回路１４を構成するトランジスタ、または、レベルシフタ回路２５０を構成するトランジスタである。あるいは、トランジスタＢは、ラッチ回路１５１を構成するトランジスタ、カウンタ回路１５２を構成するトランジスタ、メモリセル１５３を構成するトランジスタ、または、読み出し回路１１０を構成するトランジスタである。あるいは、トランジスタＢは、水平走査回路１０８を構成するトランジスタ、比較回路１３５を構成するトランジスタ、出力回路１３６を構成するトランジスタ、または、オペアンプ１５９を構成するトランジスタである。ここで、上述のトランジスタおよび回路は、いずれも、実施例１乃至実施例８において同じ符号が付されたトランジスタおよび回路である。

別の例では、図２０（ａ）から図２０（ｍ）の各表において、トランジスタＡが電荷排出トランジスタ１２０である。この場合、トランジスタＢは、転送トランジスタ１４０、リセットトランジスタ１５０、入力トランジスタ１６０、参照トランジスタ１７０、および、電流源１８０を構成するトランジスタから選ばれるいずれかである。あるいは、トランジスタＢは、ランプ信号発生回路１２を構成するトランジスタ、カレントミラー回路１３を構成するトランジスタ、正帰還回路１４を構成するトランジスタ、または、レベルシフタ回路２５０を構成するトランジスタである。あるいは、トランジスタＢは、ラッチ回路１５１を構成するトランジスタ、カウンタ回路１５２を構成するトランジスタ、メモリセル１５３を構成するトランジスタ、または、読み出し回路１１０を構成するトランジスタである。あるいは、トランジスタＢは、水平走査回路１０８を構成するトランジスタ、比較回路１３５を構成するトランジスタ、出力回路１３６を構成するトランジスタ、または、オペアンプ１５９を構成するトランジスタである。ここで、上述のトランジスタおよび回路は、いずれも、実施例１乃至実施例８において同じ符号が付されたトランジスタおよび回路である。

別の例では、図２０（ａ）から図２０（ｍ）の各表において、トランジスタＡが転送トランジスタ１４０である。この場合、トランジスタＢは、電荷排出トランジスタ１２０、リセットトランジスタ１５０、入力トランジスタ１６０、参照トランジスタ１７０、および、電流源１８０を構成するトランジスタから選ばれるいずれかである。あるいは、トランジスタＢは、ランプ信号発生回路１２を構成するトランジスタ、カレントミラー回路１３を構成するトランジスタ、正帰還回路１４を構成するトランジスタ、または、レベルシフタ回路２５０を構成するトランジスタである。あるいは、トランジスタＢは、ラッチ回路１５１を構成するトランジスタ、カウンタ回路１５２を構成するトランジスタ、メモリセル１５３を構成するトランジスタ、または、読み出し回路１１０を構成するトランジスタである。あるいは、トランジスタＢは、水平走査回路１０８を構成するトランジスタ、比較回路１３５を構成するトランジスタ、出力回路１３６を構成するトランジスタ、または、オペアンプ１５９を構成するトランジスタである。ここで、上述のトランジスタおよび回路は、いずれも、実施例１乃至実施例８において同じ符号が付されたトランジスタおよび回路である。

別の例では、図２０（ａ）から図２０（ｍ）の各表において、トランジスタＡがリセットトランジスタ１５０である。この場合、トランジスタＢは、電荷排出トランジスタ１２０、転送トランジスタ１４０、入力トランジスタ１６０、参照トランジスタ１７０、および、電流源１８０を構成するトランジスタから選ばれるいずれかである。あるいは、トランジスタＢは、ランプ信号発生回路１２を構成するトランジスタ、カレントミラー回路１３を構成するトランジスタ、正帰還回路１４を構成するトランジスタ、または、レベルシフタ回路２５０を構成するトランジスタである。あるいは、トランジスタＢは、ラッチ回路１５１を構成するトランジスタ、カウンタ回路１５２を構成するトランジスタ、メモリセル１５３を構成するトランジスタ、または、読み出し回路１１０を構成するトランジスタである。あるいは、トランジスタＢは、水平走査回路１０８を構成するトランジスタ、比較回路１３５を構成するトランジスタ、出力回路１３６を構成するトランジスタ、または、オペアンプ１５９を構成するトランジスタである。ここで、上述のトランジスタおよび回路は、いずれも、実施例１乃至実施例８において同じ符号が付されたトランジスタおよび回路である。

別の例では、図２０（ａ）から図２０（ｍ）の各表において、トランジスタＡが参照トランジスタ１７０である。この場合、トランジスタＢは、電荷排出トランジスタ１２０、転送トランジスタ１４０、リセットトランジスタ１５０、入力トランジスタ１６０、および、電流源１８０を構成するトランジスタから選ばれるいずれかである。あるいは、トランジスタＢは、ランプ信号発生回路１２を構成するトランジスタ、カレントミラー回路１３を構成するトランジスタ、正帰還回路１４を構成するトランジスタ、または、レベルシフタ回路２５０を構成するトランジスタである。あるいは、トランジスタＢは、ラッチ回路１５１を構成するトランジスタ、カウンタ回路１５２を構成するトランジスタ、メモリセル１５３を構成するトランジスタ、または、読み出し回路１１０を構成するトランジスタである。あるいは、トランジスタＢは、水平走査回路１０８を構成するトランジスタ、比較回路１３５を構成するトランジスタ、出力回路１３６を構成するトランジスタ、または、オペアンプ１５９を構成するトランジスタである。ここで、上述のトランジスタおよび回路は、いずれも、実施例１乃至実施例８において同じ符号が付されたトランジスタおよび回路である。

別の例では、図２０（ａ）から図２０（ｍ）の各表において、トランジスタＡが電流源１８０を構成するトランジスタである。この場合、トランジスタＢは、電荷排出トランジスタ１２０、転送トランジスタ１４０、リセットトランジスタ１５０、入力トランジスタ１６０、および、参照トランジスタ１７０から選ばれるいずれかである。あるいは、トランジスタＢは、ランプ信号発生回路１２を構成するトランジスタ、カレントミラー回路１３を構成するトランジスタ、正帰還回路１４を構成するトランジスタ、または、レベルシフタ回路２５０を構成するトランジスタである。あるいは、トランジスタＢは、ラッチ回路１５１を構成するトランジスタ、カウンタ回路１５２を構成するトランジスタ、メモリセル１５３を構成するトランジスタ、または、読み出し回路１１０を構成するトランジスタである。あるいは、トランジスタＢは、水平走査回路１０８を構成するトランジスタ、比較回路１３５を構成するトランジスタ、出力回路１３６を構成するトランジスタ、または、オペアンプ１５９を構成するトランジスタである。ここで、上述のトランジスタおよび回路は、いずれも、実施例１乃至実施例８において同じ符号が付されたトランジスタおよび回路である。

別の例では、図２０（ａ）から図２０（ｍ）の各表において、トランジスタＡがランプ信号発生回路１２を構成するトランジスタである。この場合、トランジスタＢは、電荷排出トランジスタ１２０、転送トランジスタ１４０、リセットトランジスタ１５０、入力トランジスタ１６０、参照トランジスタ１７０、および、電流源１８０を構成するトランジスタから選ばれるいずれかである。あるいは、トランジスタＢは、カレントミラー回路１３を構成するトランジスタ、正帰還回路１４を構成するトランジスタ、または、レベルシフタ回路２５０を構成するトランジスタである。あるいは、トランジスタＢは、ラッチ回路１５１を構成するトランジスタ、カウンタ回路１５２を構成するトランジスタ、メモリセル１５３を構成するトランジスタ、または、読み出し回路１１０を構成するトランジスタである。あるいは、トランジスタＢは、水平走査回路１０８を構成するトランジスタ、比較回路１３５を構成するトランジスタ、出力回路１３６を構成するトランジスタ、または、オペアンプ１５９を構成するトランジスタである。ここで、上述のトランジスタおよび回路は、いずれも、実施例１乃至実施例８において同じ符号が付されたトランジスタおよび回路である。

別の例では、図２０（ａ）から図２０（ｍ）の各表において、トランジスタＡがカレントミラー回路１３を構成するトランジスタである。この場合、トランジスタＢは、電荷排出トランジスタ１２０、転送トランジスタ１４０、リセットトランジスタ１５０、入力トランジスタ１６０、参照トランジスタ１７０、および、電流源１８０を構成するトランジスタから選ばれるいずれかである。あるいは、トランジスタＢは、ランプ信号発生回路１２を構成するトランジスタ、正帰還回路１４を構成するトランジスタ、または、レベルシフタ回路２５０を構成するトランジスタである。あるいは、トランジスタＢは、ラッチ回路１５１を構成するトランジスタ、カウンタ回路１５２を構成するトランジスタ、メモリセル１５３を構成するトランジスタ、または、読み出し回路１１０を構成するトランジスタである。あるいは、トランジスタＢは、水平走査回路１０８を構成するトランジスタ、比較回路１３５を構成するトランジスタ、出力回路１３６を構成するトランジスタ、または、オペアンプ１５９を構成するトランジスタである。ここで、上述のトランジスタおよび回路は、いずれも、実施例１乃至実施例８において同じ符号が付されたトランジスタおよび回路である。

別の例では、図２０（ａ）から図２０（ｍ）の各表において、トランジスタＡが正帰還回路１４を構成するトランジスタである。この場合、トランジスタＢは、電荷排出トランジスタ１２０、転送トランジスタ１４０、リセットトランジスタ１５０、入力トランジスタ１６０、参照トランジスタ１７０、および、電流源１８０を構成するトランジスタから選ばれるいずれかである。あるいは、トランジスタＢは、ランプ信号発生回路１２を構成するトランジスタ、カレントミラー回路１３を構成するトランジスタ、または、レベルシフタ回路２５０を構成するトランジスタである。あるいは、トランジスタＢは、ラッチ回路１５１を構成するトランジスタ、カウンタ回路１５２を構成するトランジスタ、メモリセル１５３を構成するトランジスタ、または、読み出し回路１１０を構成するトランジスタである。あるいは、トランジスタＢは、水平走査回路１０８を構成するトランジスタ、比較回路１３５を構成するトランジスタ、出力回路１３６を構成するトランジスタ、または、オペアンプ１５９を構成するトランジスタである。ここで、上述のトランジスタおよび回路は、いずれも、実施例１乃至実施例８において同じ符号が付されたトランジスタおよび回路である。

別の例では、図２０（ａ）から図２０（ｍ）の各表において、トランジスタＡがレベルシフタ回路２５０を構成するトランジスタである。この場合、トランジスタＢは、電荷排出トランジスタ１２０、転送トランジスタ１４０、リセットトランジスタ１５０、入力トランジスタ１６０、参照トランジスタ１７０、および、電流源１８０を構成するトランジスタから選ばれるいずれかである。あるいは、トランジスタＢは、ランプ信号発生回路１２を構成するトランジスタ、カレントミラー回路１３を構成するトランジスタ、または、正帰還回路１４を構成するトランジスタである。あるいは、トランジスタＢは、ラッチ回路１５１を構成するトランジスタ、カウンタ回路１５２を構成するトランジスタ、メモリセル１５３を構成するトランジスタ、または、読み出し回路１１０を構成するトランジスタである。あるいは、トランジスタＢは、水平走査回路１０８を構成するトランジスタ、比較回路１３５を構成するトランジスタ、出力回路１３６を構成するトランジスタ、または、オペアンプ１５９を構成するトランジスタである。ここで、上述のトランジスタおよび回路は、いずれも、実施例１乃至実施例８において同じ符号が付されたトランジスタおよび回路である。

別の例では、図２０（ａ）から図２０（ｍ）の各表において、トランジスタＡがラッチ回路１５１を構成するトランジスタである。この場合、トランジスタＢは、電荷排出トランジスタ１２０、転送トランジスタ１４０、リセットトランジスタ１５０、入力トランジスタ１６０、参照トランジスタ１７０、および、電流源１８０を構成するトランジスタから選ばれるいずれかである。あるいは、トランジスタＢは、ランプ信号発生回路１２を構成するトランジスタ、カレントミラー回路１３を構成するトランジスタ、正帰還回路１４を構成するトランジスタ、または、レベルシフタ回路２５０を構成するトランジスタである。あるいは、トランジスタＢは、カウンタ回路１５２を構成するトランジスタ、メモリセル１５３を構成するトランジスタ、または、読み出し回路１１０を構成するトランジスタである。あるいは、トランジスタＢは、水平走査回路１０８を構成するトランジスタ、比較回路１３５を構成するトランジスタ、出力回路１３６を構成するトランジスタ、または、オペアンプ１５９を構成するトランジスタである。ここで、上述のトランジスタおよび回路は、いずれも、実施例１乃至実施例８において同じ符号が付されたトランジスタおよび回路である。

別の例では、図２０（ａ）から図２０（ｍ）の各表において、トランジスタＡがカウンタ回路１５２を構成するトランジスタである。この場合、トランジスタＢは、電荷排出トランジスタ１２０、転送トランジスタ１４０、リセットトランジスタ１５０、入力トランジスタ１６０、参照トランジスタ１７０、および、電流源１８０を構成するトランジスタから選ばれるいずれかである。あるいは、トランジスタＢは、ランプ信号発生回路１２を構成するトランジスタ、カレントミラー回路１３を構成するトランジスタ、正帰還回路１４を構成するトランジスタ、または、レベルシフタ回路２５０を構成するトランジスタである。あるいは、トランジスタＢは、ラッチ回路１５１を構成するトランジスタ、メモリセル１５３を構成するトランジスタ、または、読み出し回路１１０を構成するトランジスタである。あるいは、トランジスタＢは、水平走査回路１０８を構成するトランジスタ、比較回路１３５を構成するトランジスタ、出力回路１３６を構成するトランジスタ、または、オペアンプ１５９を構成するトランジスタである。ここで、上述のトランジスタおよび回路は、いずれも、実施例１乃至実施例８において同じ符号が付されたトランジスタおよび回路である。

別の例では、図２０（ａ）から図２０（ｍ）の各表において、トランジスタＡがメモリセル１５３を構成するトランジスタである。この場合、トランジスタＢは、電荷排出トランジスタ１２０、転送トランジスタ１４０、リセットトランジスタ１５０、入力トランジスタ１６０、参照トランジスタ１７０、および、電流源１８０を構成するトランジスタから選ばれるいずれかである。あるいは、トランジスタＢは、ランプ信号発生回路１２を構成するトランジスタ、カレントミラー回路１３を構成するトランジスタ、正帰還回路１４を構成するトランジスタ、または、レベルシフタ回路２５０を構成するトランジスタである。あるいは、トランジスタＢは、ラッチ回路１５１を構成するトランジスタ、カウンタ回路１５２を構成するトランジスタ、または、読み出し回路１１０を構成するトランジスタである。あるいは、トランジスタＢは、水平走査回路１０８を構成するトランジスタ、比較回路１３５を構成するトランジスタ、出力回路１３６を構成するトランジスタ、または、オペアンプ１５９を構成するトランジスタである。ここで、上述のトランジスタおよび回路は、いずれも、実施例１乃至実施例８において同じ符号が付されたトランジスタおよび回路である。

別の例では、図２０（ａ）から図２０（ｍ）の各表において、トランジスタＡが読み出し回路１１０を構成するトランジスタである。この場合、トランジスタＢは、電荷排出トランジスタ１２０、転送トランジスタ１４０、リセットトランジスタ１５０、入力トランジスタ１６０、参照トランジスタ１７０、および、電流源１８０を構成するトランジスタから選ばれるいずれかである。あるいは、トランジスタＢは、ランプ信号発生回路１２を構成するトランジスタ、カレントミラー回路１３を構成するトランジスタ、正帰還回路１４を構成するトランジスタ、または、レベルシフタ回路２５０を構成するトランジスタである。あるいは、トランジスタＢは、ラッチ回路１５１を構成するトランジスタ、カウンタ回路１５２を構成するトランジスタ、または、メモリセル１５３を構成するトランジスタである。あるいは、トランジスタＢは、水平走査回路１０８を構成するトランジスタ、比較回路１３５を構成するトランジスタ、出力回路１３６を構成するトランジスタ、または、オペアンプ１５９を構成するトランジスタである。ここで、上述のトランジスタおよび回路は、いずれも、実施例１乃至実施例８において同じ符号が付されたトランジスタおよび回路である。

別の例では、図２０（ａ）から図２０（ｍ）の各表において、トランジスタＡが水平走査回路１０８を構成するトランジスタである。この場合、トランジスタＢは、電荷排出トランジスタ１２０、転送トランジスタ１４０、リセットトランジスタ１５０、入力トランジスタ１６０、参照トランジスタ１７０、および、電流源１８０を構成するトランジスタから選ばれるいずれかである。あるいは、トランジスタＢは、ランプ信号発生回路１２を構成するトランジスタ、カレントミラー回路１３を構成するトランジスタ、正帰還回路１４を構成するトランジスタ、または、レベルシフタ回路２５０を構成するトランジスタである。あるいは、トランジスタＢは、ラッチ回路１５１を構成するトランジスタ、カウンタ回路１５２を構成するトランジスタ、メモリセル１５３を構成するトランジスタ、または、読み出し回路１１０を構成するトランジスタである。あるいは、トランジスタＢは、比較回路１３５を構成するトランジスタ、出力回路１３６を構成するトランジスタ、または、オペアンプ１５９を構成するトランジスタである。ここで、上述のトランジスタおよび回路は、いずれも、実施例１乃至実施例８において同じ符号が付されたトランジスタおよび回路である。

別の例では、図２０（ａ）から図２０（ｍ）の各表において、トランジスタＡが比較回路１３５を構成するトランジスタである。この場合、トランジスタＢは、電荷排出トランジスタ１２０、転送トランジスタ１４０、リセットトランジスタ１５０、入力トランジスタ１６０、参照トランジスタ１７０、および、電流源１８０を構成するトランジスタから選ばれるいずれかである。あるいは、トランジスタＢは、ランプ信号発生回路１２を構成するトランジスタ、カレントミラー回路１３を構成するトランジスタ、正帰還回路１４を構成するトランジスタ、または、レベルシフタ回路２５０を構成するトランジスタである。あるいは、トランジスタＢは、ラッチ回路１５１を構成するトランジスタ、カウンタ回路１５２を構成するトランジスタ、メモリセル１５３を構成するトランジスタ、または、読み出し回路１１０を構成するトランジスタである。あるいは、トランジスタＢは、水平走査回路１０８を構成するトランジスタ、出力回路１３６を構成するトランジスタ、または、オペアンプ１５９を構成するトランジスタである。ここで、上述のトランジスタおよび回路は、いずれも、実施例１乃至実施例８において同じ符号が付されたトランジスタおよび回路である。

別の例では、図２０（ａ）から図２０（ｍ）の各表において、トランジスタＡが出力回路１３６を構成するトランジスタである。この場合、トランジスタＢは、電荷排出トランジスタ１２０、転送トランジスタ１４０、リセットトランジスタ１５０、入力トランジスタ１６０、参照トランジスタ１７０、および、電流源１８０を構成するトランジスタから選ばれるいずれかである。あるいは、トランジスタＢは、ランプ信号発生回路１２を構成するトランジスタ、カレントミラー回路１３を構成するトランジスタ、正帰還回路１４を構成するトランジスタ、または、レベルシフタ回路２５０を構成するトランジスタである。あるいは、トランジスタＢは、ラッチ回路１５１を構成するトランジスタ、カウンタ回路１５２を構成するトランジスタ、メモリセル１５３を構成するトランジスタ、または、読み出し回路１１０を構成するトランジスタである。あるいは、トランジスタＢは、水平走査回路１０８を構成するトランジスタ、比較回路１３５を構成するトランジスタ、または、オペアンプ１５９を構成するトランジスタである。ここで、上述のトランジスタおよび回路は、いずれも、実施例１乃至実施例８において同じ符号が付されたトランジスタおよび回路である。

別の例では、図２０（ａ）から図２０（ｍ）の各表において、トランジスタＡが、オペアンプ１５９を構成するトランジスタである。この場合、トランジスタＢは、電荷排出トランジスタ１２０、転送トランジスタ１４０、リセットトランジスタ１５０、入力トランジスタ１６０、参照トランジスタ１７０、および、電流源１８０を構成するトランジスタから選ばれるいずれかである。あるいは、トランジスタＢは、ランプ信号発生回路１２を構成するトランジスタ、カレントミラー回路１３を構成するトランジスタ、正帰還回路１４を構成するトランジスタ、または、レベルシフタ回路２５０を構成するトランジスタである。あるいは、トランジスタＢは、ラッチ回路１５１を構成するトランジスタ、カウンタ回路１５２を構成するトランジスタ、メモリセル１５３を構成するトランジスタ、または、読み出し回路１１０を構成するトランジスタである。あるいは、トランジスタＢは、水平走査回路１０８を構成するトランジスタ、比較回路１３５を構成するトランジスタ、または、出力回路１３６を構成するトランジスタである。ここで、上述のトランジスタおよび回路は、いずれも、実施例１乃至実施例８において同じ符号が付されたトランジスタおよび回路である。

上述の各例において、実施例１のように、トランジスタＡとトランジスタＢとは同じ半導体基板に形成されてもよい。あるいは、上述の各例において、トランジスタＡとトランジスタＢとは、互いに異なる半導体基板に形成されてもよい。

トランジスタのサイズが異なることによって、次の効果を得ることができる。チャネル幅Ｗが大きいことにより、１／ｆノイズの低減、閾値電圧のばらつきの低減、入力トランジスタ１６０として用いられたときの熱雑音によるノイズの低減（相互コンダクタンスｇｍの増加）などの効果が得られる。

一方、チャネル幅Ｗが小さいことにより、高速動作、入力トランジスタ１６０として用いられたときの電荷電圧変換係数の向上、参照トランジスタ１７０として用いられたときのノイズの低減（相互コンダクタンスｇｍの低下）などの効果が得られる。

チャネル長Ｌが大きいことにより、１／ｆノイズの低減、閾値電圧のばらつきの低減、参照トランジスタ１７０として用いたときのノイズの低減（相互コンダクタンスｇｍの低下）などの効果が得られる。

一方、チャネル長Ｌが小さいことにより、高速動作、入力トランジスタ１６０として用いられたときの電荷電圧変換係数の向上、および、熱雑音によるノイズの低減（相互コンダクタンスｇｍの増加）などの効果が得られる。

ゲート絶縁膜１０４の膜厚ｔｏｘが大きいことにより、耐圧の向上、参照トランジスタ１７０として用いたときのノイズの低減（相互コンダクタンスｇｍの低下）などの効果が得られる。

一方、ゲート絶縁膜１０４の膜厚ｔｏｘが小さいことにより、高速動作、入力トランジスタ１６０として用いられたときの熱雑音によるノイズの低減（相互コンダクタンスｇｍの増加）などの効果が得られる。

［実施例１０］
撮像システムの実施例について説明する。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、スマートフォン、車載カメラ、観測衛星などがあげられる。図２１に、撮像システムの例としてデジタルスチルカメラのブロック図を示す。

図２１において、１００１はレンズの保護のためのバリアである。１００２は被写体の光学像を撮像装置１００４に結像させるレンズである。１００３はレンズ１００２を通った光量を可変するための絞りである。撮像装置１００４には、上述の実施例１乃至実施例４のいずれかで説明した撮像装置が用いられる。

１００７は撮像装置１００４より出力された画素信号に対して、補正やデータ圧縮などの処理を行い、画像信号を取得する信号処理部である。そして、図２１において、１００８は撮像装置１００４および信号処理部１００７に、各種タイミング信号を出力するタイミング発生部、１００９はデジタルスチルカメラ全体を制御する全体制御部である。１０１０は画像データを一時的に記憶する為のフレームメモリ部である。１０１１は記録媒体に記録または読み出しを行うためのインターフェース部である。１０１２は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。１０１３は外部コンピュータ等と通信する為のインターフェース部である。

なお、撮像システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された画素信号を処理する信号処理部１００７とを有すればよい。その場合、他の構成はシステムの外部に配される。

以上に説明した通り、撮像システムの実施例において、撮像装置１００４には、実施例１乃至実施例９のいずれかの光電変換装置が用いられる。このような構成によれば、撮像システムの電気的特性を向上させることができる。

［実施例１１］
移動体の実施例について説明する。本実施例の移動体は、車載カメラを備えた自動車である。図２２（ａ）は、自動車２１００の外観と主な内部構造を模式的に示している。自動車２１００は、撮像装置２１０２、撮像システム用集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）２１０３、警報装置２１１２、主制御部２１１３を備える。

撮像装置２１０２には、上述の各実施例で説明した撮像装置が用いられる。警報装置２１１２は、撮像システム、車両センサ、制御ユニットなどから異常を示す信号を受けたときに、運転手へ向けて警告を行う。主制御部２１１３は、撮像システム、車両センサ、制御ユニットなどの動作を統括的に制御する。なお、自動車２１００が主制御部２１１３を備えていなくてもよい。この場合、撮像システム、車両センサ、制御ユニットが個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）。

図２２（ｂ）は、自動車２１００のシステム構成を示すブロック図である。自動車２１００は、第１の撮像装置２１０２と第２の撮像装置２１０２を含む。つまり、本実施例の車載カメラはステレオカメラである。撮像装置２１０２には、光学部２１１４により被写体像が結像される。撮像装置２１０２から出力された画素信号は、画像前処理部２１１５によって処理され、そして、撮像システム用集積回路２１０３に伝達される。画像前処理部２１１５は、Ｓ－Ｎ演算や、同期信号付加などの処理を行う。

撮像システム用集積回路２１０３は、画像処理部２１０４、メモリ２１０５、光学測距部２１０６、視差演算部２１０７、物体認知部２１０８、異常検出部２１０９、および、外部インターフェース（Ｉ／Ｆ）部２１１６を備える。画像処理部２１０４は、画素信号を処理して画像信号を生成する。また、画像処理部２１０４は、画像信号の補正や異常画素の補完を行う。メモリ２１０５は、画像信号を一時的に保持する。また、メモリ２１０５は、既知の撮像装置２１０２の異常画素の位置を記憶していてもよい。光学測距部２１０６は、画像信号を用いて被写体の合焦または測距を行う。視差演算部２１０７は、視差画像の被写体照合（ステレオマッチング）を行う。物体認知部２１０８は、画像信号を解析して、自動車、人物、標識、道路などの被写体の認知を行う。異常検出部２１０９は、撮像装置２１０２の故障、あるいは、誤動作を検知する。異常検出部２１０９は、故障や誤動作を検知した場合には、主制御部２１１３へ異常を検知したことを示す信号を送る。外部Ｉ／Ｆ部２１１６は、撮像システム用集積回路２１０３の各部と、主制御部２１１３あるいは種々の制御ユニット等との間での情報の授受を仲介する。

自動車２１００は、車両情報取得部２１１０および運転支援部２１１１を含む。車両情報取得部２１１０は、速度・加速度センサ、角速度センサ、舵角センサ、測距レーダ、圧力センサなどの車両センサを含む。

運転支援部２１１１は、衝突判定部を含む。衝突判定部は、光学測距部２１０６、視差演算部２１０７、物体認知部２１０８からの情報に基づいて、物体との衝突可能性があるか否かを判定する。光学測距部２１０６や視差演算部２１０７は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。

運転支援部２１１１が他の物体と衝突しないように自動車２１００を制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。

自動車２１００は、さらに、エアバッグ、アクセル、ブレーキ、ステアリング、トランスミッション等の走行に用いられる駆動部を具備する。また、自動車２１００は、それらの制御ユニットを含む。制御ユニットは、主制御部２１１３の制御信号に基づいて、対応する駆動部を制御する。

本実施例に用いられた撮像システムは、自動車に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

以上に説明した通り、自動車の実施例において、撮像装置２１０２には、実施例１乃至実施例９のいずれかの光電変換装置が用いられる。このような構成によれば、撮像装置を備えた移動体において、撮像装置の電気的特性を向上させることができる。

１００ 画素
１３０ 光電変換部
１６０ 入力トランジスタ
１７０ 参照トランジスタ
１１ 差動対回路

Claims (15)

1. 第１の半導体基板と第２の半導体基板とが積層された光電変換装置であって、
   光電変換部、および、画素回路をそれぞれが含む複数の画素と、
   前記複数の画素から信号を読み出すための読み出し回路と、を備え、
   前記光電変換部で生じた信号電荷に基づく信号を受け、かつ、互いに差動対を構成する第１のトランジスタおよび第２のトランジスタを、前記複数の画素のそれぞれの前記画素回路は少なくとも含み、
   前記第１の半導体基板に前記光電変換部と前記差動対が配され、
   前記第２の半導体基板に前記読み出し回路が配され、
   前記読み出し回路は前記差動対に接続されるとともに第３のトランジスタを含むカレントミラー回路と、前記差動対および前記カレントミラー回路に接続される正帰還回路およびレベルシフタ回路と、前記レベルシフタ回路に接続され、第４のトランジスタを含むメモリ回路とを備え、
   前記第３のトランジスタのサイズが前記第４のトランジスタのサイズより大きい
   ことを特徴とする光電変換装置。
2. 前記差動対と前記カレントミラー回路が、アナログデジタル変換回路の比較器を構成する、
   ことを特徴とする請求項１に記載の光電変換装置。
3. 前記第３のトランジスタのゲート絶縁膜の膜厚が、前記第４のトランジスタのゲート絶縁膜の膜厚より大きい、
   ことを特徴とする請求項１または２に記載の光電変換装置。
4. 前記メモリ回路は、メモリセル、または、ラッチ回路である、
   ことを特徴とする請求項１乃至請求項３のいずれか一項に記載の光電変換装置。
5. 前記レベルシフタ回路に含まれるトランジスタのサイズが、前記第４のトランジスタのサイズと異なる、
   ことを特徴とする請求項１乃至請求項４のいずれか一項に記載の光電変換装置。
6. 前記第３のトランジスタのサイズ、および、前記第４のトランジスタのサイズは、それぞれ、トランジスタのチャネル長、トランジスタのチャネル幅、および、トランジスタのゲート絶縁膜の膜厚から選ばれた少なくとも１つである、
   ことを特徴とする請求項１乃至請求項５のいずれか一項に記載の光電変換装置。
7. 前記第１のトランジスタのサイズより前記第３のトランジスタのサイズが小さいことを特徴とする請求項１乃至請求項６のいずれか一項に記載の光電変換装置。
8. 第１の半導体基板と、第２の半導体基板と、第３の半導体基板とが積層された光電変換装置であって、
   光電変換部、および、画素回路をそれぞれが含む複数の画素と、
   前記複数の画素から信号を読み出すための読み出し回路と、を備え、
   前記光電変換部で生じた信号電荷に基づく信号を受け、かつ、互いに差動対を構成する第１のトランジスタおよび第２のトランジスタを、前記複数の画素のそれぞれの前記画素回路は少なくとも含み、
   前記第１の半導体基板に前記光電変換部と前記差動対が配され、
   前記読み出し回路は前記差動対に接続されるカレントミラー回路と、前記差動対おとび前記カレントミラー回路に接続される正帰還回路およびレベルシフタ回路と、前記レベルシフタ回路に接続され、第３のトランジスタを含むメモリ回路とを備え、
   前記第２の半導体基板に前記カレントミラー回路が配され、
   前記第３の半導体基板に前記メモリ回路が配され、
   前記第１のトランジスタのサイズより、前記第３のトランジスタのサイズが小さく、
   前記第２の半導体基板に配されたトランジスタのサイズが前記第３のトランジスタのサイズより大きい
   ことを特徴とする光電変換装置。
9. 前記第２の半導体基板に前記レベルシフタ回路が配され、
   前記レベルシフタ回路の含むトランジスタのサイズより、前記第３のトランジスタのサイズが小さいことを特徴とする請求項８に記載の光電変換装置。
10. 前記第１のトランジスタのサイズより、前記第２の半導体基板に配された前記トランジスタのサイズが小さく、前記第２の半導体基板に配された前記トランジスタより前記第３のトランジスタのサイズが小さいことを特徴とする請求項８または９に記載の光電変換装置。
11. 前記第１のトランジスタのサイズ、および、前記第３のトランジスタのサイズは、それぞれ、トランジスタのチャネル長、トランジスタのチャネル幅、および、トランジスタのゲート絶縁膜の膜厚から選ばれた少なくとも１つである、
    ことを特徴とする請求項８乃至請求項１０のいずれか一項に記載の光電変換装置。
12. 前記カレントミラー回路に供給される電源電圧より、
    前記メモリ回路に供給される電源電圧が小さいことを特徴とする請求項１乃至請求項１１のいずれか一項に記載の光電変換装置。
13. 前記カレントミラー回路に供給される電源電圧より前記レベルシフタ回路に供給される電源電圧の方が小さく、
    前記レベルシフタ回路に供給される電源電圧よりも前記メモリ回路に供給される電源電圧の方が小さいことを特徴とする請求項１乃至請求項１２のいずれか一項に記載の光電変換装置。
14. 請求項１乃至請求項１３のいずれか一項に記載の光電変換装置と、
    前記光電変換装置から出力された信号を処理して画像信号を取得する処理装置と、を備えた撮像システム。
15. 移動体であって、
    請求項１乃至請求項１３のいずれか一項に記載の光電変換装置と、
    前記光電変換装置から出力された信号に対して処理を行う処理装置と、
    前記処理の結果に基づいて前記移動体を制御する制御手段と、を有することを特徴とする移動体。

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