CN201780576U - 智能卡接口电路 - Google Patents
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Abstract
一种智能卡接口电路，设置于机顶盒内并电性连接于所述机顶盒的微处理器与读卡器之间，所述智能卡接口电路包括时钟电路、复位电路及I/O电路，所述时钟电路、复位电路及I/O电路分别用于将所述微处理器发出的时钟信号、复位信号及数据信号传递给读卡器。所述时钟电路包括第一三极管，所述复位电路包括第二三极管，所述I/O电路包括第三三极管及第四三极管，所述第一三极管、第二三极管、第三三极管及第四三极管用于增加所述微处理器对所述读卡器的驱动能力。本实用新型所述的智能卡接口电路结构简单且成本较低。
Description
技术领域
本实用新型涉及一种接口电路，尤其涉及一种应用于机顶盒的智能卡接口电路。
背景技术
在使用智能卡的机顶盒的设计中，需要设置智能卡接口电路来实现微处理器与智能卡之间的通信。现有的智能卡接口电路一般是采用专用的智能卡读写芯片，如TDA8024等。一般来说，对所述专用的智能卡读写芯片的制造要求是需要其能够适用于多种不同的智能卡，故在这些芯片中大多设置有较多的附加功能。然而，机顶盒的智能卡接口一般只需要实现一些基本的读写功能，因此若在机顶盒中使用这类专用的的智能卡读写芯片，会造成机顶盒的制造成本的增加而降低其性价比。
实用新型内容
有鉴于此，有必要提供一种结构简单、成本较低并具有较好实用性的智能卡接口电路。
一种智能卡接口电路，设置于机顶盒内并电性连接于所述机顶盒的微处理器与读卡器之间，所述智能卡接口电路包括：
时钟电路，包括第一三极管，所述时钟电路电性连接至所述微处理器与所述读卡器之间，用于将所述微处理器发出的时钟信号传递给读卡器；
复位电路，包括第二三极管，所述复位电路电性连接至所述微处理器与所述读卡器之间，用于将所述微处理器发出的复位信号传递给所述读卡器；
I/O电路，包括第三三极管及第四三极管，所述I/O电路电性连接至所述微处理器与所述读卡器之间，用于将所述微处理器发出的数据信号传递给所述读卡器；
其中，所述第一三极管、第二三极管、第三三极管及第四三极管导通后，能在对应的时钟电路、复位电路及I/O电路中提供较强的电流，从而增加所述微处理器对所述读卡器的驱动能力。
较佳地，所述第一三极管、第二三极管、第三三极管及第四三极管均为NPN型三极管。
较佳地，所述时钟电路还包括分压电路，所述第一三极管的集电极电性连接至所述读卡器的时钟引脚，发射极电性连接至所述微处理器的时钟引脚，基极电性连接至所述分压电路。
较佳地，所述智能卡接口电路还包括一第一电压源，所述分压电路包括相互串接的第一分压电阻及第二分压电阻，所述第一分压电阻及第二分压电阻之间电性连接至所述第一三极管的基极，所述第一分压电阻的另一端电性连接至所述第一电压源，所述第二分压电阻的另一端接地。
较佳地，所述时钟电路还包括滤波电容，所述滤波电容的并联至所述第二分压电阻的两端。
较佳地，所述智能卡接口电路还包括第二分压电源，所述时钟电路还包括可调电阻，所述可调电阻一端电性连接至所述智能卡的微处理之间，另一端电性连接至所述第二电压源。
较佳地，所述第二三极管的发射极电性连接至所述微处理器的复位引脚；集电极电性连接至所述读卡器的复位引脚，基极通过电性连接至第一电压源。
较佳地，所述复位电路还包括一第一上拉电阻，所述第一上拉电阻一端连接至所述第二三极管的发射极与所述读卡器的复位引脚之间，另一端电性连接至所述第二电压源。
较佳地，所述第三三极管的发射极电性连接至所述微处理器的数据输出引脚，集电极电性连接至所述读卡器的数据输入/输出引脚，基极电性连接至所述第一电压源；所述第四三极管的发射极电性连接至所述微处理器的数据输入引脚，集电极电性连接至所述读卡器的数据输入/输出引脚，基极电性连接至所述第一电压源。
较佳地，所述I/O电路还包括一第二上拉电阻及一第三上拉电阻，所述第二上拉电阻一端连接至所述第三三极管的发射极与所述读卡器的数据输入/输出引脚之间，另一端电性连接至所述第二电压源；所述第三上拉电阻一端连接至所述第三三极管的发射极与所述微处理器的数据输入引脚之间，另一端电性连接至所述第一电压源。
相较于现有技术，本实用新型所述的智能卡接口电路利用所述时钟电路、复位电路及I/O电路这三个简单的电阻晶体管逻辑(Resistor Transistor Logic，RTL)电路代替价格较为昂贵的专用智能卡读写芯片，来实现所述微处理器与所述读卡器之间的通信。所述智能卡接口电路结构简单且成本较低，有效降低了机顶盒的制造成本。
附图说明
图1是本实用新型较佳实施方式智能卡接口电路用于连接微处理器及读卡器的功能框图。
图2是本实用新型较佳实施方式智能卡接口电路中时钟电路的电路图。
图3是本实用新型较佳实施方式智能卡接口电路中复位电路的电路图。
图4是本实用新型较佳实施方式智能卡接口电路中I/O电路的电路图。
主要元件符号说明
智能卡接口电路10
时钟电路11
分压电路111
复位电路12
I/O电路13
数据输出电路131
数据输入电路132
第一三极管Q11
第二三极管Q21
第三三极管Q31
第四三极管Q32
滤波电容C11
可调电阻R11
第一分压电阻R12
第二分压电阻R13
第一上拉电阻R21
第一限流电阻R22
第二上拉电阻R31
第二限流电阻R32
电阻R33
第三上拉电阻R34
第三限流电阻R35
微处理器20
读卡器30
具体实施方式
请参阅图1，本实用新型较佳实施方式的智能卡接口电路10可装设于机顶盒内，所述智能卡接口电路10电性连接于微处理器20及读卡器30之间，用于实现所述微处理器20与装入所述读卡器30内的一现有的机顶盒智能卡(图未示)之间的通信。所述智能卡接口电路10包括时钟电路11、复位电路12及I/O电路13。所述时钟电路11分别电性连接至所述微处理器20的时钟引脚CLK_ICC及所述读卡器30的时钟引脚CLK_CARD；所述复位电路12分别电性连接至所述微处理器20的复位引脚RST_ICC及所述读卡器30的复位引脚RST_CARD；所述I/O电路13电性连接至所述微处理器20的数据输入引脚DIN_ICC、数据输出引脚D OUT_ICC及读卡器30的数据输入/输出引脚DI/O_CARD。
请一并参阅图2，所述时钟电路11包括分压电路111、第一三极管Q11、滤波电容C11及可调电阻R11。所述分压电路111包括相互串接的第一分压电阻R12及第二分压电阻R13。所述第一分压电阻R 12的另一端电性连接至电压值约为3.3V的第一电压源VCC1，所述第二分压电阻R13的另一端接地。在本较佳实施方式中，所述第一三极管Q11为一NPN型三极管。所述第一三极管Q11的集电极电性连接至所述读卡器30的时钟引脚CLK_CARD，发射极电性连接至所述微处理器20的时钟引脚CLK_ICC，基极电性连接至所述第一分压电阻R12及第二分压电阻R13之间。所述滤波电容C11并联至所述第二分压电阻R13两端。所述可调电阻R11一端电性连接至所述时钟引脚CLK_CARD与所述第一三极管Q11的集电极之间，另一端接一电压值约为5V的第二电压源VCC2。
所述分压电路111用于对所述第一三极管Q11的基极提供一偏置电压使所述第一三极管Q11导通，以使通过所述第一三极管Q11相连接的读卡器30的时钟引脚CLK_CARD及微处理器20的时钟引脚CLK_ICC之间有较强的电流流过，从而增加所述微处理器20对所述读卡器30的驱动能力。所述滤波电容C11用于对输入至所述第一三极管Q11基极的偏置电压进行滤波，以防止所述偏置电压对所述时钟引脚CLK_ICC输出的时钟信号的干扰。通过调节所述可调电阻R11的阻值，可调节输入至所述时钟引脚CLK_CARD的时钟脉冲信号的上升时间及下降时间，从而使所述时钟电路11符合所述智能卡对时钟脉冲信号的上升时间及下降时间的要求，并可使所述时钟电路11向所述读卡器30输出的钟脉冲信号符合《识别卡带触点的集成电路卡第3部分：电信号和传输协议(Identific ation cards-Integratedcircuit cards-Part 3：Cards with contacts-Electrical interface andtransmission protocols，ISO/IEC 7816-3)》；同时，所述可调电阻R11将所述读卡器30的时钟引脚CLK_CARD上信号的电位上拉至+5V。例如，当所述可调电阻R11的阻值越小，其上流过的电流则越大，则所述时钟引脚CLK_CARD的时钟脉冲信号的上升时间越短。
请参阅图3，所述复位电路12包括第二三极管Q21、第一上拉电阻R21及第一限流电阻R22。在本较佳实施方式中，所述第二三极管Q21为NPN型三极管。所述第二三极管Q21的发射极电性连接至所述微处理器20的复位引脚RST_ICC；集电极电性连接至所述读卡器30的复位引脚RST_CARD，基极通过所述第一限流电阻R22电性连接至所述第一电压源VCC1。所述第一上拉电阻R21一端连接至所述第二三极管Q21的发射极与所述读卡器30的复位引脚RST_CARD之间，另一端电性连接至所述第二电压源VCC2。
所述第二三极管Q21在所述第一电压源VCC1的作用下导通后，可使通过所述第二三极管Q21相连接的读卡器30的复位引脚RST_CARD及微处理器20的复位引脚RST_ICC之间有较强的电流流过，从而增加所述微处理器20对所述读卡器30的驱动能力。所述第一上拉电阻R21用于将所述读卡器30的复位引脚RST_CARD上信号的电位上拉至+5V。
请参阅图4，所述I/O电路13包括数据输出电路131及数据输入电路132。所述数据输出电路131包括第三三极管Q31、第二上拉电阻R31及第二限流电阻R32。在本较佳实施方式中，所述第三三极管Q31为NPN型三极管。所述第三三极管Q31的发射极电性连接至所述微处理器20的数据输出引脚DOUT_ICC；集电极通过电阻R33电性连接至所述读卡器30的数据输入/输出引脚DI/O_CARD，基极通过所述第二限流电阻R32电性连接至所述第一电压源VCC1。所述第二上拉电阻R31一端连接至所述第三三极管Q31的发射极与所述读卡器30的数据输入/输出引脚DI/O_CARD之间，另一端电性连接至所述第二电压源VCC2。
所述第三三极管Q31在所述第一电压源VCC1的作用下导通后，可使通过所述第三三极管Q31相连接的读卡器30的数据输入/输出引脚DI/O_CARD及微处理器20的数据输出引脚D OUT_ICC之间有较强的电流流过，从而增加所述微处理器20对所述读卡器30的驱动能力。所述第二上拉电阻R31用于将所述读卡器30的数据输入/输出引脚DI/O_CARD上信号的电位上拉至+5V。
所述数据输入电路132包括第四三极管Q32、第三上拉电阻R34及第三限流电阻R35。在本较佳实施方式中，所述第四三极管Q32为NPN型三极管。所述第四三极管Q32的发射极电性连接至所述微处理器20的数据输入引脚DIN_ICC；集电极通过所述电阻R33电性连接至所述读卡器30的数据输入/输出引脚DI/O_CARD，基极通过所述第三限流电阻R35电性连接至所述第一电压源VCC1。所述第三上拉电阻R34一端连接至所述第三三极管Q31的发射极与所述微处理器20的数据输入引脚DIN_ICC之间，另一端电性连接至所述第一电压源VCC1。
所述第四三极管Q32在所述第一电压源VCC1的作用下导通后，可使通过所述第三三极管Q31相连接的读卡器30的数据输入/输出引脚DI/O_CARD及微处理器20的数据输入引脚DIN_ICC之间有较强的电流流过，从而增加所述微处理器20对所述读卡器30的驱动能力。所述第三上拉电阻R34用于将所述微处理器20的数据输入引脚DIN_ICC上信号的电位上拉至+3.3V。
相较于现有技术，本实用新型所述的智能卡接口电路10利用所述时钟电路11、复位电路12及I/O电路13这三个简单的电阻晶体管逻辑(Resistor Transistor Logic，RTL)电路代替较为昂贵的专用智能卡读写芯片，来实现所述微处理器20与所述读卡器30之间的通信。所述智能卡接口电路10结构简单且成本较低，有效降低了机顶盒的制造成本。
Claims (10)
1.一种智能卡接口电路，设置于机顶盒内并电性连接于所述机顶盒的微处理器与读卡器之间，其特征在于，所述智能卡接口电路包括：
时钟电路，包括第一三极管，所述时钟电路电性连接至所述微处理器与所述读卡器之间，用于将所述微处理器发出的时钟信号传递给读卡器；
复位电路，包括第二三极管，所述复位电路电性连接至所述微处理器与所述读卡器之间，用于将所述微处理器发出的复位信号传递给所述读卡器；
I/O电路，包括第三三极管及一第四三极管，所述I/O电路电性连接至所述微处理器与所述读卡器之间，用于将所述微处理器发出的数据信号传递给所述读卡器；
其中，所述第一三极管、第二三极管、第三三极管及第四三极管导通后，能在对应的时钟电路、复位电路及I/O电路中提供较强的电流，从而增加所述微处理器对所述读卡器的驱动能力。
2.如权利要求1所述的智能卡接口电路，其特征在于：所述第一三极管、第二三极管、第三三极管及第四三极管均为NPN型三极管。
3.如权利要求2所述的智能卡接口电路，其特征在于：所述时钟电路包括分压电路，所述第一三极管的集电极电性连接至所述读卡器的时钟引脚，发射极电性连接至所述微处理器的时钟引脚，基极电性连接至所述分压电路。
4.如权利要求3所述的智能卡接口电路，其特征在于：所述智能卡接口电路还包括一第一电压源所述分压电路包括相互串接的第一分压电阻及第二分压电阻，所述第一分压电阻及第二分压电阻之间电性连接至所述第一三极管的基极，所述第一分压电阻的另一端电性连接至所述第一电压源，所述第二分压电阻的另一端接地。
5.如权利要求4所述的智能卡接口电路，其特征在于：所述时钟电路还包括滤波电容，所述滤波电容的并联至所述第二分压电阻的两端。
6.如权利要求3所述的智能卡接口电路，其特征在于：所述智能卡接口电路还包括一第二电压源，所述时钟电路还包括一可调电阻，所述可调电阻一端电性连接至所述智能卡的微处理之间，另一端电性连接至所述第二电压源。
7.如权利要求2所述的智能卡接口电路，其特征在于：所述智能卡接口电路还包括一第一电压源，所述第二三极管的发射极电性连接至所述微处理器的复位引脚；集电极电性连接至所述读卡器的复位引脚，基极电性连接至所述第一电压源。
8.如权利要求7所述的智能卡接口电路，其特征在于：所述智能卡接口电路还包括一第二电压源，所述复位电路还包括一第一上拉电阻，所述第一上拉电阻一端连接至所述第二三极管的发射极与所述读卡器的复位引脚之间，另一端电性连接至第二电压源。
9.如权利要求2所述的智能卡接口电路，其特征在于：所述智能卡接口电路还包括一第一电压源，所述第三三极管的发射极电性连接至所述微处理器的数据输出引脚，集电极电性连接至所述读卡器的数据输入/输出引脚，基极电性连接至一第一电压源；所述第四三极管的发射极电性连接至所述微处理器的数据输入引脚，集电极电性连接至所述读卡器的数据输入/输出引脚，基极电性连接至所述第一电压源。
10.如权利要求9所述的智能卡接口电路，其特征在于：所述智能卡接口电路还包括一第二电压源，所述I/O电路还包括一第二上拉电阻及一第三上拉电阻，所述第二上拉电阻一端连接至所述第三三极管的发射极与所述读卡器的数据输入/输出引脚之间，另一端电性连接至所述第二电压源；所述第三上拉电阻一端连接至所述第三三极管的发射极与所述微处理器的数据输入引脚之间，另一端电性连接至所述第一电压源。
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