CN209962237U - 基于PCIe信号转eMMC的M.2形式的存储装置 - Google Patents
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Abstract
本实用新型提供了一种基于PCIe信号转eMMC的M.2形式的存储装置,其包括与主机端M.2连接器连接的金手指模块、PCIe转eMMC控制器模块、eMMC模块,所述eMMC模块包含eMMC存储芯片,所述PCIe转eMMC控制器模块将金手指模块输入的PCIe信号转换成eMMC信号输出给eMMC模块进行储存。采用本实用新型的技术方案,将一个PCIe转eMMC信号控制器,加上一个eMMC存储装置,整合在一个标准的M.2卡上,实现一种新形式的存储设备和存储选择方式,结构小巧,性能更优,降低了存储方案的成本,增强了性价比优势。
Description
技术领域
本实用新型涉及一种存储装置,尤其涉及一种基于PCIe信号转eMMC的M.2形式的存储装置。
背景技术
随着计算机不断发展,计算机存储设备种类越来越多,速率也越来越快,价格也随之变高。目前市场上计算机大多支持PCIe NVMe M.2接口SSD,同时兼容SATA接口的SSD,便于用户自行更换。方案商或集成商在整机搭配SSD出货时成本相对较高,外观和性能同质化情况下,用户对价格会比较敏感。
实用新型内容
针对以上技术问题,本实用新型公开了一种基于PCIe信号转eMMC的M.2形式的存储装置,和SSD对比,成本优势明显;对比机械硬盘,性能和结构大小都有很大优势。
对此,本实用新型采用的技术方案为:
一种基于PCIe信号转eMMC的M.2形式的存储装置,其包括与主机端M.2 连接器连接的金手指模块、PCIe转eMMC控制器模块、eMMC模块,所述eMMC模块包含eMMC存储芯片,所述PCIe转eMMC 控制器模块将金手指模块输入的PCIe信号转换成eMMC信号输出给eMMC模块进行储存。
作为本实用新型的进一步改进,所述金手指模块包括兼容M.2 B-KEY和M-KEY的电路。
作为本实用新型的进一步改进,所述金手指模块包括金手指J1和供电电路,所述金手指J1包括3.3V电源接口、KEY B接口和KEY M接口,所述3.3V电源接口通过供电电路与eMMC模块连接进行供电,所述3.3V电源接口与PCIe转eMMC控制器模块连接进行供电。
作为本实用新型的进一步改进,所述供电电路包括LDO芯片U3、电阻R27、电容C19、电容C20和电容C21,所述LDO芯片U3包括VIN端、VOUT端、EN端、NC端和GND端,所述3.3V电源接口与电阻R27的一端、电容C19的一端、VIN端连接,所述电阻R27的另一端与电容C20的一端、EN端连接,所述VOUT端与eMMC模块、电容C21的一端连接;VOUT端、电容C19的另一端、电容C20的另一端、电容C21的另一端接地。
进一步的,所述LDO芯片U3的型号为WL2803E18-5/TR。
进一步的,所述金手指J1的型号为NASM0-M6701-TP15。
作为本实用新型的进一步改进,所述PCIe转eMMC控制器模块包括控制芯片U1,
所述控制芯片U1包括PE_REXT端口、PE_RXM端口、PE_RXP端口、PE_TXP端口、PE_TXM端口、PE_REFCLKM端口、PE_REFCLKP端口、PE_RST#端口、CLKREQ#端口、IO0_LDOSEL端口、PE_33VCCAIN端口、LDO_VIN端口、33VIN_1端口、33VIN_2端口、MMC_IO_18VIN_1端口、MMC_IO_18VIN_2端口、LDO_12VOUT端口、PE_PDLL_12VCCAIN端口、CORE_12VCCD端口、LDO_CAP端口、MMC_CLK端口、MMC_CMD端口、MMC_D0端口~ MMC_D7端口、NC_1端口~ NC_15端口;
所述金手指J1包括PERN0/SATA_BP端口、PERP0/SATA_BN端口、PETN0/SATA_AN端口、PETP0/SATA_A+端口、REFCLKN端口、REFCLKP端口、CLKREQ*端口、PERST*端口;
所述PE_REXT端口与电阻连接后接地;所述PE_RXM端口与PETN0/SATA_AN端口连接,所述PE_RXP端口与PETP0/SATA_A+端口连接,所述PE_TXP端口与PERP0/SATA_BN端口连接,所述PE_TXM端口与PERN0/SATA_BP端口连接,所述PE_REFCLKM端口与REFCLKN端口连接,所述PE_REFCLKP端口与REFCLKP端口连接,所述PE_RST#端口与PERST*端口连接,所述CLKREQ#端口与CLKREQ*端口连接,所述IO0_LDOSEL端口与3.3V电源接口连接;
所述PE_33VCCAIN端口与磁珠FB2的一端、电容C9的一端连接,所述磁珠FB2的另一端与3.3V电源接口、电容C1的一端连接,所述电容C9的另一端、电容C1的另一端接地;所述LDO_VIN端口、33VIN_1端口、33VIN_2端口与3.3V电源接口连接;所述MMC_IO_18VIN_1端口与LDO芯片U3的VOUT端、电容C2的一端连接,所述电容C2的另一端接地;所述MMC_IO_18VIN_2端口与LDO芯片U3的VOUT端、电容C3的一端、电容C4的一端连接,所述电容C3的另一端、电容C4的另一端接地。
所述LDO_12VOUT端口与电容C5的一端连接形成+V1P2A_EMMC信号输出端,电容C5的另一端接地;所述PE_PDLL_12VCCAIN端口与电容C6的一端、磁珠FB1的一端连接,所述磁珠FB1的另一端与+V1P2A_EMMC信号输出端连接,所述CORE_12VCCD端口与电容C7的一端、+V1P2A_EMMC信号输出端连接,电容C6的另一端、电容C7的另一端接地;所述LDO_CAP端口与电容C8的一端连接,电容C8的另一端接地。
作为本实用新型的进一步改进,所述eMMC模块包含eMMC存储芯片U2,所述存储芯片U2包括CLK端口、CMD端口、RSTN端口、DAT0端口~ DAT7端口、VCCQ端口、VCC端口、VDDI端口、VSS端口,所述CLK端口与控制芯片U1的MMC_CLK端连接,所述CMD端口与控制芯片U1的MMC_CMD端口连接,所述MMC_D0端口~ MMC_D7端口分别与DAT0端口~ DAT7端口连接。
所述控制芯片U1的PE_RST#端口与电阻R4的一端连接,所述电阻R4的另一端与RSTN端口、电阻R3的一端连接,电阻R3的另一端接地;所述CMD端口与电阻R7的一端连接,DAT0端口与电阻R8的一端连接,DAT1端口与电阻R9的一端连接,DAT2端口与电阻R10的一端连接,DAT3端口与电阻R11的一端连接,DAT4端口与电阻R12的一端连接,DAT5端口与电阻R13的一端连接,DAT6端口与电阻R14的一端连接,DAT7端口与电阻R15的一端连接,电阻R7~电阻R15的另一端与LDO芯片U3的VOUT端连接;VCCQ端口与LDO芯片U3的VOUT端、电容C14、电容C15连接,电容C14、电容C15接地;VCC端口与303V电源接口、电容C16、电容C17连接,电容C16、电容C17接地;VDDI端口与电容C18连接;VSS端口接地。
作为本实用新型的进一步改进,控制芯片U1的型号为BH720。
与现有技术相比,本实用新型的有益效果为:
采用本实用新型的技术方案,将一个PCIe转eMMC信号控制器,加上一个eMMC存储装置,整合在一个标准的M.2卡上,实现一种新形式的存储设备和存储选择方式,使存储方案成本降低,从而降低方案商整机出货成本,增强了性价比优势;本存储装置和SSD对比,成本优势明显;对比机械硬盘,结构更小,性能更优;方案商或集成商在出货时,出货配置也多了一种选择。
附图说明
图1是本实用新型一种实施例的模块方框图。
图2是本实用新型一种实施例的金手指模块和供电电路的线路图。
图3是本实用新型一种实施例的PCIe转eMMC控制器模块的电路图。
图4是本实用新型一种实施例的eMMC模块的电路图。
具体实施方式
下面对本实用新型的较优的实施例作进一步的详细说明。
如图1~图4所示,一种基于PCIe信号转eMMC的M.2形式的存储装置,其包括与主机端M.2 连接器连接的金手指模块、PCIe转eMMC控制器模块、eMMC模块,所述eMMC模块包含eMMC存储芯片,所述PCIe转eMMC 控制器模块将金手指模块输入的PCIe信号转换成eMMC信号输出给eMMC模块进行储存。
所述金手指模块包括兼容M.2 B-KEY和M-KEY的电路。所述金手指模块包括金手指J1和供电电路,所述金手指J1包括3.3V电源接口、KEY B接口和KEY M接口,所述3.3V电源接口通过供电电路与eMMC模块连接进行供电,所述3.3V电源接口与PCIe转eMMC控制器模块连接进行供电。
所述供电电路包括LDO芯片U3、电阻R27、电容C19、电容C20和电容C21,所述LDO芯片U3包括VIN端、VOUT端、EN端、NC端和GND端,所述3.3V电源接口与电阻R27的一端、电容C19的一端、VIN端连接,所述电阻R27的另一端与电容C20的一端、EN端连接,所述VOUT端与eMMC模块、电容C21的一端连接;VOUT端、电容C19的另一端、电容C20的另一端、电容C21的另一端接地。
所述PCIe转eMMC控制器模块包括控制芯片U1,所述控制芯片U1包括PE_REXT端口、PE_RXM端口、PE_RXP端口、PE_TXP端口、PE_TXM端口、PE_REFCLKM端口、PE_REFCLKP端口、PE_RST#端口、CLKREQ#端口、IO0_LDOSEL端口、PE_33VCCAIN端口、LDO_VIN端口、33VIN_1端口、33VIN_2端口、MMC_IO_18VIN_1端口、MMC_IO_18VIN_2端口、LDO_12VOUT端口、PE_PDLL_12VCCAIN端口、CORE_12VCCD端口、LDO_CAP端口、MMC_CLK端口、MMC_CMD端口、MMC_D0端口~MMC_D7端口、NC_1端口~ NC_15端口;
所述金手指J1包括PERN0/SATA_BP端口、PERP0/SATA_BN端口、PETN0/SATA_AN端口、PETP0/SATA_A+端口、REFCLKN端口、REFCLKP端口、CLKREQ*端口、PERST*端口;
所述PE_REXT端口与电阻连接后接地;所述PE_RXM端口与PETN0/SATA_AN端口连接,所述PE_RXP端口与PETP0/SATA_A+端口连接,所述PE_TXP端口与PERP0/SATA_BN端口连接,所述PE_TXM端口与PERN0/SATA_BP端口连接,所述PE_REFCLKM端口与REFCLKN端口连接,所述PE_REFCLKP端口与REFCLKP端口连接,所述PE_RST#端口与PERST*端口连接,所述CLKREQ#端口与CLKREQ*端口连接,所述IO0_LDOSEL端口与3.3V电源接口连接;
所述PE_33VCCAIN端口与磁珠FB2的一端、电容C9的一端连接,所述磁珠FB2的另一端与3.3V电源接口、电容C1的一端连接,所述电容C9的另一端、电容C1的另一端接地;
所述LDO_VIN端口、33VIN_1端口、33VIN_2端口与3.3V电源接口连接;
所述MMC_IO_18VIN_1端口与LDO芯片U3的VOUT端、电容C2的一端连接,所述电容C2的另一端接地;所述MMC_IO_18VIN_2端口与LDO芯片U3的VOUT端、电容C3的一端、电容C4的一端连接,所述电容C3的另一端、电容C4的另一端接地。
所述LDO_12VOUT端口与电容C5的一端连接形成+V1P2A_EMMC信号输出端,电容C5的另一端接地;所述PE_PDLL_12VCCAIN端口与电容C6的一端、磁珠FB1的一端连接,所述磁珠FB1的另一端与+V1P2A_EMMC信号输出端连接,所述CORE_12VCCD端口与电容C7的一端、+V1P2A_EMMC信号输出端连接,电容C6的另一端、电容C7的另一端接地;所述LDO_CAP端口与电容C8的一端连接,电容C8的另一端接地。
所述eMMC模块包含eMMC存储芯片U2,所述存储芯片U2包括CLK端口、CMD端口、RSTN端口、DAT0端口~ DAT7端口、VCCQ端口、VCC端口、VDDI端口、VSS端口,
所述CLK端口与控制芯片U1的MMC_CLK端连接,所述CMD端口与控制芯片U1的MMC_CMD端口连接,所述MMC_D0端口~ MMC_D7端口分别与DAT0端口~ DAT7端口连接;
所述控制芯片U1的PE_RST#端口与电阻R4的一端连接,所述电阻R4的另一端与RSTN端口、电阻R3的一端连接,电阻R3的另一端接地;
所述CMD端口与电阻R7的一端连接,DAT0端口与电阻R8的一端连接,DAT1端口与电阻R9的一端连接,DAT2端口与电阻R10的一端连接,DAT3端口与电阻R11的一端连接,DAT4端口与电阻R12的一端连接,DAT5端口与电阻R13的一端连接,DAT6端口与电阻R14的一端连接,DAT7端口与电阻R15的一端连接,电阻R7~电阻R15的另一端与LDO芯片U3的VOUT端连接;VCCQ端口与LDO芯片U3的VOUT端、电容C14、电容C15连接,电容C14、电容C15接地;VCC端口与303V电源接口、电容C16、电容C17连接,电容C16、电容C17接地;VDDI端口与电容C18连接;VSS端口接地。
本实施例中,控制芯片U1的型号为BH720。所述LDO芯片U3的型号为WL2803E18-5/TR。所述金手指J1的型号为NASM0-M6701-TP15。
本实施例为一种标准M.2接口的存储装置的实现方案,其通过将一个PCIe转eMMC信号控制器,加上一个eMMC存储设备,整合在一个标准的M.2卡上,使得存储装置的结构更小巧,成本更低。
以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明,不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的普通技术人员来说,在不脱离本实用新型构思的前提下,还可以做出若干简单推演或替换,都应当视为属于本实用新型的保护范围。
Claims (7)
1.一种基于PCIe信号转eMMC的M.2形式的存储装置,其特征在于:其包括与主机端M.2连接器连接的金手指模块、PCIe转eMMC控制器模块、eMMC模块,所述eMMC模块包含eMMC存储芯片,所述PCIe转eMMC 控制器模块将金手指模块输入的PCIe信号转换成eMMC信号输出给eMMC模块进行储存。
2.根据权利要求1所述的基于PCIe信号转eMMC的M.2形式的存储装置,其特征在于:所述金手指模块包括兼容M.2 B-KEY和M-KEY的电路。
3.根据权利要求2所述的基于PCIe信号转eMMC的M.2形式的存储装置,其特征在于:所述金手指模块包括金手指J1和供电电路,所述金手指J1包括3.3V电源接口、KEY B接口和KEY M接口,所述3.3V电源接口通过供电电路与eMMC模块连接进行供电,所述3.3V电源接口与PCIe转eMMC控制器模块连接进行供电。
4.根据权利要求3所述的基于PCIe信号转eMMC的M.2形式的存储装置,其特征在于:所述供电电路包括LDO芯片U3、电阻R27、电容C19、电容C20和电容C21,所述LDO芯片U3包括VIN端、VOUT端、EN端、NC端和GND端,所述3.3V电源接口与电阻R27的一端、电容C19的一端、VIN端连接,所述电阻R27的另一端与电容C20的一端、EN端连接,所述VOUT端与eMMC模块、电容C21的一端连接;VOUT端、电容C19的另一端、电容C20的另一端、电容C21的另一端接地。
5.根据权利要求4所述的基于PCIe信号转eMMC的M.2形式的存储装置,其特征在于:所述PCIe转eMMC控制器模块包括控制芯片U1,
所述控制芯片U1包括PE_REXT端口、PE_RXM端口、PE_RXP端口、PE_TXP端口、PE_TXM端口、PE_REFCLKM端口、PE_REFCLKP端口、PE_RST#端口、CLKREQ#端口、IO0_LDOSEL端口、PE_33VCCAIN端口、LDO_VIN端口、33VIN_1端口、33VIN_2端口、MMC_IO_18VIN_1端口、MMC_IO_18VIN_2端口、LDO_12VOUT端口、PE_PDLL_12VCCAIN端口、CORE_12VCCD端口、LDO_CAP端口、MMC_CLK端口、MMC_CMD端口、MMC_D0端口~ MMC_D7端口、NC_1端口~ NC_15端口;
所述金手指J1包括PERN0/SATA_BP端口、PERP0/SATA_BN端口、PETN0/SATA_AN端口、PETP0/SATA_A+端口、REFCLKN端口、REFCLKP端口、CLKREQ*端口、PERST*端口;
所述PE_REXT端口与电阻连接后接地;所述PE_RXM端口与PETN0/SATA_AN端口连接,所述PE_RXP端口与PETP0/SATA_A+端口连接,所述PE_TXP端口与PERP0/SATA_BN端口连接,所述PE_TXM端口与PERN0/SATA_BP端口连接,所述PE_REFCLKM端口与REFCLKN端口连接,所述PE_REFCLKP端口与REFCLKP端口连接,所述PE_RST#端口与PERST*端口连接,所述CLKREQ#端口与CLKREQ*端口连接,所述IO0_LDOSEL端口与3.3V电源接口连接;
所述PE_33VCCAIN端口与磁珠FB2的一端、电容C9的一端连接,所述磁珠FB2的另一端与3.3V电源接口、电容C1的一端连接,所述电容C9的另一端、电容C1的另一端接地;
所述LDO_VIN端口、33VIN_1端口、33VIN_2端口与3.3V电源接口连接;
所述MMC_IO_18VIN_1端口与LDO芯片U3的VOUT端、电容C2的一端连接,所述电容C2的另一端接地;所述MMC_IO_18VIN_2端口与LDO芯片U3的VOUT端、电容C3的一端、电容C4的一端连接,所述电容C3的另一端、电容C4的另一端接地;
所述LDO_12VOUT端口与电容C5的一端连接形成+V1P2A_EMMC信号输出端,电容C5的另一端接地;所述PE_PDLL_12VCCAIN端口与电容C6的一端、磁珠FB1的一端连接,所述磁珠FB1的另一端与+V1P2A_EMMC信号输出端连接,所述CORE_12VCCD端口与电容C7的一端、+V1P2A_EMMC信号输出端连接,电容C6的另一端、电容C7的另一端接地;所述LDO_CAP端口与电容C8的一端连接,电容C8的另一端接地。
6.根据权利要求5所述的基于PCIe信号转eMMC的M.2形式的存储装置,其特征在于:所述eMMC模块包含eMMC存储芯片U2,所述存储芯片U2包括CLK端口、CMD端口、RSTN端口、DAT0端口~ DAT7端口、VCCQ端口、VCC端口、VDDI端口、VSS端口,
所述CLK端口与控制芯片U1的MMC_CLK端连接,所述CMD端口与控制芯片U1的MMC_CMD端口连接,所述MMC_D0端口~ MMC_D7端口分别与DAT0端口~ DAT7端口连接;
所述控制芯片U1的PE_RST#端口与电阻R4的一端连接,所述电阻R4的另一端与RSTN端口、电阻R3的一端连接,电阻R3的另一端接地;
所述CMD端口与电阻R7的一端连接,DAT0端口与电阻R8的一端连接,DAT1端口与电阻R9的一端连接,DAT2端口与电阻R10的一端连接,DAT3端口与电阻R11的一端连接,DAT4端口与电阻R12的一端连接,DAT5端口与电阻R13的一端连接,DAT6端口与电阻R14的一端连接,DAT7端口与电阻R15的一端连接,电阻R7~电阻R15的另一端与LDO芯片U3的VOUT端连接;
VCCQ端口与LDO芯片U3的VOUT端、电容C14、电容C15连接,电容C14、电容C15接地;
VCC端口与303V电源接口、电容C16、电容C17连接,电容C16、电容C17接地;
VDDI端口与电容C18连接;VSS端口接地。
7.根据权利要求6所述的基于PCIe信号转eMMC的M.2形式的存储装置,其特征在于:控制芯片U1的型号为BH720,所述LDO芯片U3的型号为WL2803E18-5/TR。
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