CN115693818A - 充电保护电路及驱动方法、芯片、封装结构、电子设备 - Google Patents

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Abstract

本申请实施例提供一种充电保护电路及其驱动方法，涉及电源系统技术领域，用于提供一种双向保护效果稳定的充电保护电路。充电保护电路包括第一开关管和上拉电路。第一开关管例如为双向HEMTs器件，包括第一漏极、第二漏极、第一栅极以及衬底极，第一漏极用于接收来自第二漏极的信号，第二漏极用于接收来自第一漏极的信号，第一栅极用于控制第一开关管开启或关断。上拉电路用于在第一开关管开启时，将衬底极的电位调整至高电位，以保证第一开关管的导通特性不受影响。

Description

充电保护电路及驱动方法、芯片、封装结构、电子设备
技术领域
本申请涉及电源系统技术领域，尤其涉及一种充电保护电路及驱动方法、芯片、封装结构、电子设备。
背景技术
随着电子技术的不断发展，电子设备的充电技术也在不断创新。以充电电路为例，为满足不同需求，现有充电电路既能实现有线供电，同时又能进行无线充电。既能单向充电，又能双向充电。这就要求充电电路中的充电保护电路为具有双向阻断功能的功率器件，以对与负载端耦接的器件或与供电端耦接的器件进行两个不同方向的双向保护(overvoltage protection，OVP)。
例如，在有线充电时，能够在供电端电压不稳定时，对与负载端耦接的器件进行过压保护。在无线充电时，防止对供电端耦接的端口进行电流倒灌。或者，例如，在正向充电时，能够在供电端电压不稳定时，对与负载端耦接的器件进行过压保护。在反向放电时，能够在负载端电压较高时，对与供电端耦接的器件进行过压保护。
因此，如何在充电过程中，对与负载端耦接的器件或与供电端耦接的器件进行稳定的双向保护，成为本领域技术人员研究的重点问题。
发明内容
本申请实施例提供一种充电保护电路及驱动方法、芯片、封装结构、电子设备，用于提供一种双向保护效果稳定的充电保护电路。
为达到上述目的，本申请采用如下技术方案：
本申请实施例的第一方面，提供一种充电保护电路，这里的充电保护电路可以理解为双向保护电路。该充电保护电路被应用在上端充电电路中时，可以对充电电路供电端和负载端耦接的器件进行过压保护。充电保护电路包括第一开关管和上拉电路；第一开关管包括第一漏极、第二漏极、第一栅极以及衬底极，第一栅极用于控制第一开关管开启或关断，第一漏极用于接收来自所述第二漏极的信号，第二漏极用于接收来自所述第一漏极的信号，也就是说，第一开关管为双向开关管；上拉电路与第一栅极和衬底极耦接，用于在第一开关管开启时，将衬底极的电位调整至阈值(例如阈值为第一漏极的二分之一电位至第一栅极的电位之间的任一电位)，以保证第一开关管的导通特性。
在第一开关管开启时，若衬底极的电位相对于第一漏极和第二漏极为低电位，背栅效应将导致第一开关管的导通电阻增加，从而导致第一开关管的性能退化。因此，本申请实施例提供的充电保护电路，通过在第一栅极与衬底极之间设置上拉电路，在第一开关管开启时，第一栅极与衬底极之间的电压偏置为预期电位，进而使得衬底极的电位调整至阈值(例如等于或者近似等于第一漏极和第二漏极的电位)，可以避免衬底极存储电荷造成的背栅效应导致导通电阻增加的现象，确保第一开关管的导通特性不受影响。另外，本示例中的第一开关管为单栅双向导通器件，元胞尺寸小，相比双栅双向导通器件，单栅双向导通器件的特征电阻更小。
在一些实施例中，充电保护电路还包括下拉电路；下拉电路与衬底极和固定信号端耦接，用于在第一开关管关断时，将衬底极的电位调整至固定信号端的电位或者第一栅极与固定信号端之间的电位；也就是说，在第一开关管关断时，下拉电路将衬底极的电位调整至低电位。其中，固定信号端的电位小于或者等于第一开关管关断时第一漏极和第二漏极中的低电位。
在第一开关管关断时，若衬底极的电位相对于第一漏极和第二漏极为高电位，例如，VSub-VDrain2>0V，则衬底极内部将感应正电荷导致沟道处耗尽区宽度变窄，容易导致第一开关管在低压时出现沟道穿通，导致耐压能力不足。因此，本申请实施例提供的充电保护电路，通过在衬底极和固定信号端之间设置下拉电路，在第一开关管关断时，一方面第一栅极的电压逐渐降低、衬底极的电位跟随第一栅极的电位降低。另一方面，上拉电路使得第一栅极-衬底极近似开路、下拉电路使得衬底极-固定信号端近似短路，从而将衬底极的电位调整为近似等于固定信号端(例如参考地端)的电位或者第一栅极与固定信号端之间的电位，使得第一开关管的击穿特性完全不受影响，确保第一开关管的耐压特性不受影响。
在一些实施例中，上拉电路包括第一电阻；第一电阻的第一端与第一栅极耦接，第一电阻的第二端与衬底极耦接。通过电阻的分压原理，实现在第一开关管开启时，第一栅极与衬底极之间的电压偏置为预期电位，结构简单，易于实现，成本低。
在一些实施例中，上拉电路包括钳位二极管；钳位二极管的第一端与第一栅极耦接，钳位二极管的第二端与衬底极耦接。通过钳位二极管导通时的钳位电压压降，实现在第一开关管开启时，第一栅极与衬底极之间的电压偏置为预期电位，易于实现，成本低。
在一些实施例中，钳位二极管的第一端为阳极，钳位二极管的第二端为阴极；钳位二极管为PN二极管、肖特基二极管或者由晶体管中源极和栅极短接后构成的等效二极管。
在一些实施例中，钳位二极管的第一端为阴极，钳位二极管的第二端为阳极；钳位二极管为齐纳二极管。
在一些实施例中，上拉电路包括多个串联的钳位二极管。这样一来，可通过调整钳位二极管的结构来调整钳位二极管的钳位电压，也可以通过调整钳位二极管的数量，来调整钳位二极管的钳位电压，满足多种应用需求。
在一些实施例中，上拉电路还包括第二开关管；第二开关管的第二栅极与第一栅极耦接，第二开关管的第一极与第一电阻的第二端或者钳位二极管的第二端耦接，第二开关管的第二极与衬底极耦接。通过在上拉电路中设置第二开关管，且在第一开关管关断时，第二开关管也关断。那么在第二开关管关断时，第二开关管的阻抗远远大于下拉电路23的阻抗，可将衬底极的电位调整至固定信号端的电位(远远小于第一漏极和第二漏极中的低电位)，可以确保第一开关管的击穿特性、耐压特性不受影响。
在一些实施例中，下拉电路包括第二电阻；第二电阻的第一端与衬底极耦接，第二电阻的第二端与固定信号端耦接。通过电阻的分压原理，实现在第一开关管关断时，衬底极-固定信号端近似短路，结构简单，易于实现，成本低。
在一些实施例中，第一开关管为高电子迁移率晶体管。高电子迁移率晶体管具有更大的禁带宽度、更高的击穿场强和更大的电子饱和速率。
在一些实施例中，第一开关管为金属氧化物半导体晶体管。金属氧化物半导体晶体管结构简单。
在一些实施例中，第二开关管为高电子迁移率晶体管。高电子迁移率晶体管具有更大的禁带宽度、更高的击穿场强和更大的电子饱和速率。
在一些实施例中，第二开关管为金属氧化物半导体晶体管。金属氧化物半导体晶体管结构简单。
在一些实施例中，第一开关管和第二开关管共用同一衬底极。这样一来，可以提高充电保护电路的集成度。
在一些实施例中，第一电阻集成在衬底极上。这样一来，可以提高充电保护电路的集成度。
在一些实施例中，第二电阻集成在衬底极上。这样一来，可以提高充电保护电路的集成度。
本申请实施例的第二方面，提供一种充电保护电路的驱动方法，充电保护电路第一开关管和上拉电路，第一开关管包括第一漏极、第二漏极、第一栅极以及衬底极，上拉电路与第一栅极和衬底极耦接；充电保护电路的驱动方法，包括：第一开关管在第一栅极的控制下开启，第一漏极接收来自所述第二漏极的信号，或者，第二漏极接收来自所述第一漏极的信号；在第一开关管开启之后，上拉电路将衬底极的电位调整至阈值，阈值为第一漏极的二分之一电位至第一栅极的电位之间的任一电位。
在第一开关管开启时，若衬底极的电位相对于第一漏极和第二漏极为低电位，背栅效应将导致第一开关管的导通电阻增加，从而导致第一开关管的性能退化。因此，本申请实施例提供的充电保护电路，通过在第一栅极与衬底极之间设置上拉电路，在第一开关管开启时，将衬底极的电位调整至阈值(例如等于或者近似等于第一漏极和第二漏极的电位)，可以避免衬底极存储电荷造成的背栅效应导致导通电阻增加的现象，确保第一开关管的导通特性不受影响。
在一些实施例中，充电保护电路还包括下拉电路，下拉电路与衬底极和固定信号端耦接；充电保护电路的驱动方法，还包括：第一开关管在第一栅极的控制下关断，在第一开关管关断之后，下拉电路将衬底极的电位调整至固定信号端的电位或者第一栅极与固定信号端之间的电位；其中，固定信号端的电位小于或者等于第一开关管关断时第一漏极和第二漏极中的低电位。
在第一开关管关断时，若衬底极的电位相对于第一漏极和第二漏极为高电位，例如，VSub-VDrain2>0V，则衬底极内部将感应正电荷导致沟道处耗尽区宽度变窄，容易导致第一开关管在低压时出现沟道穿通，导致耐压能力不足。因此，本申请实施例提供的充电保护电路，通过在衬底极和固定信号端之间设置下拉电路，在第一开关管关断时，一方面第一栅极的电压逐渐降低、衬底极的电位跟随第一栅极的电位降低。另一方面，上拉电路使得第一栅极-衬底极近似开路、下拉电路使得衬底极-固定信号端近似短路，从而将衬底极的电位调整为近似等于固定信号端(例如参考地端)的电位或者第一栅极与固定信号端之间的电位，使得第一开关管的击穿特性完全不受影响，确保第一开关管的耐压特性不受影响。
在一些实施例中，上拉电路包括第一电阻，下拉电路包括第二电阻；上拉电路将衬底极的电位调整至阈值，包括：第一栅极控制第一开关管开启(此时第一栅极的电位为控制开关管开启的电位)，在第一电阻和第二电阻的分压作用下，将衬底极的电位调整至阈值；下拉电路将衬底极的电位调整至第一栅极与固定信号端之间的电位，包括：第一栅极控制第一开关管关断(此时第一栅极的电位为控制开关管关断的电位)，在第一电阻和第二电阻的分压作用下，将衬底极的电位调整至第一栅极与固定信号端之间的电位。
在一些实施例中，所上拉电路包括第一电阻和第二开关管，下拉电路包括第二电阻；上拉电路将衬底极的电位调整至阈值，包括：第一栅极控制第一开关管开启(此时第一栅极的电位为控制开关管开启的电位)，第二栅极控制第二开关管开启，在第一电阻和第二电阻的分压作用下，将衬底极的电位调整至阈值；下拉电路将衬底极的电位调整至固定信号端的电位，包括：第一栅极控制第一开关管关断(此时第一栅极的电位为控制开关管关断的电位)，第二栅极控制第二开关管关断，在第一电阻、第二开关管以及第二电阻的分压作用下，将衬底极的电位调整至固定信号端的电位。
在一些实施例中，所上拉电路包括钳位二极管，下拉电路包括第二电阻；上拉电路将衬底极的电位调整至阈值，包括：第一栅极接收控制第一开关管开启(此时第一栅极的电位为控制开关管开启的电位)，钳位二极管导通，将衬底极的电位调整至阈值；下拉电路将衬底极的电位调整至第一栅极与固定信号端之间的电位，包括：第一栅极控制第一开关管关断(此时第一栅极的电位为控制开关管关断的电位)，在钳位二极管与第二电阻的分压作用下，将衬底极的电位调整至第一栅极与固定信号端之间的电位。
在一些实施例中，所上拉电路包括钳位二极管和第二开关管，下拉电路包括第二电阻；上拉电路将衬底极的电位调整至阈值，包括：第一栅极控制第一开关管开启(此时第一栅极的电位为控制开关管开启的电位)，第二栅极控制第二开关管开启，钳位二极管导通，将衬底极的电位调整至阈值；下拉电路将衬底极的电位调整至固定信号端的电位，包括：第一栅极控制第一开关管关断，第二栅极控制第二开关管关断，在钳位二极管、第二开关管与第二电阻的分压作用下，将衬底极的电位调整至固定信号端的电位。
本申请实施例的第三方面，提供一种充电保护电路，这里的充电保护电路可以理解为双向保护电路。该充电保护电路被应用在上端充电电路中时，可以对充电电路供电端和负载端耦接的器件进行过压保护。充电保护电路包括第一开关管，包括第一漏极、第二漏极、第一栅极以及衬底极，第一漏极用于接收来自所述第二漏极的信号，第二漏极用于接收来自所述第一漏极的信号，也就是说，第一开关管为双向开关管；双向电路，与第一漏极、第二漏极以及衬底极耦接，用于在第一开关管开启时，将衬底极的电位调整至第一漏极和第二漏极之间的电位；在第一开关管关断时，将衬底极的电位调整至第一漏极和第二漏极中的低电位。
在第一开关管开启时，若衬底极的电位相对于第一漏极和第二漏极为低电位，背栅效应将导致第一开关管的导通电阻增加，从而导致第一开关管的性能退化。在第一开关管关断时，若衬底极的电位相对于第一漏极和第二漏极为高电位，例如，VSub-VDrain2>0V，则衬底极内部将感应正电荷导致沟道处耗尽区宽度变窄，容易导致第一开关管在低压时出现沟道穿通，导致耐压能力不足。因此，本申请实施例提供的充电保护电路包括双向电路，双向电路与衬底极耦接，双向电路包括HEMTs器件或者MOSFET器件等晶体管，用于对衬底极的电位进行调整。在第一开关管开启时，将衬底极的电位调整至近似等于第一漏极的电位。可以避免衬底极存储电荷造成的背栅效应导致导通电阻退化的现象。在第一开关管关断时，将衬底极的电位调整至近似等于第一漏极和第二漏极之间的低电位，使得第一开关管的击穿特性完全不受影响，确保第一开关管的耐压特性不受影响。另外，本示例中的第一开关管为单栅双向导通器件，元胞尺寸小，相比双栅双向导通器件，单栅双向导通器件的特征电阻更小。
在一些实施例中，双向电路包括第三开关管和第四开关管；第三开关管的第三栅极用于控制第三开关管的开启或关断，第三开关管的第一极与第一漏极耦接，第三开关管的第二极与衬底极耦接；第四开关管的第四栅极用于控制第四开关管的开启或关断，第四开关管的第一极与第二漏极耦接，第四开关管的第二极与衬底极耦接。
通过采用第三开关管和第四开关管作为上拉、下拉开关，第一开关管导通时，第三开关管和第四开关管的电阻相对较小，能将衬底极的电位快速上拉至高电位。第一开关管关断时，第三开关管和第四开关管的电阻等效无穷大，对关断漏电几乎没有影响，解决了采用电阻作为上拉、下拉电路时的关断漏电问题。
在一些实施例中，第三栅极、第四栅极均与第一栅极耦接。第三栅极、第四栅极均与第一栅极耦接，三者接收同一控制信号，可简化充电保护电路的结构，降低对用于向充电保护电路提供控制信号的驱动电路的要求。
在一些实施例中，第一开关管、第三开关管以及第四开关管均为高电子迁移率晶体管，第一开关管、第三开关管以及第四开关管共用同一衬底。这样一来，可提高第一开关管、第三开关管以及第四开关管的集成度，从而减小充电保护电路的面积。
本申请实施例的第四方面，提供一种充电保护电路的驱动方法，充电保护电路第一开关管和双向电路，第一开关管包括第一漏极、第二漏极、第一栅极以及衬底极；双向电路与第一漏极、第二漏极以及衬底极耦接；充电保护电路的驱动方法，包括：第一开关管在第一栅极的控制下开启，第一漏极接收来自所述第二漏极的信号，或者，第二漏极接收来自所述第一漏极的信号；在第一开关管开启之后，双向电路将衬底极的电位调整至第一漏极和第二漏极之间的电位；第一开关管在第一栅极的控制下关断，在第一开关管关断之后，双向电路将衬底极的电位调整至第一漏极和第二漏极中的低电位。
在第一开关管开启时，若衬底极的电位相对于第一漏极和第二漏极为低电位，背栅效应将导致第一开关管的导通电阻增加，从而导致第一开关管的性能退化。在第一开关管关断时，若衬底极的电位相对于第一漏极和第二漏极为高电位，例如，VSub-VDrain2>0V，则衬底极内部将感应正电荷导致沟道处耗尽区宽度变窄，容易导致第一开关管在低压时出现沟道穿通，导致耐压能力不足。因此，本申请实施例提供的充电保护电路包括双向电路，双向电路与衬底极耦接，双向电路包括HEMTs器件或者MOSFET器件等晶体管，用于对衬底极的电位进行调整。在第一开关管开启时，将衬底极的电位调整至近似等于第一漏极的电位。可以避免衬底极存储电荷造成的背栅效应导致导通电阻退化的现象。在第一开关管关断时，将衬底极的电位调整至近似等于第一漏极和第二漏极之间的低电位，使得第一开关管的击穿特性完全不受影响，确保第一开关管的耐压特性不受影响。
在一些实施例中，双向电路包括第三开关管和第四开关管；双向电路将衬底极的电位调整至第一漏极和第二漏极之间的电位，包括：第三开关管在第三栅极的控制下开启，第四开关管在第四栅极的控制下开启，在第三开关管和第四开关管的分压作用下，将衬底极的电位调整至第一漏极和第二漏极之间的电位；双向电路将衬底极的电位调整至第二漏极的电位，包括：第三开关管在第三栅极的控制下关断，第四开关管在第四栅极的控制下关断，在第三开关管和第四开关管的分压作用下，将衬底极的电位调整至第一漏极和第二漏极中的低电位。
通过采用第三开关管和第四开关管作为上拉、下拉开关，第一开关管导通时，第三开关管和第四开关管的电阻相对较小，能将衬底极的电位快速上拉至高电位。第一开关管关断时，第三开关管和第四开关管的电阻等效无穷大，对关断漏电几乎没有影响，解决了采用电阻作为上拉、下拉电路时的关断漏电问题。
本申请实施例的第五方面，提供一种充电保护电路，这里的充电保护电路可以理解为双向保护电路。该充电保护电路被应用在上端充电电路中时，可以对充电电路供电端和负载端耦接的器件进行过压保护。充电保护电路包括高电子迁移率晶体管，包括第一漏极、第二漏极、第一栅极、以及衬底极，第一漏极用于接收来自所述第二漏极的信号，第二漏极用于接收来自所述第一漏极的信号，第一栅极用于控制高电子迁移率晶体管开启或关断；上拉电路，上拉电路包括第五开关管，第五开关管的第五栅极用于控制所述第五开关管的开启或关断，第五开关管的第一极与第二漏极耦接，第五开关管的第二极与衬底极耦接；下拉电路，与固定信号端和衬底极耦接，用于在高电子迁移率晶体管关断时，将衬底极的电位下拉至固定信号端的电位；固定信号端的电位小于或者等于第一漏极和第二漏极中的低电位；其中，高电子迁移率晶体管与第五开关管共用同一衬底。
在高电子迁移率晶体管开启时，若衬底极的电位相对于第一漏极和第二漏极为低电位，背栅效应将导致高电子迁移率晶体管的导通电阻增加，从而导致高电子迁移率晶体管的性能退化。在高电子迁移率晶体管关断时，若衬底极的电位相对于第一漏极和第二漏极为高电位，例如，VSub-VDrain2>0V，则衬底极内部将感应正电荷导致沟道处耗尽区宽度变窄，容易导致高电子迁移率晶体管在低压时出现沟道穿通，导致耐压能力不足。因此，本申请实施例提供的充电保护电路，包括上拉电路和下拉电路，在高电子迁移率晶体管开启时，下拉电路使得衬底极-固定信号端之间开路、上拉电路使得第一漏极和/或第二漏极-衬底极之间近似短路，进而将衬底极的电位调整至等于或者近似等于第二漏极的电位。可以避免衬底极存储电荷造成的背栅效应导致导通电阻退化的现象。下拉电路与参考地端耦接，在高电子迁移率晶体管关断时，上拉电路使得第一漏极和/或第二漏极-衬底极之间开路、下拉电路使得衬底极-固定信号端之间近似短路，进而可将衬底极的电位调整为近似等于参考地端的电位，确保高电子迁移率晶体管的击穿特性完全不受影响。另外，采用GaN、Ga2O3或者GaAs制备的双向HEMTs器件作为开关管，与双向MOSFET器件作为开关管相比，理论上相同耐压下、双向HEMTs器件导通阻抗可以降低1个量级，在实际低压应用(30V)中，导通阻抗也可以优化1倍以上。采用2mm*2mm的晶圆级芯片尺寸封装封装，HEMTs器件导通阻抗可以达到5ohm以内。同时HEMTs器件无寄生体二极管、结构更简单，且无寄生NPN型三极管结构，HEMTs器件关断时，无需将衬底极的电位下拉至参考地端的电位，也可以满足耐压特性。
在一些实施例中，上拉电路还包括第六开关管；第六开关管的第六栅极和第五开关管的第五栅极均与第一栅极耦接，第六开关管的第一极与第一漏极耦接，第六开关管的第二极与衬底极耦接。上拉电路和下拉电路同时包括第五开关管和第六开关管，第五开关管和第六开关管共同调整衬底极的电位，双重保障，提高充电保护电路的质量和使用寿命。
在一些实施例中，下拉电路包括第三电阻，第三电阻与衬底极和固定信号端分别耦接。充电保护电路中的下拉电路包括第三电阻，利用电阻的分压原理，实现在高电子迁移率晶体管关断时，衬底极-固定信号端近似短路，结构简单，易于实现，成本低。
在一些实施例中，下拉电路包括第七开关管；第七开关管的第七栅极用于控制第七开关管的开启或关断，第七开关管的第一极与衬底极耦接，第七开关管的第二极与固定信号端耦接。充电保护电路中的下拉电路包括第七开关管，当上拉电路导通时，下拉电路截止。高电子迁移率晶体管的第一漏极和第二漏极至固定电压端之间的通路被完全夹断。可进一步降低高电子迁移率晶体管开启时的漏电流，降低了高电子迁移率晶体管开启时衬底极至固定电压端之间的损耗。
在一些实施例中，下拉电路包括第八开关管；第八开关管的第八栅极用于控制第八开关管的开启或关断，第八开关管的第一极与衬底极耦接，第八开关管的第二极与固定信号端耦接；第八开关管与第五开关管互为N型开关管和P型开关管。充电保护电路中的上拉电路和下拉电路可以以MOSFET器件作为开关管，与高电子迁移率晶体管分立设置。在制备高电子迁移率晶体管时无需考虑高电子迁移率晶体管与第五开关管和第八开关管的隔离，可简化高电子迁移率晶体管的制备工艺。
本申请实施例的第六方面，提供一种芯片，包括第一方面任一项或者第三方面任一项或者第五方面任一项的充电保护电路。
本申请实施例提供的芯片包括上述充电保护电路，其有益效果与充电保护电路的有益效果相同，可参考上述相关描述，此处不再赘述。
本申请实施例的第七方面，提供一种封装结构，包括第六方面的芯片和封装壳体，芯片封装在封装壳体内。
本申请实施例提供的封装结构包括上述充电保护电路，其有益效果与充电保护电路的有益效果相同，可参考上述相关描述，此处不再赘述。
本申请实施例的第八方面，提供一种电子设备，包括第七方面的封装结构、印刷线路板以及负载；封装结构设置在印刷线路板上，与印刷线路板耦接；封装结构还与负载耦接。
本申请实施例提供的电子设备包括上述充电保护电路，其有益效果与充电保护电路的有益效果相同，可参考上述相关描述，此处不再赘述。
附图说明
图1A为本申请实施例提供的一种电子设备的框架示意图；
图1B为本申请实施例提供的一种充电电路的上端应用场景图；
图1C为本申请实施例提供的一种充电电路的上端应用中所包括的充电电路的结构示意图；
图1D为本申请实施例提供的一种充电电路中驱动电路的结构示意图；
图2A为本申请实施例提供的一种充电电路的上端应用中所包括的充电保护电路的结构示意图；
图2B为本申请实施例提供的一种双向高电子迁移率晶体管的结构示意图；
图2C为本申请实施例提供的一种双向高电子迁移率晶体管的简化示意图；
图2D为本申请实施例提供的另一种充电电路的上端应用中所包括的充电保护电路的结构示意图；
图2E为本申请实施例提供的又一种充电电路的上端应用中所包括的充电保护电路的结构示意图；
图3A为本申请实施例提供的一种充电电路的电路结构示意图；
图3B为本申请实施例提供的一种图3A所示的充电电路的结构示意图；
图3C为高电子迁移率晶体管的转移特性曲线；
图4A为本申请实施例提供的另一种充电电路的电路结构示意图；
图4B为本申请实施例提供的一种图4A所示的充电电路中双向高电子迁移率晶体管的等效结构示意图；
图4C为高电子迁移率晶体管的击穿特性曲线；
图5A为本申请实施例提供的又一种充电电路的电路结构示意图；
图5B为本申请实施例提供的一种图5A所示的充电电路中双向高电子迁移率晶体管的等效结构示意图；
图5C为本申请实施例提供的一种图5A所示的充电电路中双向高电子迁移率晶体管的等效结构示意图；
图6为本申请实施例提供的一种充电保护电路的结构示意图；
图7A为本申请实施例提供的一种图6所示的充电保护电路的详细结构示意图；
图7B为本申请实施例提供的一种图7A所示的充电保护电路的等效结构示意图；
图7C为本申请实施例提供的一种图7B所示的充电保护电路的等效结构的制备流程示意图；
图7D为本申请实施例提供的一种图7A所示的充电保护电路的驱动时序图；
图8A为本申请实施例提供的另一种图6所示的充电保护电路的详细结构示意图；
图8B为本申请实施例提供的一种图8A所示的充电保护电路的详细结构示意图；
图8C为本申请实施例提供的另一种图8A所示的充电保护电路的详细结构示意图；
图8D为本申请实施例提供的一种图8C所示的充电保护电路的等效结构示意图；
图8E为本申请实施例提供的一种图8A所示的充电保护电路的驱动时序图；
图8F为本申请实施例提供的又一种图8A所示的充电保护电路的详细结构示意图；
图8G为本申请实施例提供的又一种图8A所示的充电保护电路的详细结构示意图；
图9A为本申请实施例提供的又一种图6所示的充电保护电路的详细结构示意图；
图9B为本申请实施例提供的一种图9A所示的充电保护电路的等效结构示意图；
图9C为本申请实施例提供的一种图9A所示的充电保护电路的驱动时序图；
图9D为本申请实施例提供的又一种图6所示的充电保护电路的详细结构示意图；
图9E为本申请实施例提供的一种图9A所示的充电保护电路的等效结构示意图；
图9F为本申请实施例提供的又一种图6所示的充电保护电路的详细结构示意图；
图10A为本申请实施例提供的另一种充电保护电路的结构示意图；
图10B为本申请实施例提供的一种图10A所示的充电保护电路的详细结构示意图；
图10C为本申请实施例提供的一种图10B所示的充电保护电路的上端应用示意图；
图10D为本申请实施例提供的另一种图10A所示的充电保护电路的详细结构示意图；
图10E为本申请实施例提供的一种图10D所示的充电保护电路的等效结构示意图；
图10F为本申请实施例提供的一种图10D所示的充电保护电路的驱动时序图；
图10G为本申请实施例提供的一种图10D所示的充电保护电路的模拟应用示意图；
图10H为本申请实施例提供的一种图10G所示的充电保护电路的模拟应用中各点的电压值；
图11A为本申请实施例提供的又一种充电保护电路的结构示意图；
图11B为本申请实施例提供的又一种充电保护电路的结构示意图；
图11C为本申请实施例提供的又一种充电保护电路的结构示意图；
图11D为本申请实施例提供的一种图11C所示的充电保护电路的上端应用示意图；
图12A为本申请实施例提供的一种图11A所示的充电保护电路的详细结构示意图；
图12B为本申请实施例提供的一种图11B所示的充电保护电路的详细结构示意图；
图12C为本申请实施例提供的一种图11C所示的充电保护电路的详细结构示意图；
图12D为本申请实施例提供的一种图12C所示的充电保护电路的等效结构示意图；
图12E为本申请实施例提供的一种图12C所示的充电保护电路的模拟应用示意图；
图12F为本申请实施例提供的一种图12E所示的充电保护电路的模拟应用中各点的电压值；
图13A为本申请实施例提供的另一种图11A所示的充电保护电路的详细结构示意图；
图13B为本申请实施例提供的另一种图11B所示的充电保护电路的详细结构示意图；
图13C为本申请实施例提供的另一种图11C所示的充电保护电路的详细结构示意图；
图13D为本申请实施例提供的一种图13C所示的充电保护电路的上端应用示意图；
图13E为本申请实施例提供的一种图13C所示的充电保护电路的等效结构示意图；
图13F为本申请实施例提供的一种图13C所示的充电保护电路的驱动时序图；
图14A为本申请实施例提供的又一种图11A所示的充电保护电路的详细结构示意图；
图14B为本申请实施例提供的一种图14A所示的充电保护电路的上端应用示意图；
图14C为本申请实施例提供的一种图14A所示的充电保护电路的驱动时序图；
图15A为本申请实施例提供的一种充电保护电路的封装示意图；
图15B为本申请实施例提供的一种封装结构的俯视图；
图15C为本申请实施例提供的一种封装结构的俯视图；
图16为本申请实施例提供的一种充电保护电路封装后在电子设备中的应用示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
以下，术语“第二”、“第一”等仅用于描述方便，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第二”、“第一”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
此外，本申请实施例中，“上”、“下”、“左”、“右”等方位术语可以包括但不限于相对附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语可以是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件附图所放置的方位的变化而相应地发生变化。
在本申请实施例中，除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
本申请实施例中，“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。
本文参照作为理想化示例性附图的剖视图和/或平面图和/或等效电路图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
本申请实施例中，B近似等于A，可以理解为B在A±2范围内(A-2～A+2区间范围内)的取值，均属于近似等于A。
在对本申请涉及的实施例进行介绍之前，首先对接下来会出现的名词进行定义。
2DEG(二维电子气)：半导体异质结结构中不连续的能带结构会在界面处构成势阱，电子将束缚在该势阱中，使得电子基本沿平行界面方向运动、沿界面垂直方向电子运动方向受限。
异质结：当两种以上不同的半导体材料形成叠层结构时，由于两种材料的晶格常数、禁带宽度的差异，在两种材料界面处存在能带差异，形成异质结。
沟道穿通：场效应晶体管的源结与漏结的耗尽区相连通的一种现象。
背栅效应：衬底极相对栅极为负压时，将导致晶体管在导通时，沟道载流子浓度降低、造成晶体管导通阻抗降低的现象。
特征电阻：单位面积芯片的导通阻抗。
衬底极：开关管结构中，衬底构成的电极。
阈值电压：通常将传输特性曲线中输出电流随输入电压改变而急剧变化转折区的中点对应的输入电压称为阈值电压。
动态电阻：指HEMTs器件在开关状态中，其导通电阻存在动态变化的状态。
沟道：指场效应晶体管中源极和漏极之间的一薄层导电半导体层。
寄生体二极管：对于一N型金属-氧化物-半导体(N-type metal-oxide-semiconductor，NMOS)结构，其栅下方体区为P型掺杂、正常与源极存在电气相连，栅极-漏极之间为N型掺杂，则从源极至漏极之间即存在寄生pn结二极管，当源极相对漏极为高压时导通。
本申请实施例提供一种的电子设备，该电子设备例如为手机(mobile phone)、平板电脑(pad)、笔记本电脑、电子阅读器、个人数字助理(personal digital assistant，PDA)、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)终端设备、增强现实(augmented reality，AR)终端设备、无人机、智能门锁、充电家用小型电器(例如豆浆机、扫地机器人)、移动电源、适配器、机器人等。
其中，该电子设备可以被充电，还可以对外部设备充电。至于充电的方式，可以为有线，也可以为无线。例如，智能手机，可以通过有线、无线的方式被充电，还可以通过反向充的方式对外部设备(例如智能手表或智能手环)充电。
下面，以电子设备为手机为例，对本申请实施例提供的电子设备进行说明。
如图1A所示，电子设备100可以包括处理器110，外部存储器接口120，内部存储器121，通用串行总线(univer salserial bus，USB)接口130，充电电路140，电源管理模块141，电池142，天线1，天线2，移动通信模块150，无线通信模块160，音频模块170，扬声器170A，受话器170B，麦克风170C，耳机接口170D，传感器180，按键190，马达191，指示器192，摄像头193，显示屏194，以及用户标识模块(subscriber identification module，SIM)卡接口195等。
可以理解的是，本实施例示意的结构并不构成对电子设备100的具体限定。在本申请另一些实施例中，电子设备100可以包括比图示更多或更少的部件，或者组合某些部件，或者拆分某些部件，或者不同的部件布置。图示的部件可以以硬件，软件，或软件和硬件的组合实现。
处理器110可以包括一个或多个处理单元。
例如：处理器110可以包括应用处理器(application processor，AP)，调制解调处理器，图形处理器(graphics processing unit，GPU)，图像信号处理器(image signalprocessor，ISP)，控制器，视频编解码器，数字信号处理器(digital signal processor，DSP)，基带处理器，和/或神经网络处理器(neural-network processing unit，NPU)等。其中，不同的处理单元可以是独立的器件，也可以集成在一个或多个处理器中。
在一些实施例中，电子设备100也可以包括一个或多个处理器110。其中，处理器110可以是电子设备100的神经中枢和指挥中心。处理器110可以根据指令操作码和时序信号，产生操作控制信号，完成取指令和执行指令的控制。
处理器110中还可以设置存储器，用于存储指令和数据。
在一些实施例中，处理器110中的存储器为高速缓冲存储器。该存储器可以保存处理器110刚用过或循环使用的指令或数据。如果处理器110需要再次使用该指令或数据，可从所述存储器中直接调用。这就避免了重复存取，减少了处理器110的等待时间，因而提高了电子设备100系统的效率。
在一些实施例中，处理器110可以包括一个或多个接口。接口可以包括集成电路(inter-integrated circuit，I2C)接口，集成电路内置音频(inter-integrated circuitsound，I2S)接口，脉冲编码调制(pulse code modulation，PCM)接口，通用异步收发传输器(universal asynchronous receiver/transmitter，UART)接口，移动产业处理器接口(mobile industry processor interface，MIPI)，通用输入输出(general-purposeinput/output，GPIO)接口，用户标识模块(subscriber identity module，SIM)接口，和/或通用串行总线(universal serial bus，USB)接口等。
其中，USB接口130是符合USB标准规范的接口，具体可以是Mini USB接口，MicroUSB接口，USB Type C接口等。USB接口130可以用于连接充电器为电子设备100充电，也可以用于电子设备100与外围设备之间传输数据，还可以用于连接耳机，通过耳机播放音频。
可以理解的是，本发明实施例示意的各模块间的接口连接关系，只是示意性说明，并不构成对电子设备100的结构限定。在本申请另一些实施例中，电子设备100也可以采用上述实施例中不同的接口连接方式，或多种接口连接方式的组合。
充电电路140用于从充电器接收充电输入。其中，充电器可以是无线充电器，也可以是有线充电器。充电电路140为电池142充电的同时，还可以通过电源管理模块141为电子设备100供电。
在一些有线充电的实施例中，充电电路140可以通过USB接口130接收有线充电器的充电输入。
在一些无线充电的实施例中，充电电路140可以通过电子设备100的无线充电线圈接收无线充电输入。
电源管理模块141用于连接电池142、充电电路140与处理器110。电源管理模块141接收电池142和/或充电电路140的输入，为处理器110，内部存储器121，显示屏194，摄像头193，和无线通信模块160等供电。电源管理模块141还可以用于监测电池容量，电池循环次数，电池健康状态(漏电，阻抗)等参数。
在一些实施例中，电源管理模块141也可以设置于处理器110中。在另一些实施例中，电源管理模块141和充电电路140也可以设置于同一个器件中。
通过上述对电子设备100的描述可知，如图1B所示，充电电路140在电子设备中的主要作用为，通过接收从供电端传输的充电输入，为负载充电。
示例的，供电端，包括由USB接口构成的有线供电端和由无线充电线圈和无线接收IC(integrated circuit，集成电路)构成的无线供电端。当然，上述仅是对充电电路140在手机中的应用进行举例说明，充电电路140可以应用在任何需要充电的电子设备中。
关于本申请实施例提供的充电电路140的结构，如图1C所示，充电电路140包括驱动电路(或者称为驱动芯片)10和充电保护电路20。
驱动电路10用于检测过压信号、并向充电保护电路20传输控制信号。充电保护电路20用于在控制信号的控制下，对与供电端耦接的器件和负载端耦接的负载进行双向保护。因此，充电保护电路20是充电电路140具有双向保护功能的关键结构。
关于驱动电路10的结构，如图1D所示，驱动电路10包括电荷泵(charge pump)11和脉冲宽度调制(pulse-width modulation，PWM)模块12。
电荷泵11包括第一输入端Vin1、第二输入端Vin2以及输出端Vout。第一输入端Vin1与PWM模块12耦接，用于接收PWM模块12输出的控制逻辑电压Vpwm，第二输入端Vin2与供电端(可以是有线供电端，也可以是无线供电端)耦接，用于接收供电端输入的供电电压Vsupply。输出端Vout与充电保护电路20耦接，用于向充电保护电路20输出控制信号。
即，电荷泵11用于在控制逻辑电压Vpwm的控制下，对接收到的供电电压Vsupply进行处理得到控制信号，并从电荷泵11的输出端Vout将控制信号传输至充电保护电路20。
例如，PWM模块12与电荷泵11的第一输入端Vin1相连，用于输出控制逻辑电极Vpwm给电荷泵11的第一输入端Vin1。
当PWM模块12输出开启信号时，电荷泵11将接受开启信号Vpwm，并通过电荷泵11的第二输入端Vin2升压，使得电荷泵11的输出端Vout输出的电压提高至Vin2+Vpwm，作为控制信号输出至充电保护电路20。当PWM模块12输出关断信号，例如Vpwm＝GND时，电荷泵11的第一输入端Vin1接收关断信号后，从输出端Vout输出的控制信号也逐渐被拉至GND。
在一些实施例中，在控制逻辑电压Vpwm为高电位时，输出端Vout输出的控制信号为高电压。在控制逻辑电压Vpwm为低电位时，输出端Vout输出的控制信号为低电压。
示例的，在控制逻辑电压Vpwm为高电位时，电荷泵11将从第二输入端Vin2输入的供电电压Vsupply加上5V后，作为控制信号从输出端Vout输出。在控制逻辑电压Vpwm为低电位时，输出端Vout输出的控制信号为零。
关于充电保护电路20，如图2A所示，对于有线无线共用充电电路140应用场景，业界常用两个硅(Si)金属氧化物半导体晶体管(metal-oxide-semiconductor field-effecttransistor，MOSFET)背靠背共源极串联作为充电保护电路20，对与供电端耦接的器件和负载端耦接的负载进行双向保护。
然而，采用两个Si MOSFET串联结构作为充电保护电路20，会导致充电保护电路20尺寸大。而且，基于Si材料制备的双向阻断MOSFET，其导通阻抗等性能已基本达到了Si材料的物理极限，使得以Si MOSFET形成的充电保护电路20，在Si MOSFET导通时，导通电阻大，导致导通损耗大、电路效率低、发热严重。
而，以GaN(氮化镓)为代表的宽禁带(wide bandgap，WBG)半导体材料，以其具有更大的禁带宽度、更高的击穿场强和更大的电子饱和速率等优势，成为新一代功率电子器件中最具潜力的候选。同时，典型的GaN基器件采用高电子迁移率晶体管(high electronmobility transistors，HEMTs)器件，沟道通过二维电子气(2-dimensional electrongas，2DEG)导通，无寄生体二极管。因此，仅需要调整栅极Gate的位置，常规的HEMTs器件即具有双向阻断功能。
如图2B所示，HEMTs器件包括衬底(Substrate)、设置在衬底上的缓冲层、沟道层、势垒层、第一漏极Drain1、第二漏极Drain2以及栅极Gate。衬底的材料通常为导体或者半导体，因此，将衬底构成的电极称为衬底极Sub。也就是说，HEMTs器件包括第一漏极Drain1、第二漏极Drain2、栅极Gate以及衬底极Sub。如图2C所示，在栅极Gate的控制下，第一漏极Drain1和第二漏极Drain2之间可以双向导通和阻断。
基于此，如图2D所示，充电保护电路20仅需一个HEMTs器件即可，无需两个HEMTs器件串联，充电保护电路20尺寸大幅度降低，特征电阻可以有效减小。
通过上述描述可知，充电保护电路20用于在驱动电路10的控制下，对与供电端耦接的器件和负载端耦接的负载进行双向保护。
因此，在一些实施例中，如图2D所示，充电保护电路20设置在有线供电端与负载之间，用于对与有线供电端耦接的器件和负载端耦接的负载进行双向保护。
在另一些实施例中，如图2E所示，充电保护电路20设置在无线供电端与负载之间，用于对与无线供电端耦接的器件和负载端耦接的负载进行双向保护。
其中，应当明白的是，双向HEMTs器件与常规HEMTs器件(单向HEMTs器件)的差异在于：常规HEMTs器件包括源极(Source)、漏极(Drain)、栅极(Gate)以及衬底极(Sub)，衬底极与源极耦接，无论在HEMTs器件导通还是关断时，衬底极Sub通常与源极电位相等。而双向HEMTs器件，包括第一漏极Drain1、第二漏极Drain2、栅极Gate以及衬底极Sub，没有源极，为实现有效的双向导通和双向阻断功能，衬底极Sub需单独控制。在应用过程中，若衬底极Sub的电位处理不当，会导致HEMTs器件导通电阻增加、耐压不足等问题。
因此，为确保应用双向HEMTs器件的充电保护电路20功能正常实现，充分发挥HEMTs器件的性能优势，需要对双向HEMTs器件的衬底极Sub电位进行控制。
下面示意几种常见的可以控制衬底极Sub电位的方式：
第一种：
如图3A所示，双向HEMTs器件应用于充电保护电路20时，对HEMTs器件的衬底极Sub直接接地处理。这样一来，虽然HEMTs器件关断时，衬底极Sub的电位为接地，HEMTs器件的耐压特性不受硬性。但是，当HEMTs器件导通时，第一漏极Drain1的电压大于0V，衬底极Sub相对于第一漏极Drain1和第二漏极Drain2均为低电位时，背栅效应将导致HEMTs器件性能退化。
如图3B所示，HEMTs器件的缓冲层(buffer)和沟道层(channel)等效为寄生电容C和阻值非常大的寄生电阻R，二者并联。例如，当第一漏极Drain1的电压为VDrain1＝25V时，寄生电容充电，衬底极Sub(如Si衬底)内部感应出大量负电荷，进而在势垒层-沟道层异质结附近，靠近沟道层一侧感应出带正电的固定电荷，补偿沟道电子，造成沟道耗尽区变宽、2DEG电子浓度降低。
示例的，HEMTs器件中缓冲层为厚度为1um的GaN(氮化镓)，VDrain1-VSub＝25V时，Si衬底极Sub感应出的负电荷面密度约为Q＝C*V＝1.3e12cm-2，其中，上述公式中的Q为电荷量、C为寄生电容的电容值，V为衬底极Sub与第一漏极Drain1或第二漏极Drain2的压降。而HEMTs器件的2DEG浓度正常在8～10e12cm-2，因此导致近20％以上的2DEG浓度的降低。如图3C所示，进而导致VDrain1-VSub＝25V(有偏压)相比于VDrain1-VSub＝0V(没有偏压)时的阈值电压(Vth)正向漂移及导通电阻的增加，且导致相同栅压下，器件的导通阻抗增加>20％。
第二种：
如图4A所示，双向HEMTs器件应用于充电保护电路20时，对HEMTs器件的衬底极Sub直接耦接第一漏极Drain1或第二漏极Drain2(图4A以衬底极Sub接第一漏极Drain1为例进行示意)。
这样一来，在HEMTs器件导通时，VDrain1＝VSub≈VDrain2(若忽略HEMTs器件自身的压降，则VDrain1＝Vsub＝VDrain2)，和常规HEMTs器件工作状态近似，HEMTs器件阈值电压、导通阻抗等直流特性无影响。
但是，如图4B所示，在HEMTs器件关断时，若VDrain2为高电位时(通过图2D所示的无线供电端向负载无线充电时)，HEMTs器件等效为常规HEMTs器件，击穿特性无影响。但若VDrain1为高电位时(通过图2D所示的有线供电端向负载有线充电过程中出现浪涌时)，VDrain2为低电位，VDrain1-Vsub＝0V，VSub-VDrain2>0V，则衬底极Sub内部将感应正电荷导致沟道处耗尽区宽度变窄，容易导致HEMTs器件在低压时出现沟道穿通，导致耐压能力不足，如图4C所示。
第三种：
如图5A所示，双向HEMTs器件应用于充电保护电路20时，对HEMTs器件的衬底极Sub直接做浮空(floating)处理。
如图5B所示，当HEMTs器件关断时，若VDrain1为高电位，VDrain1为低电位，此时衬底极Sub浮空、且衬底极Sub的电位受寄生电容影响，VSub>0V。则第二漏极Drain2处注入电子，注入的电子一部分被外延层(例如缓冲层)缺陷俘获，另一部分流向衬底极Sub并束缚在外延层/衬底势阱处。
如图5C所示，当HEMTs器件导通时，被外延层俘获的电子不能及时释放、且被外延层/衬底势阱束缚的电子无法泄放，使得电荷积累，导致VSub-VDrain1<0V。因此，类似处理方式一，导通时，外延层和衬底存在负电荷，对沟道2DEG具有削弱作用，导致HEMTs器件导通电阻增加。
结合前述描述可知，在双向HEMTs器件应用于充电保护电路20时，若HEMTs器件的衬底极Sub直接接地(第一种)，则会导致HEMTs器件阈值电压正向漂移及导通电阻的增加。若HEMTs器件的衬底极Sub耦接第一漏极Drain1或第二漏极Drain2(第二种)，则会导致HEMTs器件耐压能力不足。若HEMTs器件的衬底极Sub浮空(第三种)，则会导致HEMTs器件导通电阻增加。
为了解决前述问题，本申请实施例还提供一种充电保护电路20，用于对双向HEMTs器件的衬底极Sub进行处理，以保证HEMTs器件开启时的导通特性和关断时的耐压特性。
以下，以几个详细的示例，对本申请实施例提供的充电保护电路20进行说明。
示例一
如图6所示，充电保护电路20包括第一开关管21、上拉电路22以及下拉电路23。
第一开关管21具有双向导通、双向阻断的特性，第一开关管21包括第一漏极Drain1、第二漏极Drain2、第一栅极Gate1以及衬底极Sub，第一漏极Drain1用于接收来自所述第二漏极的信号，第二漏极Drain2用于接收来自所述第一漏极的信号，第一栅极Gate1用于接收控制第一开关管21开启或关断。
本申请实施例中，第一开关管21可以是HEMTs器件(例如GaN基HEMTs或者Ga2O3基HEMTs或者GaAs基HEMTs)，第一开关管21也可以是MOSFET器件。当然，第一开关管21还可以是其他具有双向导通功能的开关器件，本申请实施例对此不作限定。以下，仅是以第一开关管21是N型HEMTs器件为例进行举例说明。
示例的，在将该充电保护电路20应用于上述电子设备100中时，第一漏极Drain1与供电端耦接，第二漏极Drain2与负载耦接，第一栅极Gate1与驱动电路10耦接。驱动电路10用于向第一栅极Gate1提供第一控制信号，第一栅极Gate1接收第一控制信号后，根据第一控制信号的大小，控制第一开关管21的开启或关断。在第一栅极Gate1控制第一开关管21开启时，第一漏极Drain1与第二漏极Drain2之间连通。第一控制信号控制第一开关管21关断时，第一漏极Drain1与第二漏极Drain2断开。
在负载接收供电端的充电时(电子设备100被充电)，第一漏极Drain1用于接收供电端的供电电压Vsupply，将供电电压Vsupply传输至第二漏极Drain2，第二漏极Drain2将供电电压Vsupply传输至负载。也就是说，第一漏极Drain1接收供电端提供的供电电压Vsupply，第二漏极Drain2接收的来自第一漏极极Drain1的信号(第一漏极Drain1传输至的供电电压Vsupply)。
在负载向供电端放电时(电子设备100对外部设备充电)，第二漏极Drain2用于接收负载的放电，将放电电压传输至第一漏极Drain1，第一漏极Drain1将放电电压传输至与供电端耦接的外部设备。也就是说，第二漏极Drain2接收负载提供的放电电压，第一漏极Drain1接收的来自第二漏极Drain2的信号(第二漏极Drain2传输至的放电电压)。
也就是说，第一漏极极Drain1接收的信号包括供电端提供的供电电压Vsupply和第二漏极Drain2输出的信号，第二漏极Drain2接收的信号包括负载提供的放电电压和第一漏极Drain1输出的信号。
即，第一漏极Drain1可以用于接收信号，也可以用于输出信号。同理，第二漏极Drain2可以用于接收信号，也可以用于输出信号。
需要说明的是，第一开关管21开启时，自身的压降比较小。也就是说，在第一开关管21开启时，第一漏极Drain1和第二漏极Drain2的电压近似相等，相差甚微(相差了第一开关管21自身的压降)。因此，应当明白的是，在本申请实施例中，若是说到第一漏极Drain1和第二漏极Drain2的电压相等，实则是忽略了第一开关管21自身的压降。
上拉电路22与第一栅极Gate1和衬底极Sub耦接，用于在第一开关管21开启时，将衬底极Sub的电位调整至阈值，确保第一开关管21的导通特性不受影响。
上拉电路22将衬底极Sub的电位调整至阈值，目的在于，在第一开关管21开启时，将衬底极Sub的电位调整至能保证第一开关管21导通特性的电位。因此，本申请实施例对阈值的选取不做限定，能够保证第一开关管21的导通特性即可。可以通过调整上拉电路22的结构，来调整阈值。
其中，由于在第一开关管21开启时，衬底极Sub的电位只要大于或者等于第一漏极Drain1的二分之一电位至第一栅极Gate1的电位区间范围内的电位，或者衬底极Sub的电位只要大于或者等于第二漏极Drain2的二分之一电位至第一栅极Gate1的电位区间范围内的电位即可保证第一开关管21的导通特性不受影响。
因此，阈值为保证第一开关管21导通特性不受影响的电位(例如导通电阻不增加)。例如，阈值为第一漏极Drain1的二分之一电位至第一栅极Gate1的电位区间范围内的任一电位，或者为第二漏极Drain2的二分之一电位至第一栅极Gate1的电位区间范围内的任一电位。
示例的，阈值可以为第一漏极Drain1的电位、第二漏极Drain2的电位、第一栅极Gate1的电位、大于第一漏极Drain1的二分之一电位的任何电位或者大于第二漏极Drain2的二分之一电位的任何电位。或者，阈值可以为大于或者等于第一漏极Drain1和第二漏极Drain2中的低电位。
下面，先对下拉电路23进行初步介绍，然后再对上拉电路22和下拉电路23的结构进行详细介绍。
下拉电路23，与衬底极Sub和固定信号端耦接，用于在第一开关管21关断时，将衬底极Sub的电位调整至固定信号端的电位，确保第一开关管21的耐压特性不受影响。
下拉电路23将衬底极Sub的电位调整至固定信号端的电位，目的在于，在第一开关管21关断时，将衬底极Sub的电位调整至能保证第一开关管21耐压特性的固定信号端的电位。因此，本申请实施例对至固定信号端传输的信号的电位不做限定，能够保证第一开关管21的耐压特性即可。
在一些实施例中，固定信号端的电位小于或者等于第一开关管21关断时第一漏极Drain1和第二漏极Drain2中的低电位。
或者理解为，固定信号端的电位小于或者等于第一开关管21关断时第一漏极Drain1的电位，且固定信号端的电位小于或等于第一开关管21关断时第二漏极Drain2的电位。或者理解为，第一开关管21关断时第一漏极Drain1和第二漏极Drain2的电位均大于固定信号端的电位。
示例的，固定信号端的电位小于等于0。例如，固定信号端为参考地端(ground，GND)，即，固定信号端传输的信号的电位为0。或者，固定信号端传输的信号的电位为小于0的电位。以下，以固定信号端为参考地端GND为例进行示意。
基于此，本示例提供的充电保护电路20的驱动过程包括：
在正常有线充电时(电子设备被充电)，第一开关管21在第一栅极Gate1接收的第一控制信号的控制下开启，第一漏极Drain1将接收的供电电压Vsupply传输至第二漏极Drain2后输出。同时，上拉电路22将衬底极Sub的电位调整至阈值。
在正常反向充电时(电子设备对外部设备充电)，第一开关管21在第一栅极Gate1接收的第一控制信号的控制下开启，第二漏极Drain2将接收的放电电压传输至第一漏极Drain1后输出。同时，上拉电路22将衬底极Sub的电位调整至阈值。
正常有线充电和正常反向充电的原理相同，以下仅以在正常有线充电为例进行说明。
在有线充电出现浪涌或者无线充电时，第一开关管21在第一栅极Gate1接收的第一控制信号的控制下关断，下拉电路23将衬底极Sub的电位调整至固定信号端的电位。
关于上拉电路22和下拉电路23的结构，在一些实施例中，如图7A所示，上拉电路22包括第一电阻R1和第二开关管SW2。
第二开关管SW2的第二栅极与第一栅极Gate1耦接，第二开关管SW2的第一极与第一电阻R1的第二端耦接，第二开关管SW2的第二极与衬底极Sub耦接。
第一电阻R1的第一端与第一栅极Gate1耦接，第一电阻R1的第二端通过上述第二开关管SW2与衬底极Sub耦接。
需要说明的是，第一开关管21为双向开关管，包括第一漏极Drain1、第二漏极Drain2、第一栅极Gate1和衬底极Sub。而第二开关管SW2为常规的开关管即可，即，包括源极、漏极和第二栅极三个端。因此，第二开关管SW2的第一极和第二极互为源极和漏极。本申请实施例中，若无特殊说明，开关管的第一极和第二极均是指开关管中的源极和漏极。具体的，第一极为源极还是漏极，与开关管的类型有关。示例的，本示例中，图7A中第二开关管SW2的第一极为漏极，第二开关管SW2的第二极为源极。
其中，第二开关管SW2的第二栅极与第一开关管21的第一栅极Gate1耦接，第二开关管SW2的阈值电压与第一开关管21的阈值电压大小可以相等。也就是说，第一控制信号控制第一开关管21和第二开关管SW2同步开启，同步关断。
第一控制信号控制第一开关管21和第二开关管SW2的开启或关断，通常认为，在第一控制信号相对第一漏极Drain1和第二漏极Drain2之间的低电位的电位差高于第一开关管21和第二开关管SW2的阈值电压时，第一开关管21和第二开关管SW2开启。在第一控制信号相对第一漏极Drain1和第二漏极Drain2之间的低电位的电位差低于第一开关管21和第二开关管SW2的阈值电压时，第一开关管21和第二开关管SW2关断。
下拉电路包括第二电阻R2，第二电阻R2的第一端与衬底极Sub耦接，第二电阻R2的第二端与参考地端GND耦接。
在一些实施例中，第一开关管21和第二开关管SW2可以同为HEMTs器件，也可以同为MOSFET器件。当然，二者也可以为不同类型的器件。
在一些实施例中，第一开关管21和第二开关管SW2共用同一衬底极Sub。
在一些实施例中，第一电阻R1集成在上述衬底极Sub上。
在一些实施例中，第二电阻R2也集成在衬底极Sub上。
示例的，第一开关管21为HEMTs器件，第二开关管SW2为MOSFET器件，MOSFET器件可直接在HEMTs器件的Si衬底(Si衬底为HEMTs器件的衬底极Sub)上形成。第一电阻R1和第二电阻R2通过HEMTs器件的方块电阻形成、且两端的金属层可以与HEMTs器件的第一漏极Drain1和第二漏极Drain2同步形成。
或者，示例的，如图7B所示，第一开关管21和第二开关管SW2同为HEMTs器件，第一开关管21和第二开关管SW2共用同一衬底。第一电阻R1和第二电阻R2通过HEMTs器件的方块电阻形成、且两端的金属层可以与HEMTs器件的第一漏极Drain1和第二漏极Drain2同步形成。
通过将第一开关管21选择为采用GaN(氮化镓)、Ga2O3(氧化镓)或者GaAs(砷化镓)制备的双向HEMTs器件，与双向MOSFET器件相比，理论上相同耐压下、双向HEMTs器件导通阻抗可以降低1个量级，在实际低压应用(30V)中，导通阻抗也可以优化1倍以上。采用2mm*2mm的晶圆级芯片尺寸封装(wafer level chip scale package，WLCSP)封装，HEMTs器件导通阻抗可以达到5ohm以内。同时HEMTs器件无寄生体二极管、结构更简单，且无寄生NPN型三极管结构，HEMTs器件关断时，无需将衬底极Sub的电位下拉至参考地端GND的电位，也可以满足耐压特性。
例如，如图7C所示，充电保护电路20的制备方法，包括：
Step1：选择衬底。
其中，该衬底用于作为第一开关管21的衬底极Sub。例如，可以是Si衬底。
Step2：在衬底上形成成核层(nucleation layer)。
其中，形成成核层40的方法，例如可以通过金属有机化合物化学气相沉淀(metal-organic chemical vapor deposition，MOCVD)生长法或分子束外延(molecular beamepitaxy，MBE)生长法等。
成核层40的材料，例如，可以包括GaN、AlGaN(铝镓氮)、AlN(氮化铝)中一种或多种。
成核层，用于提供成核中心，促进缓冲层的外延生长。
Step3：在成核层上形成缓冲层(buffer layer)。
其中，形成缓冲层的方法，例如可以采用MOCVD工艺外延生长Al(铝)组分逐渐降低的AlGaN渐变层。
示例的，通过MOCVD工艺，在成核层上依次形成Al0.8Ga0.2N层、Al0.5Ga0.5N层、Al0.2Ga0.8N层、及GaN层，以形成缓冲层。
Step4：在缓冲层上形成沟道层(channel layer)。
其中，形成沟道层的方法，例如可以通过MOCVD生长法或MBE生长法等。
沟道层的材料，例如，可以包括GaN、InGaN、InAlN(铟氮化铝)、ScAlN(钪氮化铝)中一种或多种。
Step5：在沟道层上形成势垒层(barrier layer)。
形成势垒层的方法，例如可以通过MOCVD生长法或MBE生长法等。
势垒层的材料，例如，可以包括AlGaN、InAlN、AlN、ScAlN、InAlGaN中一种或多种。
其中，沟道层和势垒层的材料不相同。示例的，沟道层的材料包括GaN，势垒层的材料包括AlGaN。
Step6：在势垒层上形成p型薄膜。
其中，形成p型薄膜的方法，例如可以通过MOCVD生长法或MBE生长法等。
栅帽薄膜的材料，例如，可以是p-GaN、p-AlGaN等。
Step7：在p型薄膜上形成栅金属层。
栅金属层包括第一开关管21的第一栅极Gate1，和第二开关管SW2的第二栅极Gate2。
其中，形成栅金属层的方法，例如可以通过构图工艺(包括成膜、光刻等步骤)形成。
栅金属层的材料，例如，可以是Ti、TiN、Ni或者钯(Pd)等。
需要说明的是，图7B中示意的多个第一栅极Gate1仅是第一开关管21的第一栅极Gate1的多个信号引出点，作为引出点的多个第一栅极Gate1耦接后接收第一控制信号。
Step8：以栅金属层为掩膜刻蚀p型薄膜形成栅帽层。
其中，栅帽层，用于调节势垒层-沟道层异质结结构的能带结构，使栅帽层正下方的2DEG耗尽、其他区域保留2DEG。使得HEMTs器件中2DEG在无偏压的情况下处于夹断状态，2DEG在第一漏极Drain1和第二漏极Drain2之间的沟道层内无法连通流动，HEMTs器件处于关闭状态，使得HEMTs器件为常关器件。栅帽层的材料，例如可以是p-GaN、p-AlGaN等。
Step9：通过深刻蚀(through GaN via，TGV)去除部分区域的外延层。
该步骤一方面可以形成切割道，另一方面可以形成用于使第二开关管SW2的第二极与衬底极Sub连接通孔。
Step10：形成源漏金属层。
其中，源漏金属层包括第一漏极Drain1、第二漏极Drain2、第二开关管SW2的第一极和第二极、第一电阻R1的第一端金属和第二端金属、以及第二电阻R2的第一端金属和第二端金属。
形成源漏金属层的方法，例如可以通过构图工艺(包括成膜、光刻等步骤)形成。
源漏金属层的材料，例如，可以为依次层叠的钛(Ti)层、Al层、镍(Ni)层和金(Au)层，即源漏金属层为Ti/Al/Ni/Au。或者，源漏金属层的材料可以为依次层叠的Ti层、Al层、Ti层和Au层，即源漏金属层为Ti/Al/Ti/Au。或者，源漏金属层的材料可以为依次层叠的Ti层、Al层和锡(TiN)层，即源漏金属层为Ti/Al/TiN。或者，源漏金属层的材料可以为依次层叠的钽(Ta)层、Al层和TiN层，即源漏金属层为Ta/Al/TiN。或者，源漏金属层的材料可以为依次层叠的Ta层、Al层和Ta层，即源漏金属层为Ta/Al/Ta。
需要说明的是，图7B中示例的第一开关管21，示例出了多组第一漏极Drain1和第二漏极Drain2，但实则电路应用中的第一开关管21可以简化为一组第一漏极Drain1和第二漏极Drain2。图7B中示意的多个第一漏极Drain1仅是第一开关管21的第一漏极Drain1的多个信号引出点，作为引出点的多个第一漏极Drain1耦接。同理，图7B中示意的多个第二漏极Drain2仅是第一开关管21的第二漏极Drain2的多个信号引出点，作为引出点的多个第二漏极Drain2耦接。
Step11：形成器件之间的隔离区。
形成隔离区的方法，例如可以通过注入工艺或刻蚀工艺形成，以使不同功能器件之间具有电子阻断的功效。
在一些实施例中，如图7B所示，为了避免第一开关管21和第二开关管SW2之间信号干扰，在第一开关管21和第二开关管SW2之间形成隔离区。
当然，根据需要，也可以在第二开关管SW2和第二电阻R2之间形成隔离区。或者，在其他需要形成隔离区的地方形成隔离区，以降低器件之间的干扰。或者，根据需要，也可以不形成隔离区。即，制备充电保护电路20的过程中，无需执行步骤Step11。
Step12：形成钝化层。
其中，钝化层上的过孔露出源漏金属层和栅金属层。图7B中未示意出钝化层。
Step13：形成走线层。
其中，走线层包括使多个第一漏极Drain1引出点耦接的第一走线1，使多个第二漏极Drain2引出点耦接的第二走线2，使多个第一栅极Gate1引出点、第二栅极Gate2、以及第一电阻R1的第一端耦接的第三走线3，使第二开关管SW2的第二极与第二电阻R2的第一端耦接的第四走线4。其中，第二开关管SW2的第二极与衬底极Sub耦接，第二电阻R2的第一端通过走线4与第二开关管SW2的第二极耦接，以实现第二电阻R2的第一端与衬底极Sub耦接。
需要说明的是，在制备充电保护电路20时，根据需要，上述Step13可以包括，也可以不包括，本申请实施例以制备充电保护电路20时包括上述Step13为例进行示意。
通过上述方法制备得到的充电保护电路20如图7B所示，上拉电路22中的第二开关管SW2的第二栅极Gate2与第一栅极Gate1耦接，第二开关管SW2的第一极与第一电阻R1的第二端耦接，第二开关管SW2的第二极与衬底极Sub耦接。第一电阻R1的第一端与第一栅极Gate1耦接。下拉电路23中的第二电阻R2的第一端与衬底极Sub耦接，第二电阻R2的第二端与参考地端GND耦接。
基于此，上述图7A所示的充电保护电路20，如图7D所示，在正常有线充电时，第一栅极Gate1接收的第一控制信号为高电平开启信号，第一栅极Gate1控制第一开关管21开启。第二开关管SW2的第二栅极Gate2同样接收第一控制信号，第二开关管SW2的阈值电压与第一开关管21的阈值电压可以基本相同，第二栅极Gate2控制第二开关管SW2开启。在第二开关管SW2完全开启的情况下，第二开关管SW2的阻抗<<第一电阻R1和第二电阻R2的阻抗。因此，第一栅极Gate1接收的控制第一开关管21开启的第一控制信号(高电平信号)经第一电阻R1和第二开关管SW2后，在第一电阻R1和第二电阻R2的分压作用下，将衬底极Sub的电位调整至阈值(例如R2/(R1+R2)*VGate1)，确保第一开关管21的导通特性不受影响。
也就是说，衬底极Sub的电位VSub近似为VSub＝R2/(R1+R2)*VGate1。即，阈值点位近似为VSub＝R2/(R1+R2)*VGate1。其中，VGate1为第一栅极Gate1的电压。因此，通过调整第一电阻R1和第二电阻R2的大小，或者理解为调整第一电阻R1和第二电阻R2的比例，可使在第一开关管21开启时，衬底极Sub的电位VSub在VDrain1～VGate1之间任意调整，以适当改善器件导通电阻。
关于第一电阻R1和第二电阻R2的比值的选取，在一些实施例中，第一电阻R1与第二电阻R2的比值等于第一栅极Gate1的电位与第一漏极Drain1的电位的比值。即，R1/R2＝VGate1/VDrain1。
在这种情况下，第一电阻R1和第二电阻R2的分压，使得VSub＝VDrain1，即，VSub-VDrain1＝0。也就是说，阈值电压为第一漏极Drain1的电压。即，在正常充电时，将衬底极Sub的电位调整至第一漏极Drain1的电位，第一开关管21的导通阻抗不受影响。且第二开关管SW2的栅极压降近似为第一开关管21的栅极压降，第一栅极和第二栅极的可靠性不受影响。
例如，第一开关管21开启时，VDrain1≈VDrain2＝30V，VGate1＝35V，选取R1：R2＝VGate1：VDrain1＝1：6时，VSub＝VDrain1＝VDrain2＝30V。
通过使衬底极Sub和第一漏极Drain1之间的压降相对较小，例如，VSub-VDrain1＝0，衬底极Sub和第一漏极Drain1之间的漏电(通过缓冲层)相对较小、减小衬底极Sub电位较高时的电子俘获效应，对动态阻抗影响较小。
在另一些实施例中，第一电阻R1与第二电阻R2的比值小于第一栅极Gate1的电位与第一漏极Drain1的电位的比值。即，R1/R2<VGate1/VDrain1。
在这种情况下，0<VSub-VDrain1<VGate1-VDrain1，VDrain1<VSub≤VGate1即，在正常充电时，将衬底极Sub的电位调整至大于第一漏极Drain1的电位，第一开关管21的导通阻抗不受影响，且第二开关管SW2的栅极压降近似为第一开关管21的栅极压降，第一栅极和第二栅极的可靠性不受影响。
例如，第一开关管21开启时，VDrain1≈VDrain2＝30V，VGate1＝35V，选取R1：R2＝VGate1：VDrain1＝2：33时，VSub＝33/35*35＝33V。
第一开关管21开启时，适当提高衬底极Sub的电位，衬底的正背栅效应增加，有助于提高第一开关管21沟道的2DEG浓度、降低导通阻抗。且衬底极Sub的电位Vsub可以在VDrain1～VGate1之间任意调整，以适当改善器件导通电阻。
在一些实施例中，第一电阻R1为可变电阻，第二电阻R2为可变电阻。
这样一来，在充电保护电路20驱动过程中，可根据需要调整第一电阻R1和第二电阻R2的比值，从而提高衬底极Sub的电位，以达到动态的提高第一开关管21沟道的2DEG浓度、降低导通阻抗的效果。
一方面第二开关管SW2关断时的漏电通常为uA量级，即，关断阻抗为GΩ量级，第二电阻R2的阻抗要小于第二开关管SW2的阻抗，因此第二电阻R2的不能太大。另一方面，第一开关管SW1导通时，衬底极Sub与固定信号端之间的漏电要小，因此，第二电阻R2不能太小。基于此，在一些实施例中二电阻R2的取值范围在kΩ～MΩ量级。
在有线充电的供电端出现浪涌或者无线充电时，第一栅极Gate1接收的第一控制信号变为低电平关断信号，控制第一开关管21关断。此时，第二开关管SW2同样在第一控制信号的控制下关断。在第二开关管SW2关断的情况下，第二开关管SW2的阻抗+第一电阻R1的阻抗>>第二电阻R2的阻抗。因此，第一栅极Gate1接收的控制第一开关管21关断的第一控制信号(低电平信号)经第一电阻R1和第二开关管SW2后，在第一电阻R1、第二开关管SW2和第二电阻R2的分压作用下，将衬底极Sub的电位调整至固定信号端的电位(例如参考地端GND的电位0)。
第二电阻R2与固定信号端耦接，第一开关管21关断时，将衬底极Sub的电位调整至固定信号端的电位，而固定信号端的电位小于第一漏极Drain1和第二漏极Drain2中的低电位。因此，充电保护电路20可以使第一开关管21的击穿特性、耐压特性不受影响。
图7A所示的充电保护电路20中，上拉电路22位于第一开关管21的第一栅极Gate1和衬底极Sub之间，下拉电路23位于衬底极Sub和固定信号端之间。因此，利用分压原理，通过对上拉电路22和下拉电路23阻抗之比进行调节，可使得导通时第一开关管21衬底极Sub的电位VSub位于VDrain1≤VSub≤VGate1-Vth_21之间，其中，Vth_21为第一开关管21的阈值电压。
另外，第一开关管21导通时，通过适当调节衬底极Sub的背栅电压，可以在保障衬底极Sub-第一漏极Drain1之间漏电较小时，进一步调节沟道2DEG浓度，使得导通阻抗进一步降低。
再者，第一开关管21的第一栅极Gate1和第二开关管SW2的第二栅极Gate2耦接，二者接收相同的第一控制信号，可降低对驱动电路10的要求。
关于上拉电路22和下拉电路23的结构，在另一些实施例中，如图8A所示，上拉电路22包括钳位二极管221和第二开关管SW2，下拉电路23包括第二电阻R2。
第二开关管SW2的第二栅极与第一开关管21的第一栅极Gate1耦接，第二开关管SW2的第一极与钳位二极管221的第二端耦接，第二开关管SW2的第二极与衬底极Sub耦接。
钳位二极管221的第一端与第一开关管21的第一栅极Gate1耦接，钳位二极管221的第二端通过上述第二开关管SW2与衬底极Sub耦接。
图8A所示的下拉电路23的结构，与图7A所示的下拉电路23的结构相同，可参考相关描述，此处不再赘述。
图8A所示的上拉电路22的结构，与图7A所示的上拉电路22的不同之处在于，利用钳位二极管221自身的压降作为等效电阻，利用分压原理，来调整衬底极Sub的电位。分压原理和第一开关管21和第二开关管SW2可参考上述关于图7A所示的充电保护电路20的相关描述。
基于此，在充电保护电路20驱动过程中，在正常有线充电时，第一栅极Gate1和第二栅极Gate2接收的第一控制信号为开启信号，第一栅极Gate1控制第一开关管21开启。第二开关管SW2的阈值电压与第一开关管21的阈值电压相同，第二开关管SW2开启。钳位二极管221的第一端接收开启信号，使得钳位二极管221导通，钳位二极管221自身导通后的压降，使得第一控制信号经钳位二极管221后电位降低，将衬底极Sub的电位调整至阈值(例如VGate1-Vdiode)，确保第一开关管21的导通特性不受影响。
其中，通过调整钳位二极管221自身导通后的压降Vdiode，可以调整阈值。
也就是说，将钳位二极管221等效为上述第一电阻R1，因此，钳位二极管221和第二电阻R2的选取，可以参考上述关于第一电阻R1和第二电阻R2的选取原理。
在有线充电出现浪涌或者无线充电时，第一栅极Gate1和第二栅极Gate2接收的第一控制信号为关断信号，第一栅极Gate1控制第一开关管21关断。第二开关管SW2的阈值电压与第一开关管21的阈值电压相同，第二栅极Gate2控制第二开关管SW2关断。在第二开关管SW2关断的情况下，第二开关管SW2的阻抗+钳位二极管221的阻抗>>第二电阻R2的阻抗。因此，第一栅极Gate1接收的控制第一开关管21关断的第一控制信号经钳位二极管221和第二开关管SW2后，在钳位二极管221、第二开关管SW2和第二电阻R2的分压作用下，将衬底极Sub的电位调整至固定信号端的电位(例如参考地端GND的电位0)。第二电阻R2与固定信号端耦接，第一开关管21关断时，将衬底极Sub的电位调整至固定信号端的电位，确保第一开关管21的耐压特性不受影响。
关于钳位二极管221，在一些实施例中，如图8B所示，钳位二极管221的第一端为阳极、和第一开关管21的第一Gate1栅极耦接，钳位二极管221的第二端为阴极、通过第二开关管SW2和衬底Sub耦接。
示例的，钳位二极管21为PN二极管、肖特基二极管(schottky barrier diode，SBD)或者由晶体管中源极和栅极短接后构成的等效二极管等。
其中，上述晶体管，例如可以为金属氧化物薄膜晶体管、HEMTs等。
关于钳位二极管221的数量，如图8B所示，上拉电路22包括一个钳位二极管221。
或者，如图8C所示，上拉电路22包括多个串联的钳位二极管。
其中，多个串联的钳位二极管221，可以理解为，最靠近第一栅极Gate1的钳位二极管221的阳极与第一栅极Gate1耦接，最靠近第一栅极Gate1的钳位二极管221的阴极，与下一个钳位二极管221的阳极耦接。以此类推，钳位二极管221的阴极和另一个钳位二极管221的阳极耦接。最靠近第二开关管SW2的钳位二极管221的阴极与第二开关管SW2的第一极耦接。
示例的，多个串联的钳位二极管221例如可以是多个阈值电压Vth＝0.7V/单级的PN二极管串联，或者是多个阈值电压Vth≈0.3V/单级的肖特基二极管串联。
如图8D所示，以上拉电路22包括两个由常规HEMTs器件的源极和栅极短接后构成的二极管为例，对图8A所示的充电保护电路20的制备方法进行说明。
图8D所示的充电保护电路20的制备方法，与上述图7C所示的充电保护电路的制备方法，步骤相同。不同之处在于，Step7形成的栅金属层的结构不同，Step10形成的源漏金属层的结构不同，Step13形成的走线层的结构也不同。
例如，充电保护电路20的制备方法，包括：
Step1：选择衬底。
Step2：在衬底上形成成核层。
Step3：在成核层上形成缓冲层。
Step4：在缓冲层上形成沟道层。
Step5：在沟道层上形成势垒层。
Step6：在势垒层上形成p型薄膜。
Step7：在p型薄膜上形成栅金属层。
其中，如图8D所示，栅金属层包括第一开关管21的第一栅极Gate1、第二开关管SW2的第二栅极Gate2、以及作为二极管的HEMTs器件的栅极G。
Step8：以栅金属层为掩膜刻蚀p型薄膜形成栅帽层。
Step9：通过深刻蚀去除部分区域的外延层。
Step10：形成源漏金属层。
其中，如图8D所示，源漏金属层包括第一漏极Drain1、第二漏极Drain2、第二开关管SW2的第一极和第二极、作为二极管的HEMTs器件的源极S和漏极D、以及第二电阻R2的第一端金属和第二端金属。
Step11：形成器件之间的隔离区。
Step12：形成钝化层。
Step13：形成走线层。
其中，如图8D所示，走线层包括使多个第一漏极Drain1引出点耦接的第一走线1，使多个第二漏极Drain2引出点耦接的第二走线2，使多个第一栅极Gate1引出点、第二栅极Gate2、以及作为二极管的HEMTs器件的栅极G(钳位二极管221的阳极)耦接的第三走线3，使第二开关管SW2的第二极与第二电阻R2的第一端耦接的第四走线4，使作为二极管的HEMTs器件的漏极D(钳位二极管221的阴极)与第二开关管SW2的第一极耦接的第五走线5。
通过上述方法制备得到的充电保护电路20，如图8D所示，上拉电路22中的第二开关管SW2的第二栅极与第一开关管21的第一栅极Gate1耦接，第二开关管SW2的第一极与钳位二极管221的第二端耦接，第二开关管SW2的第二极与衬底极Sub耦接。钳位二极管221的第一端与第一开关管21的第一栅极Gate1耦接，钳位二极管221的第二端通过上述第二开关管SW2与衬底极Sub耦接。下拉电路23中的第二电阻R2的第一端与衬底极Sub耦接，第二电阻R2的第二端与参考地端GND耦接。
基于此，上述图8C所示的充电保护电路20，在充电保护电路20驱动过程中，如图8E所示，在正常有线充电时，第一栅极Gate1和第二栅极Gate2接收的第一控制信号为高电平开启信号，第一栅极Gate1控制第一开关管21开启。第二开关管SW2的阈值电压与第一开关管21的阈值电压相同，第二开关管SW2同样在第二栅极Gate2的控制下开启。钳位二极管221的第一端接收高电平开启信号，使得钳位二极管221正向导通，钳位二极管221自身的钳位电压，使得第一控制信号经钳位二极管221后电位降低，将衬底极Sub的电位调整至阈值(例如VGate1-Vdiode)，确保第一开关管21的导通特性不受影响。
其中，通过调整钳位二极管221自身导通后的压降Vdiode，可以调整阈值。
例如，通过调节多级串联钳位二极管221的级数，使得导通时多级串联钳位二极管221的压降Vdiode在0～VGate1-VDrain1变化，以使得衬底极Sub的电位在VDrain1～VGate1之间变化。
例如，第一开关管21开启时，VGate1＝VDrain1+5V，上拉电路22包括7级串联的PN二极管、单个PN二极管的导通压降例如0.7V，则VSub＝VGate1-Vdiode≈VDrain1。即，在正常充电时，将衬底极Sub的电位调整至第一漏极Drain1的电位，第一开关管21的导通阻抗不受影响。且第二开关管SW2的栅极压降近似为第一开关管21的栅极压降，第一栅极和第二栅极的可靠性不受影响。
在有线充电出现浪涌或者无线充电时，第一栅极Gate1和第二栅极Gate2接收的第一控制信号为低电平关断信号，第一栅极Gate1控制第一开关管21关断。第二开关管SW2的阈值电压与第一开关管21的阈值电压相同，第二开关管SW2同样在第二栅极Gate2的控制下关断。第二开关管SW2关断，钳位二极管221的驱动电流降低，使得钳位二极管221截止。在第二开关管SW2关断、钳位二极管221截止的情况下，第二开关管SW2的阻抗+钳位二极管221的阻抗>>第二电阻R2的阻抗。因此，第一栅极Gate1接收的控制第一开关管21关断的第一控制信号(低电平信号)经钳位二极管221和第二开关管SW2后，在钳位二极管221、第二开关管SW2和第二电阻R2的分压作用下，将衬底极Sub的电位调整至固定信号端的电位(例如参考地端GND的电位0)。第二电阻R2与固定信号端耦接，第一开关管21关断时，将衬底极Sub的电位调整至固定信号端的电位，确保第一开关管21的耐压特性不受影响。
关于钳位二极管221，在一些实施例中，如图8F所示，钳位二极管221的第一端为阴极、和第一开关管21的第一Gate1栅极耦接，钳位二极管221的第二端为阳极、通过第二开关管SW2和衬底Sub耦接。
示例的，钳位二极管221为齐纳二极管(zener diode)。
关于钳位二极管221的数量，如图8F所示，上拉电路22包括一个钳位二极管221。
或者，如图8G所示，上拉电路22包括多个串联的钳位二极管。
其中，多个串联的钳位二极管221，可以理解为，最靠近第一栅极Gate1的钳位二极管221的阴极与第一栅极Gate1耦接，最靠近第一栅极Gate1的钳位二极管221的阳极，与下一个钳位二极管221的阴极耦接。以此类推，钳位二极管221的阳极和另一个钳位二极管221的阴极耦接。最靠近第二开关管SW2的钳位二极管221的阳极与第二开关管SW2的第一极耦接。
基于此，上述图8F所示的充电保护电路20，在充电保护电路20驱动过程中，如图8E所示，在正常有线充电时，第一栅极Gate1和第二栅极Gate2接收的第一控制信号为高电平开启信号，第一栅极Gate1控制第一开关管21开启。第二开关管SW2的阈值电压与第一开关管21的阈值电压相同，第二开关管SW2同样在第二栅极Gate2的控制下开启。钳位二极管221的第一端接收高电平开启信号，使得钳位二极管221反向导通，钳位二极管221自身的反向钳位电压，使得第一控制信号经钳位二极管221后电位降低，将衬底极Sub的电位调整至阈值(例如VGate1-Vdiode)，确保第一开关管21的导通特性不受影响。
其中，通过改变齐纳二极管的结构，调整钳位二极管221自身反向钳位电压的大小，可以调整阈值，使得反向导通时钳位二极管221的压降Vdiode在0～VGate1-VDrain1变化，以使得衬底极Sub的电位在VDrain1～VGate1之间变化。
在有线充电出现浪涌或者无线充电时，第一栅极Gate1和第二栅极Gate2接收的第一控制信号为低电平关断信号，第一栅极Gate1控制第一开关管21关断。第二开关管SW2的阈值电压与第一开关管21的阈值电压相同，第二开关管SW2同样在第二栅极Gate2的控制下关断。钳位二极管221的驱动电流降低，使得钳位二极管221处于截止状态。在第二开关管SW2关断的情况下，第二开关管SW2的阻抗+钳位二极管221的阻抗>>第二电阻R2的阻抗。因此，第一栅极Gate1接收的控制第一开关管21关断的第一控制信号(低电平信号)经钳位二极管221和第二开关管SW2后，在钳位二极管221、第二开关管SW2和第二电阻R2的分压作用下，将衬底极Sub的电位调整至固定信号端的电位(例如参考地端GND的电位0)。第二电阻R2与固定信号端耦接，第一开关管21关断时，将衬底极Sub的电位调整至固定信号端的电位，确保第一开关管21的耐压特性不受影响。
如图8A所示的充电保护电路20，采用钳位二极管221作为上拉电路22的核心组件，衬底极Sub的电位VSub可以仅通过第一开关管21的第一栅极的电压VGate1和钳位二极管221的钳位电压Vdiode来调整。基于此，本示例中的充电保护电路20，通过在第一栅极Gate1与衬底极Sub之间设置上拉电路22，在衬底极Sub与固定信号端之间设置下拉电路23。使得在第一开关管21开启时，上拉电路22和下拉电路23使得第一栅极Gate1与衬底极Sub之间的电压偏置为预期电位，进而使得衬底极Sub的电位调整至阈值(例如等于或者近似等于第一漏极Drain1和第二漏极D rain2的电位)。可以避免衬底极Sub存储电荷造成的负背栅效应导致导通电阻退化的现象。在第一开关管21关断时，一方面第一栅极Gate1的电压逐渐降低、衬底极Sub的电位跟随第一栅极Gate1的电位降低。另一方面，上拉电路22使得第一栅极Gate1-衬底极Sub近似开路、下拉电路23使得衬底极Sub-固定信号端近似短路，从而将衬底极Sub的电位调整为近似等于参考地端GND的电位，确保第一开关管21的击穿特性完全不受影响。
示例二
示例二与示例一的不同之处在于，上拉电路22中不包括第二开关管SW2，结构相对简化。这样一来，下拉电路23，用于在第一开关管21关断时，将衬底极Sub的电位调整至位于第一开关管21关断时第一栅极Gate1的电位与固定信号端的电位之间的电位，不再调整至固定信号端的电位。
如图9A所示，充电保护电路20包括第一开关管21、上拉电路22以及下拉电路23。
第一开关管21与示例一所示的第一开关管21的结果可以相同，可参考上述示例一中关于第一开关管21的相关描述，此处不再赘述。
上拉电路22，与第一栅极Gate1和衬底极Sub耦接，用于在第一开关管21开启时，将衬底极Sub的电位调整至阈值。
下拉电路23，与衬底极Sub和固定信号端耦接，用于在第一开关管21关断时，将衬底极Sub的电位调整至第一栅极Gate1(第一开关管21关断时的电位)与固定信号端之间的电位。
基于此，本示例提供的充电保护电路20的驱动过程包括：
在正常有线充电时(电子设备被充电)，第一开关管21在第一栅极Gate1接收的第一控制信号的控制下开启，第一漏极Drain1将接收的供电电压Vsupply传输至第二漏极Drain2后输出。同时，上拉电路22将衬底极Sub的电位调整至阈值。
在正常反向充电时(电子设备对外部设备充电)，第一开关管21在第一栅极Gate1接收的第一控制信号的控制下开启，第二漏极Drain2将接收的放电电压传输至第一漏极Drain1后输出。同时，上拉电路22将衬底极Sub的电位调整至阈值。
正常有线充电和正常反向充电的原理相同，以下仅以在正常有线充电为例进行说明。
在有线充电出现浪涌或者无线充电时，第一开关管21在第一栅极Gate1接收的第一控制信号的控制下关断，下拉电路23将衬底极Sub的电位调整至第一栅极Gate1与固定信号端之间的电位。
在一些实施例中，如图9A所示，上拉电路22包括第一电阻R1，第一电阻R1的第一端与第一栅极Gate1耦接，第一电阻R1的第二端与衬底极Sub耦接。在这种情况下，上拉电路22也可以称之为上拉电阻。
下拉电路23包括第二电阻R2，第二电阻R2的第一端与衬底极Sub耦接，第二电阻R2的第二端与固定信号端(例如参考地端GND)耦接。在这种情况下，上拉电路23也可以称之为下拉电阻。
也就是说，图9A所示的充电保护电路20，与图7A所示的充电保护电路20的不同之处在于，图9A所示的充电保护电路20中，上拉电路22包括第一电阻R1，不包括第二开关管SW2。
在一些实施例中，第一电阻R1和/或第二电阻R2集成在第一开关管21的衬底上。
基于此，示例的，在制备充电保护电路20时，制备方法与图7C所示的制备方法流程相同，如图9B所示，无需与第一开关管21同步制备第二开关管22。
例如，充电保护电路20的制备方法，与图7C所示的充电保护电路的制备方法，步骤相同。不同之处在于：Step7形成的栅金属层的结构不同，Step10形成的源漏金属层的结构不同，Step13形成的走线层的结构也不同。
例如，充电保护电路20的制备方法，包括：
Step1：选择衬底。
Step2：在衬底上形成成核层。
Step3：在成核层上形成缓冲层。
Step4：在缓冲层上形成沟道层。
Step5：在沟道层上形成势垒层。
Step6：在势垒层上形成p型薄膜。
Step7：在p型薄膜上形成栅金属层。
其中，如图9B所示，栅金属层包括第一开关管21的第一栅极Gate1。
Step8：以栅金属层为掩膜刻蚀p型薄膜形成栅帽层。
Step9：通过深刻蚀去除部分区域的外延层。
Step10：形成源漏金属层。
其中，如图9B所示，源漏金属层包括第一漏极Drain1、第二漏极Drain2、第一电阻R1的第一端金属和第二端金属、以及第二电阻R2的第一端金属和第二端金属。
Step11：形成器件之间的隔离区。
Step12：形成钝化层。
Step13：形成走线层。
其中，如图9B所示，走线层包括使多个第一漏极Drain1引出点耦接的第一走线1，使多个第二漏极Drain2引出点耦接的第二走线2，使多个第一栅极Gate1引出点以及第一电阻R1的第一端耦接的第三走线3，使第一电阻R1的第二端与第二电阻R2的第一端耦接的第四走线4。
通过上述方法制备得到的充电保护电路20，如图9B所示，上拉电路22中的第一电阻R1的第一端与第一栅极Gate1耦接，上拉电路22中的第一电阻R1的第二端与衬底极Sub耦接。下拉电路23中的第二电阻R2的第一端与衬底极Sub耦接，下拉电路23中的第二电阻R2的第二端与参考地端GND耦接。
基于此，上述图9A所示的充电保护电路20，在充电保护电路20驱动过程中，如图9C所示，在正常有线充电时，第一栅极Gate1接收的第一控制信号为高电平开启信号，控制第一开关管21开启。第一栅极Gate1接收的控制第一开关管21开启的第一控制信号(高电平信号)经第一电阻R1后，在第一电阻R1和第二电阻R2的分压作用下，将衬底极Sub的电位调整至阈值，确保第一开关管21的导通特性不受影响。
在有线充电出现浪涌或者无线充电时，第一栅极Gate1接收的第一控制信号为低电平关断信号，控制第一开关管21关断。第一栅极Gate1接收的控制第一开关管21关断的第一控制信号(低电平信号)经第一电阻R1和第二开关管SW2后，在第一电阻R1和第二电阻R2的分压作用下，将衬底极Sub的电位调整至第一栅极Gate1与固定信号端之间的电位。
由于在第一开关管21关断时，衬底极Sub的电位只要小于第一漏极Drain1和第二漏极Drain2中的低电位，即可保证第一开关管21的耐压特性不受影响。而通常情况下，第一开关管21关断时第一栅极Gate1的电位小于第一漏极Drain1和第二漏极Drain2中的低电位，且第一漏极Drain1和第二漏极Drain2的电位均大于0。因此，将衬底极Sub的电位调整至第一栅极Gate1与固定信号端之间的电位，可确保衬底极Sub的电位小于第一漏极Drain1和第二漏极Drain2中的低电位，第一开关管21的击穿特性、耐压特性不受影响。
示例的，关断时，第一栅极Gate1、第一漏极Drain1及第二漏极Drain2的电位均大于0，固定信号端的电位小于等于0。由于第一栅极Gate1的电位小于第一漏极Drain1和第二漏极Drain2中的低电位，因此，衬底极Sub的电位在第一栅极Gate1与固定信号端之间，那么，衬底极Sub的电位必然小于第一漏极Drain1和第二漏极Drain2中的低电位。
例如，第一栅极Gate1的电位为2，固定信号端的电位为0。衬底极Sub的电位为1，小于第一漏极Drain1和第二漏极Drain2中的低电位。
或者，示例的，第一栅极Gate1的电位小于等于0，固定信号端的电位小于等于0。衬底极Sub的电位在第一栅极Gate1与固定信号端之间，那么，衬底极Sub的电位必然小于0。而通常情况下，第一漏极Drain1和第二漏极Drain2的电位均大于0，因此，衬底极Sub的电位必然小于第一漏极Drain1和第二漏极Drain2中的低电位。
例如，第一栅极Gate1的电位为-2，固定信号端的电位为0。衬底极Sub的电位为-1，小于第一漏极Drain1和第二漏极Drain2中的低电位。
例如，第一栅极Gate1的电位为0，固定信号端的电位为0。衬底极Sub的电位为0，近似等于第一栅极Gate1的电位，小于第一漏极Drain1和第二漏极Drain2中的低电位。
其中，第一电阻R1和第二电阻R2阻值的选取原则，可参考示例一中的相关描述，此处不再赘述。
在另一些实施例中，如图9D所示，上拉电路22包括钳位二极管221，钳位二极管221的第一端与第一开关管21的第一栅极Gate1耦接，钳位二极管221的第二端与衬底极Sub耦接。
下拉电路23包括第二电阻R2，第二电阻R2的第一端与衬底极Sub耦接，第二电阻R2的第二端与固定信号端(例如参考地端GND)耦接。
示例的，如图9D所示，钳位二极管21为PN二极管、肖特基二极管(schottkybarrier diode，SBD)或者由晶体管中源极和栅极短接后构成的等效二极管等。钳位二极管221的第一端为阳极，钳位二极管221的第二端为阴极。钳位二极管221的阳极与第一栅极Gate1耦接，钳位二极管221的阴极与衬底极Sub耦接。
其中，钳位二极管21可以为一个，也可以为多个，此处仅以钳位二极管21为多个为例进行示意。
也就是说，图9D所示的充电保护电路20与图8C所示的充电保护电路20的结构不同之处在于，图9D所示的充电保护电路20中上拉电路22不包括第二开关管SW2。
基于此，示例的，在制备充电保护电路20时，制备方法与图7C所示的制备方法流程相同，如图9E所示，无需与第一开关管21同步制备第二开关管22。
例如，充电保护电路20的制备方法，与图7C所示的充电保护电路的制备方法，步骤相同。不同之处在于：Step7形成的栅金属层的结构不同，Step10形成的源漏金属层的结构不同，Step13形成的走线层的结构也不同。
例如，充电保护电路20的制备方法，包括：
Step1：选择衬底。
Step2：在衬底上形成成核层。
Step3：在成核层上形成缓冲层。
Step4：在缓冲层上形成沟道层。
Step5：在沟道层上形成势垒层。
Step6：在势垒层上形成p型薄膜。
Step7：在p型薄膜上形成栅金属层。
其中，如图9E所示，栅金属层包括第一开关管21的第一栅极Gate1、以及作为二极管的HEMTs器件的栅极G。
Step8：以栅金属层为掩膜刻蚀p型薄膜形成栅帽层。
Step9：通过深刻蚀去除部分区域的外延层。
Step10：形成源漏金属层。
其中，如图9E所示，源漏金属层包括第一漏极Drain1、第二漏极Drain2、作为二极管的HEMTs器件的源极S和漏极D、以及第二电阻R2的第一端金属和第二端金属。
Step11：形成器件之间的隔离区。
Step12：形成钝化层。
Step13：形成走线层。
其中，如图9E所示，走线层包括使多个第一漏极Drain1引出点耦接的第一走线1，使多个第二漏极Drain2引出点耦接的第二走线2，使多个第一栅极Gate1引出点、以及作为二极管的HEMTs器件的栅极G(钳位二极管221的阳极)耦接的第三走线3，以及使作为二极管的HEMTs器件的漏极D(钳位二极管221的阴极)与第二电阻R2的第一端耦接的第四走线4。
通过上述方法制备得到的充电保护电路20，如图9E所示，上拉电路22中的钳位二极管221的第一端与第一开关管21的第一栅极Gate1耦接，钳位二极管221的第二端与衬底极Sub耦接。下拉电路23中的第二电阻R2的第一端与衬底极Sub耦接，第二电阻R2的第二端与参考地端GND耦接。
基于此，上述图9D所示的充电保护电路20，在充电保护电路20驱动过程中，如图9C所示，在正常有线充电时，第一栅极Gate1接收的第一控制信号为高电平开启信号，第一栅极Gate1控制第一开关管21开启。钳位二极管221的第一端接收高电平开启信号，使得钳位二极管221正向导通，钳位二极管221自身的钳位电压，使得第一控制信号经钳位二极管221后电位降低，将衬底极Sub的电位调整至阈值，确保第一开关管21的导通特性不受影响。
在有线充电出现浪涌或者无线充电时，第一栅极Gate1接收的第一控制信号为低电平关断信号，第一栅极Gate1控制第一开关管21关断。钳位二极管221的第一端接收低电平关断信号，使得钳位二极管221截止。在钳位二极管221和第二电阻R2的分压作用下，将衬底极Sub的电位调整至固定信号端的电位(例如参考地端GND的电位0)。第二电阻R2与固定信号端耦接，第一开关管21关断时，将衬底极Sub的电位调整至第一栅极Gate1与固定信号端之间的电位，确保第一开关管21的耐压特性不受影响。
示例的，如图9F所示，钳位二极管221为齐纳二极管。钳位二极管221的第一端为阴极，钳位二极管221的第二端为阳极。钳位二极管221的阴极与第一栅极Gate1耦接，钳位二极管221的阳极与衬底极Sub耦接。
其中，钳位二极管21可以为一个，也可以为多个，此处仅以钳位二极管21为一个为例进行示意。
也就是说，图9F所示的充电保护电路20与图8F所示的充电保护电路20的结构不同之处在于，图9F所示的充电保护电路20中上拉电路22不包括第二开关管SW2。
基于此，上述图9F所示的充电保护电路20，在充电保护电路20驱动过程中，在正常有线充电时，第一栅极Gate1接收的第一控制信号为高电平开启信号，控制第一开关管21开启。钳位二极管221的第一端接收高电平开启信号，使得钳位二极管221反向导通，钳位二极管221自身的反向钳位电压，使得第一控制信号经钳位二极管221后电位降低，将衬底极Sub的电位调整至阈值，确保第一开关管21的导通特性不受影响。
在有线充电出现浪涌或者无线充电时，第一栅极Gate1接收的第一控制信号为低电平关断信号，第一栅极Gate1控制第一开关管21关断。钳位二极管221的第一端接收低电平关断信号，使得钳位二极管221正向导通。钳位二极管221自身的正向钳位电压，使得第一控制信号经钳位二极管221后电位降低，将衬底极Sub的电位调整至第一栅极Gate1与固定信号端之间的电位，确保第一开关管21的耐压特性不受影响。
本示例的有益效果与示例一的有益效果相同，此处不再赘述。
示例三
示例三与示例一和示例二属于不同结构的充电保护电路20。
如图10A所示，充电保护电路20包括第一开关管21和双向电路24。
第一开关管21，包括第一漏极Drain1、第二漏极Drain2、第一栅极Gate1以及衬底极Sub，第一漏极Drain1用于接收来自第二漏极Drain2的信号，第二漏极Drain2用于接收来自第一漏极Drain1的信号，第一栅极Gate1用于接收第一控制信号，以控制第一开关管21开启或关断。
第一开关管21的结构，可以与示例一中第一开关管21的结构相同，可以参考示例一中关于第一开关管21的描述，此处不再赘述。
双向电路24，与第一漏极Drain1、第二漏极Drain2以及衬底极Sub耦接，用于在控制第一开关管21开启时，将衬底极Sub的电位调整至第一漏极Drain1和第二漏极Drain2之间的电位。在第一开关管21关断时，将衬底极Sub的电位调整至接近第一漏极Drain1和第二漏极Drain2中的低电位。
也就是说，在正常有线充电时(电子设备被充电)，第一开关管21在第一栅极Gate1接收的第一控制信号的控制下开启，第一漏极Drain1将接收的供电电压Vsupply传输至第二漏极Drain2后输出。同时，双向电路24将衬底极Sub的电位调整至第一漏极Drain1和第二漏极Drain2之间的电位。
在正常反向充电时(电子设备对外部设备充电)，第一开关管21在第一栅极Gate1接收的第一控制信号的控制下开启，第二漏极Drain2将接收的放电电压传输至第一漏极Drain1后输出。同时，双向电路24将衬底极Sub的电位调整至第一漏极Drain1和第二漏极Drain2之间的电位。
正常有线充电和正常反向充电的原理相同，以下仅以在正常有线充电为例进行说明。
在有线充电出现浪涌或者无线充电时，第一开关管21在第一栅极Gate1接收的第一控制信号的控制下关断，双向电路24将衬底极Sub的电位调整至第一漏极Drain1和第二漏极Drain2中的低电位。
关于双向电路24的结构，在一些实施例中，如图10B所示，双向电路包括第三开关管SW3和第四开关管SW4。
第三开关管SW3的第三栅极Gate3用于控制第三开关管SW3的开启或关断，第三开关管SW3的第一极与第一漏极Drain1耦接，第三开关管SW3的第二极与衬底极Sub耦接。
第四开关管SW4的第四栅极Gate4用于控制第四开关管SW4的开启或关断，第四开关管SW4的第一极与第二漏极Drain2耦接，第四开关管SW4的第二极与衬底极Sub耦接。
需要说明的是，第一开关管21为双向开关管，包括第一漏极Drain1、第二漏极Drain2、第一栅极Gate1和衬底极Sub。而第三开关管SW3和第四开关管SW4为常规的开关管即可。即，包括源极、漏极和栅极三个端。因此，第三开关管SW3和第四开关管SW4的第一极和第二极互为源极和漏极。本申请实施例中，若无特殊说明，开关管的第一极和第二极均是指开关管中的源极和漏极。具体的，第一极为源极还是漏极，与开关管的类型有关。
示例的，本示例中，第三开关管SW3的第一极为漏极，第三开关管SW3的第二极为源极。第四开关管SW4的第一极为漏极，第四开关管SW4的第二极为源极。
其中，第三开关管SW3和第四开关管SW4可以为MOSFET器件，或者为HEMTs器件。第三开关管SW3和第四开关管SW4可以集成在同一衬底上，第三开关管SW3和第四开关管SW4也可以为分立结构。
在一些实施例中，如图10B所示，第三开关管SW3和第四开关管SW4共源极背靠背串联。以简化第三开关管SW3和第四开关管SW4的结构。
在一些实施例中，如图10C所示，例如可以通过上述充电电路140中的驱动电路10向第三栅极Gate3输出第二控制信号，第三栅极Gate3根据第二控制信号的大小，控制第三开关管SW3的开启或关断。
例如可以通过上述充电电路140中的驱动电路10向第四栅极Gate4输出第二控制信号，第四栅极Gate4根据第二控制信号的大小，控制第四开关管SW4的开启或关断。
根据第二控制信号的大小控制第三开关管SW3和第四开关管SW4的开启或关断，通常认为，在第二控制信号高于第三开关管SW3和第四开关管SW4的阈值电压时，第三开关管SW3和第四开关管SW4开启。在第二控制信号低于第三开关管SW3和第四开关管SW4的阈值电压时，第三开关管SW3和第四开关管SW4关断。
在一些实施例中，如图10D所示，第三开关管SW3的第三栅极Gate3、第四开关管SW4的第四栅极Gate4均与第一开关管21的第一栅极Gate1耦接。
也就是说，第一控制信号和第二控制信号为同一控制信号，第一开关管21、第三开关管SW3和第四开关管SW4同步开启，同步关断。
在一些实施例中，如图10E所示，第一开关管21、第三开关管SW3以及第四开关管SW4均为HEMTs器件。
通过将第一开关管21选择为采用GaN、Ga2O3或者GaAs制备的双向HEMTs器件，与双向MOSFET器件相比，理论上相同耐压下、双向HEMTs器件导通阻抗可以降低1个量级，在实际低压应用(30V)中，导通阻抗也可以优化1倍以上。采用2mm*2mm的晶圆级芯片尺寸封装(wafer level chip scale package，WLCSP)封装，HEMTs器件导通阻抗可以达到5ohm以内。同时HEMTs器件无寄生体二极管、结构更简单，且无寄生NPN型三极管结构，HEMTs器件关断时，无需将衬底极Sub的电位下拉至参考地端GND的电位，也可以满足耐压特性。
在一些实施例中，第一开关管21、第三开关管SW3以及第四开关管SW4共用同一衬底。
示例的，图10E所示的充电保护电路20的制备方法，与上述图7C所示的充电保护电路的制备方法，步骤相同。不同之处在于，Step7形成的栅金属层的结构不同，Step10形成的源漏金属层的结构不同，Step13形成的走线层的结构也不同。
例如，充电保护电路20的制备方法，包括：
Step1：选择衬底。
Step2：在衬底上形成成核层。
Step3：在成核层上形成缓冲层。
Step4：在缓冲层上形成沟道层。
Step5：在沟道层上形成势垒层。
Step6：在势垒层上形成p型薄膜。
Step7：在p型薄膜上形成栅金属层。
其中，如图10E所示，栅金属层包括第一开关管21的第一栅极Gate1、第三开关管SW3的第三栅极Gate3、以及第四开关管SW4的第四栅极Gate4。
Step8：以栅金属层为掩膜刻蚀p型薄膜形成栅帽层。
Step9：通过深刻蚀去除部分区域的外延层。
Step10：形成源漏金属层。
其中，如图10E所示，源漏金属层包括第一漏极Drain1、第二漏极Drain2、第三开关管SW3的第一极和第二极、以及第四开关管SW4的第一极和第二极。
Step11：形成器件之间的隔离区。
Step12：形成钝化层。
Step13：形成走线层。
其中，如图10E所示，走线层包括使多个第一漏极Drain1引出点耦接的第一走线1，使多个第二漏极Drain2引出点耦接的第二走线2，使多个第一栅极Gate1引出点、第三栅极Gate3、以及第四栅极Gate4耦接的第三走线3。
通过上述方法制备得到的充电保护电路20，如图10E所示，双向电路24中的第三开关管SW3的第三栅极Gate3与第一开关管21的第一栅极Gate1耦接，第三开关管SW3的第一极与第一漏极Drain1耦接，第三开关管SW3的第二极与衬底极Sub耦接。第四开关管SW4的第四栅极Gate4与第一开关管21的第一栅极Gate1耦接，第四开关管SW4的第一极与第二漏极Drain2耦接，第四开关管SW4的第二极与衬底极Sub耦接。
基于此，上述图10D所示的充电保护电路20，在充电保护电路20驱动过程中，如图10F所示，在正常有线充电时，第一栅极Gate1接收的第一控制信号为高电平开启信号，控制第一开关管21、第三开关管SW3以及第四开关管SW4开启。在第三开关管SW3和第四开关管SW4的分压作用下，将衬底极Sub的电位调整至第一漏极Drain1和第二漏极Drain2之间的电位，确保第一开关管21的导通特性不受影响。
可以理解的是，第一开关管21开启的情况下，第一开关管21的电阻也可以忽略不计，此时，第一漏极Drain1和第二漏极Drain2的电位相等或者近似相等。这种情况下，将衬底极Sub的电位调整至第一漏极Drain1和第二漏极Drain2之间的电位。可以理解为，衬底极Sub的电位跟随第一漏极Drain1和第二漏极Drain2的电位。
在有线充电出现浪涌时，第一栅极Gate1接收的第一控制信号为低电平关断信号，控制第一开关管21、第三开关管SW3以及第四开关管SW4关断。此时，第一漏极Drain1因浪涌的存在而为高电位，第二漏极Drain2相比第一漏极Drain1为低电位。第三开关管SW3的耐压方向为第一极至第二极(压差大，漏电大，关断阻抗小)，第四开关管SW4的耐压方向为第二极至第一极(压差小，漏电小，关断阻抗大)。因此，关断时第四开关管SW4的阻抗》关断时第三开关管SW3的阻抗。在第三开关管SW3和第四开关管SW4的分压作用下，使得衬底极Sub的电位近似等于第二漏极Drain2的电位，第一开关管21的击穿特性、耐压特性不受影响。
在无线充电时，第一栅极Gate1接收的第一控制信号为低电平关断信号，控制第一开关管21、第三开关管SW3以及第四开关管SW4关断。如图10C所示，此时，第二漏极Drain2因接收无线供电端的供电电压Vsupply而为高电位，第一漏极Drain1相比第二漏极Drain2为低电位。第三开关管SW3的耐压方向为第二极至第一极(压差小，漏电小，关断阻抗大)，第四开关管SW4的耐压方向为第一极至第二极(压差大，漏电大，关断阻抗小)，因此，关断时第三开关管SW3的阻抗》关断时第四开关管SW4的阻抗。在第三开关管SW3和第四开关管SW4的分压作用下，使得衬底极Sub的电位近似等于第一漏极Drain1的电位，第一开关管21的击穿特性、耐压特性不受影响。
将本示例提供的充电保护电路20通过电路仿真工具验证，仿真电路线路图如图10G所示，供电电压Vsupply为20V，通过储能电容C1将充电保护电路20向负载输出的输出电压Vout1在第一开关管21开启时抬高至20V。并通过栅极驱动信号Vpulse控制第一开关管21、第三开关管SW3以及第四开关管SW4的开启和关断。
图10H为栅极驱动信号Vpulse从0至5V变化时，充电保护电路20的输出电压Vout1与衬底极Sub的电压VSub的波形。当Vpulse＝5V时，第一栅极Gate1的电压相比于第二漏极Drain2的电压为高电位，且第三栅极Gate3的电压相比于第三开关管SW3的第一极和第二极的电压为高电位，第四栅极Gate4的电压相比于第四开关管SW4的第一极和第二极的电压为高电位。第一开关管21、第三开关管SW3以及第四开关管SW4开启，储能电容C1充电使得输出电压Vout1＝Vsupply＝20V。同时，衬底极Sub的电压VSub跟随第一漏极Drain1的电压，衬底极Sub的电压接近20V，第一开关管21的导通特性不受影响。
当Vpulse＝0V时，第一栅极Gate1的电压相比于第二漏极Drain2的电压为低电位，第三栅极Gate3的电压相比于第三开关管SW3的第二极的电压为低电位，第四栅极Gate4的电压相比于第四开关管SW4的第二极的电压为低电位，第一开关管21、第三开关管SW3以及第四开关管SW4关闭。此时，辅助电阻Rload使储能电容C1放电，输出电压Vout1逐渐变为0V。同时，衬底极Sub的电压VSub通过第三开关管SW3以及第四开关管SW4共同控制，接近Vout1＝0V(VSub<0.5V)，从而使得第一开关管21关断时，VSub-VDrain2接近0V，第一开关管21的耐压不受影响。
同理，在无线充电时，第一开关管21关断时，VSub-VDrain1接近0V，第一开关管21的耐压不受影响。
基于此，本示例提供的充电保护电路20包括双向电路24，双向电路包括HEMTs器件或者MOSFET器件等晶体管，用于对衬底极Sub的电位进行调整。在第一开关管21开启时，将衬底极Sub的电位调整至近似等于第一漏极D rain1的电位。可以避免衬底极Sub存储电荷造成的背栅效应导致导通电阻退化的现象。在第一开关管21关断时，将衬底极Sub的电位调整至近似等于第一漏极Drain1和第二漏极Drain2之间的低电位，使得第一开关管21的击穿特性完全不受影响，确保第一开关管21的耐压特性不受影响。
另外，本示例中的第一开关管21为单栅双向导通器件，元胞尺寸小，相比双栅双向导通器件，单栅双向导通器件的特征电阻更小。同时，采用第三开关管SW3和第四开关管SW4作为上拉、下拉开关，第一开关管21导通时，第三开关管SW3和第四开关管SW4的电阻相对较小，能将衬底极Sub的电位快速上拉至高电位。第一开关管21关断时，第三开关管SW3和第四开关管SW4的电阻等效无穷大，对关断漏电几乎没有影响，解决了采用电阻作为上拉、下拉电路时的关断漏电问题。
示例四
示例四与示例一、示例二以及示例三属于不同结构的充电保护电路20。
如图11A所示，充电保护电路20包括高电子迁移率晶体管HEMTs、上拉电路22以及下拉电路23。
HEMTs，包括第一漏极Drain1、第二漏极Drain2、第一栅极Gate1以及衬底极Sub，第一漏极Drain1用于接收来自第二漏极Drain2的信号，第二漏极Drain2用于接收来自第一漏极Drain1的信号，第一栅极Gate1用于接收第一控制信号，以控制HEMTs开启或关断。
HEMTs的详细结构，可以与示例一中第一开关管21为HEMTs器件时的结构相同，可以参考示例一中的相关描述，此处不再赘述。
关于上拉电路23的结构，如图11A所示，在一些实施例中，上拉电路22用于在HEMTs开启时，将衬底极Sub的电位调整至等于或者近似等于第二漏极Drain2的电位。
示例的，上拉电路22包括第五开关管SW5。第五开关管SW5的第五栅极Gate5用于控制第五开关管SW5的开启或关断，第五开关管SW5的第一极与第二漏极Drain2耦接，第五开关管SW5的第二极与衬底极Sub耦接。
在HEMTs开启时，HEMTs自身的压降比较小，第一漏极Drain1的电位近似等于第二漏极Drain2的电位。若忽略HEMTs自身的压降，第一漏极Drain1的电位等于第二漏极Drain2的电位。在第五开关管SW5开启时，第五开关管SW5自身的压降比较小，衬底极Sub近似等于第二漏极Drain2的电位，也近似等于第一漏极Drain1的电位。若忽略第五开关管SW5自身的压降，衬底极Sub等于第二漏极Drain2的电位，也等于第一漏极Drain1的电位。
因此，近似等于第二漏极Drain2的电位，可以理解为，第一漏极Drain1电位的基础上，因HEMTs、第五开关管SW5或者走线等器件自身压降所导致的电位波动，均属于近似等于第二漏极Drain2的电位。
例如，(第一漏极Drain1的电位-HEMTs自身的压降)～第一漏极Drain1的电位范围内的电位，均属于近似等于第二漏极Drain2的电位。其中，由于在HEMTs开启时，衬底极Sub的电位只要大于或者等于第一漏极Drain1或第二漏极Drain2的电位，即可保证HEMTs的导通特性不受影响。因此，上拉电路22在第一控制信号控制HEMTs开启时，将衬底极Sub的电位调整至第二漏极Drain2的电位，可以确保HEMTs的导通特性不受影响。
关于上拉电路23的结构，如图11B所示，在另一些实施例中，上拉电路22包括第六开关管SW6。
第六开关管SW6的第六栅极Gate6用于控制第六开关管SW6的开启或关断，第六开关管SW6的第一极与第一漏极Drain1耦接，第六开关管SW6的第二极与衬底极Sub耦接。
在HEMTs开启时，自身的压降比较小，第一漏极Drain1的电位近似等于第二漏极Drain2的电位。若忽略HEMTs自身的压降，第一漏极Drain1的电位等于第二漏极Drain2的电位。在第六开关管SW6开启时，第六开关管SW6自身的压降比较小，衬底极Sub近似等于第一漏极Drain1的电位，也近似等于第二漏极Drain2的电位。若忽略第六开关管SW6自身的压降，衬底极Sub等于第一漏极Drain1的电位，也等于第二漏极Drain2的电位。
关于上拉电路23的结构，如图11C所示，在又一些实施例中，上拉电路22包括第五开关管SW5和第六开关管SW6。
第五开关管SW5的第五栅极Gate5用于控制第五开关管SW5的开启或关断，第五开关管SW5的第一极与第二漏极Drain2耦接，第五开关管SW5的第二极与衬底极Sub耦接。第六开关管SW6的第六栅极Gate6用于控制第六开关管SW6的开启或关断，第六开关管SW6的第一极与第一漏极Drain1耦接，第六开关管SW6的第二极与衬底极Sub耦接。
在HEMTs开启时，自身的压降比较小，第一漏极Drain1的电位近似等于第二漏极Drain2的电位。若忽略HEMTs自身的压降，第一漏极Drain1的电位等于第二漏极Drain2的电位。在第五开关管SW5和第六开关管SW6开启时，第五开关管SW5和第六开关管SW6自身的压降比较小，衬底极Sub为第一漏极Drain1电位和第二漏极Drain2电位之间的电位。若忽略第五开关管SW5和第六开关管SW6自身的压降，衬底极Sub等于第一漏极Drain1的电位，也等于第二漏极Drain2的电位。
下拉电路23，与固定信号端和衬底极Sub耦接，用于在HEMTs关断时，将衬底极Sub的电位下拉至固定信号端的电位。
下拉电路23将衬底极Sub的电位调整至固定信号端的电位，目的在于，在第一开关管21关断时，将衬底极Sub的电位调整至能保证第一开关管21耐压特性的电位。因此，本申请实施例对至固定信号端传输的信号的电位不做限定，能够保证第一开关管21的耐压特性即可。
在一些实施例中，固定信号端的电位小于或者等于第一开关管21关断时第一漏极Drain1和第二漏极Drain2中的低电位。
或者理解为，固定信号端的电位小于或者等于第一开关管21关断时第一漏极Drain1的电位，且固定信号端的电位小于或等于第一开关管21关断时第二漏极Drain2的电位。或者理解为，第一开关管21关断时第一漏极Drain1和第二漏极Drain2的电位均大于固定信号端的电位。
示例的，固定信号端的电位小于等于0。例如，固定信号端为参考地端(ground，GND)，即，固定信号端传输的信号的电位为0。或者，固定信号端传输的信号的电位为小于0的电位。以下，以固定信号端为参考地端GND为例进行示意。
在一些实施例中，如图11D所示，HEMTs的第一栅极Gate1与第五开关管SW5的第五栅极Gate5和第六开关管SW6的第六栅极Gate6耦接。
第五开关管SW5的第五栅极Gate5和第六开关管SW6的第六栅极Gate6例如可以接收驱动电路10输出的第三控制信号，第五栅极Gate5根据第三控制信号的大小，控制第五开关管SW5的开启或关断。第六栅极Gate6根据第三控制信号的大小，控制第六开关管SW6的开启或关断。但是，若将HEMTs的第一栅极Gate1与第五开关管SW5的第五栅极Gate5和第六开关管SW6的第六栅极Gate6耦接，第一控制信号和第三控制信号可以为同一控制信号，驱动电路10向充电保护电路20输出第一控制信号，即可控制HEMTs、第五开关管SW5和第六开关管SW6，可降低对驱动电路10的要求。
在一些实施例中，HEMTs、第五开关管SW5以及第六开关管SW6共用同一衬底，以提高充电保护电路20的集成度。
示例的，第五开关管SW5和第六开关管SW6也为HEMTs器件，三者共用同一衬底。或者第五开关管SW5和第六开关管SW6为MOSFET器件，第五开关管SW5和第六开关管SW6可以直接在HEMTs器件的衬底上形成。
当然，HEMTs、第五开关管SW5和第六开关管SW6也可以为分立结构。
关于下拉电路23的结构，在一些实施例中，如图12A所示，下拉电路23包括第三电阻R3，第三电阻R3与衬底极Sub和固定信号端(例如参考地端GND)分别耦接。
在一些实施例中，第三电阻R3的阻值为kΩ～MΩ级。
如图12A所示，上拉电路22可以包括第五开关管SW5。如图12B所示，上拉电路22也可以包括第六开关管SW6。如图12C所示，上拉电路22还可以包括第五开关管SW5和第六开关管SW6。
以下，以上拉电路22包括第五开关管SW5和第六开关管SW6，下拉电路23包括第三电阻R3为例，对充电保护电路20的结构进行说明。
示例的，在本示例中，第五开关管SW5的第一极为漏极、第五开关管SW5的第二极为源极。第六开关管SW6的第一极为漏极、第六开关管SW6的第二极为源极。
如图12D所示，在一些实施例中，HEMTs、第五开关管SW5、第六开关管SW6以及第三电阻R3为集成结构。
示例的，第五开关管SW5、第六开关管SW6为与HEMTs集成的器件，第三电阻R3为集成的电阻(例如，AlGaN/GaN方块电阻约300Ω/sq)。
图12D所示的充电保护电路20的制备方法，与示例一中图7C所示的充电保护电路的制备方法，步骤相同。不同之处在于，Step7形成的栅金属层的结构不同，Step10形成的源漏金属层的结构不同，Step13形成的走线层的结构也不同。
例如，充电保护电路20的制备方法，包括：
Step1：选择衬底。
Step2：在衬底上形成成核层。
Step3：在成核层上形成缓冲层。
Step4：在缓冲层上形成沟道层。
Step5：在沟道层上形成势垒层。
Step6：在势垒层上形成p型薄膜。
Step7：在p型薄膜上形成栅金属层。
其中，如图12D所示，栅金属层包括第一开关管21的第一栅极Gate1、第五开关管SW5的第五栅极Gate5、以及第六开关管SW6的第六栅极Gate6。
Step8：以栅金属层为掩膜刻蚀p型薄膜形成栅帽层。
Step9：通过深刻蚀去除部分区域的外延层。
Step10：形成源漏金属层。
其中，如图12D所示，源漏金属层包括第一漏极Drain1、第二漏极Drain2、第五开关管SW5的第一极和第二极、第六开关管SW6的第一极和第二极、以及第三电阻R3的两个金属端。
Step11：形成器件之间的隔离区。
Step12：形成钝化层。
Step13：形成走线层。
其中，如图12D所示，走线层包括使多个第一漏极Drain1引出点耦接的第一走线1，使多个第二漏极Drain2引出点耦接的第二走线2，使多个第一栅极Gate1引出点、第五栅极Gate5、以及第六栅极Gate6耦接的第三走线3，使衬底极Sub与第三电阻R3耦接的第四走线4。
通过上述方法制备得到的充电保护电路20，如图12D所示，上拉电路22中的第五开关管SW5的第五栅极Gate5与第一栅极Gate1耦接，第五开关管SW5的第一极与第二漏极Drain2耦接，第五开关管SW5的第二极与衬底极Sub耦接。第六开关管SW6的第六栅极Gate6与第一栅极Gate1耦接，第六开关管SW6的第一极与第一漏极Drain1耦接，第六开关管SW6的第二极与衬底极Sub耦接。下拉电路23中的第三电阻R3与衬底极Sub和固定信号端(例如参考地端GND)分别耦接。
基于此，上述图12C所示的充电保护电路20，在充电保护电路20驱动过程中，在正常有线充电时，第一栅极Gate1接收的第一控制信号为高电平开启信号，控制HEMTs、第五开关管SW5以及第六开关管SW6开启。在第五开关管SW5和第六开关管SW6开启的情况下，第五开关管SW5和第六开关管SW6的导通阻抗<<R3的阻抗。衬底极Sub的电位跟随第一漏极Drain1和第二漏极Drain2的电位，HEMTs的导通特性不受影响。
在有线充电出现浪涌或者无线充电时，第一栅极Gate1接收的第一控制信号为低电平关断信号，控制HEMTs、第五开关管SW5以及第六开关管SW6关断。在第五开关管SW5和第六开关管SW6关断的情况下，第五开关管SW5和第六开关管SW6的关断阻抗>>R3的阻抗。衬底极Sub的电位调整至固定信号端的电位，HEMTs的击穿特性、耐压特性不受影响。
将本示例提供的充电保护电路20通过电路仿真工具验证，仿真电路线路图如图12E所示，供电电压Vsupply为20V，通过储能电容C1将充电保护电路20向负载输出的输出电压Vout1在HEMTs开启时抬高至20V。并通过栅极驱动信号Vpulse控制第一开关管21、第五开关管SW5和第六开关管SW6的开启和关断。
图12F为栅极驱动信号Vpulse从0至5V变化时，充电保护电路20的输出电压Vout1与衬底极Sub的电压VSub的波形。当Vpulse＝5V时，第一栅极Gate1的电压相比于第二漏极Drain2的电压为高电位，第五栅极Gate5的电压相比于第五开关管SW5的第二极的电压为高电位，第六栅极Gate6的电压相比于第六开关管SW6的第二极的电压为高电位。HEMTs、第五开关管SW5以及第六开关管SW6开启，储能电容C1充电使得输出电压Vout1＝Vsupply＝20V。同时，衬底极Sub的电压VSub跟随第一漏极Drain1和第二漏极Drain2的电压，衬底极Sub的电压接近20V，第一开关管21的导通特性不受影响。
当Vpulse＝0V时，第一栅极Gate1的电压相比于第二漏极Drain2的电压为低电位，第五栅极Gate5的电压相比于第五开关管SW5的第二极的电压为低电位，第六栅极Gate6的电压相比于第六开关管SW6的第二极的电压为低电位。HEMTs、第五开关管SW5以及第六开关管SW6关断。此时，辅助电阻Rload使储能电容C1放电，输出电压Vout1逐渐变为0V。同时，衬底极Sub的电压VSub通过第五开关管SW5以及第六开关管SW6共同控制，接近Vout1＝0V，从而使得HEMTs关断时，VSub-VDrain2接近0V，HEMTs的耐压不受影响。
同理，在无线充电时，HEMTs关断时，VSub-VDrain1接近0V，HEMTs的耐压不受影响。
基于此，本示例中的充电保护电路20，在HEMTs开启时，下拉电路23使得衬底极Sub-固定信号端之间近似开路、上拉电路22使得第一漏极Drain1和/或第二漏极Drain2-衬底极Sub之间近似短路，进而将衬底极Sub的电位调整至等于或者近似等于第二漏极Drain2的电位。可以避免衬底极Sub存储电荷造成的背栅效应导致导通电阻退化的现象。下拉电路23与参考地端GND耦接，在HEMTs关断时，上拉电路22使得第一漏极Drain1和/或第二漏极Drain2-衬底极Sub之间近似开路、下拉电路23使得衬底极Sub-固定信号端之间近似短路，进而可将衬底极Sub的电位调整为近似等于参考地端GND的电位，确保HEMTs的击穿特性完全不受影响。
另外，采用GaN、Ga2O3或者GaAs制备的双向HEMTs器件作为开关管，与双向MOSFET器件相比，理论上相同耐压下、双向HEMTs器件导通阻抗可以降低1个量级，在实际低压应用(30V)中，导通阻抗也可以优化1倍以上。采用2mm*2mm的晶圆级芯片尺寸封装(wafer levelchip scale package，WLCSP)封装，HEMTs器件导通阻抗可以达到5ohm以内。同时HEMTs器件无寄生体二极管、结构更简单，且无寄生NPN型三极管结构，HEMTs器件关断时，无需将衬底极Sub的电位下拉至参考地端GND的电位，也可以满足耐压特性。
再者，上拉电路22和下拉电路23可以集成在HEMTs器件上，可提高充电保护电路20的集成度。
示例五
示例五与示例四的不同之处在于，下拉电路23的结构不同。
如图13A所示，充电保护电路20包括高电子迁移率晶体管HEMTs、上拉电路22以及下拉电路23。
高电子迁移率晶体管HEMTs的结构，可以与示例四中相同，可参考示例四中的相关描述，此处不再赘述。
与示例四中相同，如图13A所示，上拉电路22可以包括第五开关管SW5。如图13B所示，上拉电路22也可以包括第六开关管SW6。如图13C所示，上拉电路22还可以包括第五开关管SW5和第六开关管SW6。
如图13A-图13C所示，下拉电路23包括第七开关管SW7，第七开关管SW7的第七栅极Gate7用于控制第七开关管SW7的开启或关断，第七开关管SW7的第一极与衬底极VSub耦接，第七开关管SW7的第二极与固定信号端耦接。
以下，以上拉电路22包括第五开关管SW5和第六开关管SW6，下拉电路23包括第七开关管SW7为例，对充电保护电路20的结构进行说明。
示例的，在本示例中，第五开关管SW5的第一极为漏极、第五开关管SW5的第二极为源极。第六开关管SW6的第一极为漏极、第六开关管SW6的第二极为源极。第七开关管SW7的第一极为源极，第七开关管SW7的第二极为漏极。
在一些实施例中，如图13D所示，第七开关管SW7的第七栅极Gate7接收驱动电路10输出的第四控制信号，根据第四控制信号的大小，控制第七开关管SW7的开启或关断，第四控制信号和第一控制信号的相位互为高低电平信号。
示例的，驱动电路10还包括反相器，PWM输出的信号经反相器调整后，作为第四控制信号(与第一控制信号相位相反)输出。第七开关管SW7的第七栅极Gate7与反相器耦接。
在一些实施例中，第五开关管SW5、第六开关管SW6以及第七开关管SW7可以为MOSFET器件，或者为HEMTs器件。
在一些实施例中，第五开关管SW5、第六开关管SW6、第七开关管SW7以及HEMTs为同种类型的晶体管(例如同为N型开关管)，
也就是说，第五开关管SW5、第六开关管SW6以及HEMTs开启，则第七开关管SW7关断。第五开关管SW5、第六开关管SW6以及HEMTs关断，则第七开关管SW7开启。
在一些实施例中，HEMTs、第五开关管SW5、第六开关管SW6以及第七开关管SW7为分立结构。
如图13E所示，在一些实施例中，HEMTs、第五开关管SW5、第六开关管SW6以及第七开关管SW7为集成结构。
示例的，第五开关管SW5、第六开关管SW6、第七开关管SW7为与HEMTs集成的器件。
图13E所示的充电保护电路20的制备方法，与示例一中图7C所示的充电保护电路的制备方法，步骤相同。不同之处在于，Step7形成的栅金属层的结构不同，Step10形成的源漏金属层的结构不同，Step13形成的走线层的结构也不同。
例如，充电保护电路20的制备方法，包括：
Step1：选择衬底。
Step2：在衬底上形成成核层。
Step3：在成核层上形成缓冲层。
Step4：在缓冲层上形成沟道层。
Step5：在沟道层上形成势垒层。
Step6：在势垒层上形成p型薄膜。
Step7：在p型薄膜上形成栅金属层。
其中，如图13E所示，栅金属层包括第一开关管21的第一栅极Gate1、第五开关管SW5的第五栅极Gate5、第六开关管SW6的第六栅极Gate6、以及第七开关管SW7的第七栅极Gate7。
Step8：以栅金属层为掩膜刻蚀p型薄膜形成栅帽层。
Step9：通过深刻蚀去除部分区域的外延层。
Step10：形成源漏金属层。
其中，如图13E所示，源漏金属层包括第一漏极Drain1、第二漏极Drain2、第五开关管SW5的第一极和第二极、第六开关管SW6的第一极和第二极、以及第七开关管SW7的第一极和第二极。
Step11：形成器件之间的隔离区。
Step12：形成钝化层。
Step13：形成走线层。
其中，如图13E所示，走线层包括使多个第一漏极Drain1引出点耦接的第一走线1，使多个第二漏极Drain2引出点耦接的第二走线2，使多个第一栅极Gate1引出点、第五栅极Gate5、以及第六栅极Gate6耦接的第三走线3，使衬底极Sub与第七开关管SW7的第一极耦接的第四走线4。
通过上述方法制备得到的充电保护电路20，如图13E所示，上拉电路22中的第五开关管SW5的第五栅极Gate5与第一栅极Gate1耦接，第五开关管SW5的第一极与第二漏极Drain2耦接，第五开关管SW5的第二极与衬底极Sub耦接。第六开关管SW6的第六栅极Gate6与第一栅极Gate1耦接，第六开关管SW6的第一极与第一漏极Drain1耦接，第六开关管SW6的第二极与衬底极Sub耦接。下拉电路23中的第七开关管SW7的第七栅极Gate7用于接收第四控制信号，第七开关管SW7的第一极与衬底极VSub耦接，第七开关管SW7的第二极与固定信号端耦接。
基于此，上述图13C所示的充电保护电路20，在充电保护电路20驱动过程中，如图13F所示，在正常有线充电时，第一栅极Gate1接收的第一控制信号为高电平开启信号，控制HEMTs、第五开关管SW5以及第六开关管SW6开启。第七开关管SW7的第七栅极Gate7接收第四控制信号为低电平关断信号，控制第七开关管SW7关断。在第五开关管SW5和第六开关管SW6开启、第七开关管SW7关断的情况下，第五开关管SW5和第六开关管SW6的导通阻抗<<第七开关管SW7的关断阻抗。衬底极Sub的电位跟随第一漏极Drain1和第二漏极Drain2的电位，HEMTs的导通特性不受影响。
在有线充电出现浪涌或者无线充电时，第一栅极Gate1接收的第一控制信号为低电平关断信号，控制HEMTs、第五开关管SW5以及第六开关管SW6关断。第七开关管SW7的第七栅极Gate7接收第四控制信号为高电平开启信号，控制第七开关管SW7开启。在第五开关管SW5和第六开关管SW6关断、第七开关管SW7开启的情况下，第五开关管SW5和第六开关管SW6的关断阻抗>>第七开关管SW7的导通阻抗。衬底极Sub的电位调整至近似为固定信号端的电位，HEMTs的击穿特性、耐压特性不受影响。
本示例中，充电保护电路20中的下拉电路23包括第七开关管SW7，当上拉电路22导通时，下拉电路23截止。HEMTs的第一漏极Drain1和第二漏极Drain2至固定电压端之间的通路被完全夹断。可进一步降低HEMTs开启时的漏电流，降低了HEMTs开启时衬底极Sub至固定电压端之间的损耗。
示例六
示例五与示例四的不同之处在于，下拉电路23的结构不同，上拉电路22的结构不完全相同。
如图14A所示，充电保护电路20包括高电子迁移率晶体管HEMTs、上拉电路22以及下拉电路23。
HEMTs的结构，可以与示例四中相同，可参考示例四中的相关描述，此处不再赘述。
如图13A所示，上拉电路22包括第五开关管SW5。下拉电路23包括第八开关管SW8。
第五开关管SW5的第五栅极Gate5用于控制第五开关管SW5的开启或关断，第五开关管SW5的第一极与第二漏极Drain2耦接，第五开关管SW5的第二极与衬底极Sub耦接。
第八开关管SW8的第八栅极Gate8用于控制第八开关管SW8的开启或关断，第八开关管SW8的第八栅极Gate8与第五开关管SW5的第五栅极Gate5耦接，第八开关管SW8的第一极与衬底极Sub耦接，第八开关管SW8的第二极与固定信号端耦接。
其中，第八开关管SW8与第五开关管SW5互为N型开关管和P型开关管，第八开关管SW8与HEMTs为同种类型的开关管(例如同为N型开关管)。
图14A中仅是以第八开关管SW8与HEMTs为N型开关管，第五开关管SW5为P型开关管为例进行示意。
示例的，本示例中，第五开关管SW5为P型开关管，第五开关管SW5的第一极为源极，第五开关管SW5的第二极为漏极。第八开关管SW8为N型开关管，第八开关管SW8的第一极为漏极，第八开关管SW8的第二极为源极。
在一些实施例中，如图14B所示，第五开关管SW5的第五栅极Gate5和第八开关管SW8的第八栅极Gate8接收驱动电路10输出的第三控制信号，根据第三控制信号的大小，控制第五开关管SW5和第八开关管SW8的开启或关断，第三控制信号和第一控制信号的相位互为高低电平信号。
也就是说，第八开关管SW8与HEMTs开启，则第五开关管SW5关断。第八开关管SW8与HEMTs关断，则第五开关管SW5开启。
示例的，驱动电路10还包括反相器，PWM输出的信号经反相器调整后，作为第三控制信号(与第一控制信号相位相反)输出。第五开关管SW5的第五栅极Gate5和第八开关管SW8的第八栅极Gate8均与反相器耦接。
在一些实施例中，第五开关管SW5和第八开关管SW8为MOSFET器件。
在一些实施例中，HEMTs、第五开关管SW5以及第八开关管SW8为分立结构。
在一些实施例中，HEMTs、第五开关管SW5以及第八开关管SW8为集成结构。
示例的，第五开关管SW5以及第八开关管SW8为形成在HEMTs的衬底上的MOSFET器件。
基于此，上述图14A所示的充电保护电路20，在充电保护电路20驱动过程中，如图14C所示，在正常有线充电时，第一栅极Gate1接收的第一控制信号为高电平开启信号，控制HEMTs开启。第五开关管SW5为P型开关管，第五栅极Gate5接收与第一控制信号反向的低电平第三控制信号后，第五开关管SW5在低电平信号的控制下开启。第八开关管SW8为N型开关管，第八栅极Gate8接收与第一控制信号反向的低电平第三控制信号后，第八开关管SW8在低电平第三控制信号的控制下关断。在第五开关管SW5开启、第八开关管SW8关断的情况下，第五开关管SW5的导通阻抗<<第八开关管SW8的关断阻抗。衬底极Sub的电位跟随第一漏极Drain1和第二漏极Drain2的电位，HEMTs的导通特性不受影响。
在有线充电出现浪涌或者无线充电时，第一栅极Gate1接收的第一控制信号为低电平关断信号，控制HEMTs关断。第五开关管SW5的第五栅极Gate5接收与第一控制信号反向的高电平第三控制信号后，第五开关管SW5在高电平信号的控制下关断。第八开关管SW8的第八栅极Gate8接收与第一控制信号反向的高电平第三控制信号后，第八开关管SW8在高电平第三控制信号的控制下开启。在第五开关管SW5关断、第八开关管SW8开启的情况下，第五开关管SW5的关断阻抗>>第八开关管SW8的导通阻抗。衬底极Sub的电位调整至近似为固定信号端的电位，HEMTs的击穿特性、耐压特性不受影响。
本示例中，充电保护电路20中的上拉电路22和下拉电路23可以以MOSFET器件作为开关管、组成CMOS结构，与HEMTs分立设置。在制备HEMTs时无需考虑HEMTs与第五开关管SW5和第八开关管SW8的隔离，可简化HEMTs的制备工艺。
另外，充电保护电路20中的下拉电路23与固定信号端耦接，当上拉电路22导通时，下拉电路23截止。HEMTs的第一漏极Drain1和第二漏极Drain2至固定电压端之间的通路被完全夹断。可进一步降低HEMTs开启时的漏电流，降低了HEMTs开启时衬底极Sub至固定电压端之间的损耗。
基于此，本申请实施例提供了上述多种充电保护电路20，无论哪种充电保护电路20，在正常有线充电时，HEMTs开启，通过充电保护电路20中的上拉电路22使得HEMTs的衬底极Sub电位接近第一漏极Drain1和第二漏极Drain2的电位(高电位)，避免背栅效应导致的沟道载流子浓度降低、HEMTs导通电阻增加，保障HEMTs的导通特性不受影响。当出现浪涌时，HEMTs关断，通过充电保护电路20中的下拉电路23使得HEMTs的衬底极Sub电位拉至第二漏极Drain2电位或者接地(低电位)。避免衬底极Sub-第二漏极Drain2之间正偏导致HEMTs耐压能力不足(或者理解为因衬底极Sub电位过高导致的击穿耐压不足)，对电池等负载进行过压保护。当无线充电时，HEMTs关断，通过充电保护电路20中的下拉电路23使得HEMTs的衬底极Sub电位拉至第一漏极Drain1电位或者接地(低电位)。避免衬底极Sub-第一漏极Drain1之间正偏导致HEMTs耐压能力不足，避免了无线信号电流向有线供电端倒灌。
也就是说，本申请实施例提供的充电保护电路20通过对HEMTs的衬底极Sub电位进行动态管理，很好的避免了HEMTs开关过程中，HEMTs的阻抗和耐压的退化。
基于此，本申请实施例还提供一种芯片，芯片中包含有上述充电保护电路20。
即，本申请实施例提供的芯片，包含有上述具有双向开关功能的晶体管、以及用于实现上述上拉电路和下拉电路功能的器件。
在一些实施例中，本申请实施例提供的芯片，可以理解为裸芯片(裸die)直接设置在电子设备中。
示例的，如图7B、图8D、图9B、图9E、图10E、图12D以及图13E所示，充电保护电路20中的上拉电路和下拉电路和HEMTs集成设置，或者双向电路和HEMTs集成设置，充电保护电路20可以作为裸die直接设置在电子设备中。
在另一些实施例中，本申请实施例提供的芯片，可以经封装后设置在电子设备中。
基于此，本申请实施例还提供一种封装有上述任一种充电保护电路20的封装结构，封装结构包括上述芯片和封装壳体，芯片封装在封装壳体内。
本申请实施例对封装结构所采用的封装工艺不做限定，例如可以采用塑封工艺、WLCSP工艺等工艺完成封装。
可以理解的是，根据封装工艺的不同，封装壳体的结构和材料也不同，本申请实施例对比不做限定。
示例的，如图15A所示，上述示意了多种充电保护电路20的结构，无论哪种充电保护电路20，均可采用WLCSP实现器件小型化封装。绝缘封装层覆盖充电保护电路20的正面(第一漏极、第二漏极以及第一栅极所在面)和充电保护电路20的背面(衬底)，构成封装结构的封装壳体，绝缘封装层覆盖充电保护电路20正面的绝缘封装层露出第一漏极、第二漏极以及第一栅极，第一漏极、第二漏极以及第一栅极对应位置处设置有焊球，通过焊球实现与外部信号的转接。
其中，覆盖充电保护电路20背面的绝缘封装层有时候也称之为背面涂层。
WLCSP器件高度约为0.5mm(背面涂层约为0.025um,包含开关管等结构特征的半导体层厚度约为0.3mm，焊球高度约为0.2mm)，WLCSP器件厚度只有塑封器件高度的一半。而且WLCSP器件的散热效果也优于同等尺寸的塑封器件，如2mmX2mm、25球的WLCSP器件热阻约为30℃/W，仅为同大小塑封器件热阻的一半。
另外，如图15B所示，由于上述上拉电路22、下拉电路23以及双向电路24仅考虑功能应用，电路尺寸很小。因此，可以直接在2mmX2mm的WLCSP中集成，可以实现与常规HEMTs器件的引脚兼容，结构简单。
需要说明的是，在一些实施例中，上述上拉电路22和下拉电路23与HEMTs器件集成设置，或者双向电路24与HEMTs器件集成设置，所得到的充电保护电路20构成一个集成芯片，可以直接被封装后应用，或者直接作为裸die应用。
在另一些实施例中，如图15C所示，上述上拉电路22和/或下拉电路23与HEMTs器件分立设置，HEMTs器件和上拉电路22以及下拉电路23中与HEMTs器件集成设置的电路构成一个芯片(可封装也可以不封装)，上拉电路22和下拉电路23中与HEMTs器件分立设置的电路作为外挂结构，与芯片进行进一步封装，构成本申请实施例提供的封装结构。
当然，上述上拉电路22和/或下拉电路23也可以不与HEMTs器件封装，仅将HEMTs器件和与其集成的电路封装，上拉电路22和下拉电路23中与HEMTs器件分立设置的电路作为外挂结构，与封装结构设置在电子设备中。
在另一些实施例中，双向电路24与HEMTs器件分立设置，HEMTs器件构成一个芯片(可封装也可以不封装)，双向电路24作为外挂结构，与芯片进行进一步封装，构成本申请实施例提供的封装结构。
当然，上述双向电路24也可以不与HEMTs器件封装，仅将HEMTs器件封装，双向电路24作为外挂结构，与封装结构设置在电子设备中。需要说明的是，图15B中示意了多个第一漏极Drain1和第二漏极Drain2引出焊球，并不表示WLCSP器件中包括多个HEMTs，而是HEMTs的第一漏极Drain1和第二漏极Drain2的多个引出点，以简化走线排布，提高焊接稳定性。WLCSP器件也可只包括一个第一漏极Drain1和第二漏极Drain2引出焊球。本申请实施例对此不作限定。
当然，WLCSP封装仅为一种示意，不做任何限定，本申请实施例提供的封装结构也可以是其他类型的封装结构。
由于本申请实施例提供的充电保护电路20的集成度比较高，因此，对充电保护电路20封装后的封装结构的体积也比较小。
将上述封装结构应用于本申请实施例提供的电子设备中后，上述封装结构可以设置在印刷线路板(printed circuit board，PCB)上，通过焊球与印刷线路板上的引脚耦接。驱动电路10可以设置在印刷线路板上，通过焊球与印刷线路板上的引脚耦接。以实现封装结构与驱动电路10之间的信号互通。
如图16所示，封装结构应用于电子设备中后，封装结构接收电子设备的有线供电端和/或无线供电端的供电电压，在驱动电路10输出的驱动信号的控制下将供电电压传输至封装结构耦接的负载上。或者，在驱动电路10输出的驱动信号的控制下将负载的信号传输至有线供电端或者无线供电端。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (26)

1.一种充电保护电路，其特征在于，包括：
第一开关管，包括第一漏极、第二漏极、第一栅极以及衬底极，所述第一漏极用于接收来自所述第二漏极的信号，所述第二漏极用于接收来自所述第一漏极的信号，所述第一栅极用于控制所述第一开关管开启或关断；
上拉电路，与所述第一栅极和所述衬底极耦接，用于在所述第一开关管开启时，将所述衬底极的电位调整至阈值，所述阈值为所述第一漏极的二分之一电位至所述第一栅极的电位之间的任一电位。
2.根据权利要求1所述的充电保护电路，其特征在于，所述充电保护电路还包括下拉电路；
所述下拉电路与所述衬底极和固定信号端耦接，用于在所述第一开关管关断时，将所述衬底极的电位调整至所述固定信号端的电位或者所述第一栅极与所述固定信号端之间的电位；
其中，所述固定信号端的电位小于或者等于所述第一开关管关断时所述第一漏极和所述第二漏极中的低电位。
3.根据权利要求1或2所述的充电保护电路，其特征在于，所述上拉电路包括第一电阻；
所述第一电阻的第一端与所述第一栅极耦接，所述第一电阻的第二端与所述衬底极耦接。
4.根据权利要求1或2所述的充电保护电路，其特征在于，所述上拉电路包括钳位二极管；
所述钳位二极管的第一端与所述第一栅极耦接，所述钳位二极管的第二端与所述衬底极耦接。
5.根据权利要求4所述的充电保护电路，其特征在于，所述钳位二极管的第一端为阳极，所述钳位二极管的第二端为阴极；
所述钳位二极管为PN二极管、肖特基二极管或者由晶体管中源极和栅极短接后构成的等效二极管。
6.根据权利要求4所述的充电保护电路，其特征在于，所述钳位二极管的第一端为阴极，所述钳位二极管的第二端为阳极；
所述钳位二极管为齐纳二极管。
7.根据权利要求4所述的充电保护电路，其特征在于，所述上拉电路包括多个串联的钳位二极管。
8.根据权利要求1-7任一项所述的充电保护电路，其特征在于，所述上拉电路还包括第二开关管；
所述第二开关管的第二栅极与所述第一栅极耦接，所述第二开关管的第一极与第一电阻的第二端或者钳位二极管的第二端耦接，所述第二开关管的第二极与所述衬底极耦接。
9.根据权利要求2-7任一项所述的充电保护电路，其特征在于，所述下拉电路包括第二电阻；
所述第二电阻的第一端与所述衬底极耦接，所述第二电阻的第二端与所述固定信号端耦接。
10.根据权利要求8所述的充电保护电路，其特征在于，所述第一开关管为高电子迁移率晶体管或者金属氧化物半导体晶体管；
所述第二开关管为高电子迁移率晶体管或者金属氧化物半导体晶体管。
11.根据权利要求8所述的充电保护电路，其特征在于，所述第一开关管和所述第二开关管共用同一所述衬底极，所述第一电阻集成在所述衬底极上。
12.一种充电保护电路的驱动方法，其特征在于，充电保护电路包括第一开关管和上拉电路，所述第一开关管包括第一漏极、第二漏极、第一栅极以及衬底极，所述上拉电路与所述第一栅极和所述衬底极耦接；
所述充电保护电路的驱动方法，包括：
所述第一开关管在所述第一栅极的控制下开启，所述第一漏极接收来自所述第二漏极的信号，或者，所述第二漏极接收来自所述第一漏极的信号；
在所述第一开关管开启之后，所述上拉电路将所述衬底极的电位调整至阈值，所述阈值为所述第一漏极的二分之一电位至所述第一栅极的电位之间的任一电位。
13.根据权利要求12所述的充电保护电路的驱动方法，其特征在于，所述充电保护电路还包括下拉电路，所述下拉电路与所述衬底极和固定信号端耦接；
所述充电保护电路的驱动方法，还包括：
所述第一开关管在所述第一栅极的控制下关断，在所述第一开关管关断之后，所述下拉电路将所述衬底极的电位调整至所述固定信号端的电位或者所述第一栅极与所述固定信号端之间的电位；
其中，所述固定信号端的电位小于或者等于所述第一开关管关断时所述第一漏极和所述第二漏极中的低电位。
14.一种充电保护电路，其特征在于，包括：
第一开关管，包括第一漏极、第二漏极、第一栅极以及衬底极，所述第一漏极用于接收来自所述第二漏极的信号，所述第二漏极用于接收来自所述第一漏极的信号，所述第一栅极用于控制所述第一开关管开启或关断；
双向电路，与所述第一漏极、所述第二漏极以及所述衬底极耦接，用于在所述第一开关管开启时，将所述衬底极的电位调整至所述第一漏极和所述第二漏极之间的电位；在所述第一开关管关断时，将所述衬底极的电位调整至所述第一漏极和所述第二漏极中的低电位。
15.根据权利要求14所述的充电保护电路，其特征在于，所述双向电路包括第三开关管和第四开关管；
所述第三开关管的第三栅极用于控制所述第三开关管的开启或关断，所述第三开关管的第一极与所述第一漏极耦接，所述第三开关管的第二极与所述衬底极耦接；
所述第四开关管的第四栅极用于控制所述第四开关管的开启或关断，所述第四开关管的第一极与所述第二漏极耦接，所述第四开关管的第二极与所述衬底极耦接。
16.根据权利要求15所述的充电保护电路，其特征在于，所述第三栅极、所述第四栅极均与所述第一栅极耦接。
17.根据权利要求15或16所述的充电保护电路，其特征在于，所述第一开关管、所述第三开关管以及所述第四开关管均为高电子迁移率晶体管，所述第一开关管、所述第三开关管以及所述第四开关管共用同一衬底。
18.一种充电保护电路的驱动方法，其特征在于，充电保护电路第一开关管和双向电路，所述第一开关管包括第一漏极、第二漏极、第一栅极以及衬底极；所述双向电路与所述第一漏极、所述第二漏极以及所述衬底极耦接；
所述充电保护电路的驱动方法，包括：
所述第一开关管在所述第一栅极的控制下开启，所述第一漏极接收来自所述第二漏极的信号，或者，所述第二漏极接收来自所述第一漏极的信号；在所述第一开关管开启之后，所述双向电路将所述衬底极的电位调整至所述第一漏极和所述第二漏极之间的电位；
所述第一开关管在所述第一栅极的控制下关断，在所述第一开关管关断之后，所述双向电路将所述衬底极的电位调整至所述第一漏极和第二漏极中的低电位。
19.一种充电保护电路，其特征在于，包括：
高电子迁移率晶体管，包括第一漏极、第二漏极、第一栅极、以及衬底极，所述第一漏极用于接收来自所述第二漏极的信号，所述第二漏极用于接收来自所述第一漏极的信号，所述第一栅极用于控制所述高电子迁移率晶体管开启或关断；
上拉电路，包括第五开关管，所述第五开关管的第五栅极用于控制所述第五开关管的开启或关断，所述第五开关管的第一极与所述第二漏极耦接，所述第五开关管的第二极与所述衬底极耦接；
下拉电路，与固定信号端和所述衬底极耦接，用于在所述高电子迁移率晶体管关断时，将所述衬底极的电位下拉至所述固定信号端的电位；所述固定信号端的电位小于或者等于所述第一漏极和所述第二漏极中的低电位；
其中，所述高电子迁移率晶体管与所述第五开关管共用同一衬底。
20.根据权利要求19所述的充电保护电路，其特征在于，所述上拉电路还包括第六开关管；
所述第六开关管的第六栅极和所述第五开关管的第五栅极均与所述第一栅极耦接，所述第六开关管的第一极与所述第一漏极耦接，所述第六开关管的第二极与所述衬底极耦接。
21.根据权利要求19或20所述的充电保护电路，其特征在于，所述下拉电路包括第三电阻，所述第三电阻与所述衬底极和所述固定信号端分别耦接。
22.根据权利要求19或20所述的充电保护电路，其特征在于，所述下拉电路包括第七开关管；
所述第七开关管的第七栅极用于控制所述第七开关管的开启或关断，所述第七开关管的第一极与所述衬底极耦接，所述第七开关管的第二极与所述固定信号端耦接。
23.根据权利要求19所述的充电保护电路，其特征在于，所述下拉电路包括第八开关管；
所述第八开关管的第八栅极用于控制所述第八开关管的开启或关断，所述第八开关管的第一极与所述衬底极耦接，所述第八开关管的第二极与所述固定信号端耦接；
所述第八开关管与所述第五开关管互为N型开关管和P型开关管。
24.一种芯片，其特征在于，包括如权利要求1-11任一项或者14-17任一项或者19-23任一项所述的充电保护电路。
25.一种封装结构，其特征在于，包括如权利要求24所述的芯片和封装壳体，所述芯片封装在所述封装壳体内。
26.一种电子设备，其特征在于，包括如权利要求25所述的封装结构、印刷线路板以及负载；
所述封装结构设置在所述印刷线路板上，与所述印刷线路板耦接；所述封装结构还与负载耦接。
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