CN115868113B - 具有宽输出幅度范围的混合驱动器 - Google Patents

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Abstract

在某些方面，一种驱动器包括：下拉晶体管，耦合在输出和地之间；上拉n型场效应晶体管(NFET)，耦合在第一电压轨和该输出之间；以及上拉p型场效应晶体管(PFET)，耦合在该第一电压轨和该输出之间。该驱动器还包括：第一开关，耦合在该上拉NFET的栅极和该地之间；以及第二开关，耦合在该上拉PFET的栅极和第二电压轨之间。

Description

具有宽输出幅度范围的混合驱动器
相关申请的交叉引用
本申请要求2020年7月28日在美国专利和商标局提交的非临时申请序列第16/941,230号和2020年7月28日在美国专利和商标局提交的非临时申请序列第16/941,261号的优先权和利益，其全部内容并入本文，如同在下文中为了所有适用的目的完全阐述了它们的全部。
技术领域
本公开的各方面总体上涉及驱动器，并且更特别地，涉及具有宽输出幅度范围的混合驱动器。
背景技术
驱动器可以用于经由链路(例如，一个或多个金属迹线、电缆等)将信号从第一芯片驱动到第二芯片以支持芯片到芯片的通信。在某些方面，驱动器可以用高速串行信号驱动链路以减少第一芯片和第二芯片的引脚数。
发明内容
以下给出了一个或多个实现方式的简化概述，以便提供对这些实现方式的基本理解。此发明内容不是所有设想实现方式的广泛综述并且既不旨在识别所有实现的关键或重要元件，也不旨在描述任何或所有实现方式的范围。其唯一目的是以简化的形式呈现一个或多个实现方式的一些概念，作为稍后呈现的更详细描述的前序。
第一方面涉及一种包括驱动器的芯片。该驱动器包括：下拉晶体管，耦合在输出和地之间；上拉n型场效应晶体管(NFET)，耦合在第一电压轨和输出之间；以及上拉p型场效应晶体管(PFET)，耦合在第一电压轨和输出之间。该驱动器还包括：第一开关，耦合在上拉NFET的栅极和地之间；以及第二开关，耦合在上拉PFET的栅极和第二电压轨之间。
第二方面涉及一种包括多切片驱动器的芯片。多切片驱动器包括多个切片。多个切片的每个切片包括：相应的下拉晶体管，耦合在相应的输出和接地之间；相应的上拉n型场效应晶体管(NFET)，耦合在第一电压轨和相应的输出之间；以及相应的上拉p型场效应晶体管(PFET)，耦合在第一电压轨和相应的输出之间。多个切片中的每个切片还包括：相应的第一开关，耦合在相应的上拉NFET的栅极和接地之间；以及相应的第二开关，耦合在相应的上拉PFET的栅极和第二电压轨之间。
第三方面涉及一种包括驱动器的芯片。该驱动器包括：第一下拉晶体管，耦合在第一输出和接地之间；第二下拉晶体管，耦合在第二输出和接地之间；第一上拉n型场效应晶体管(NFET)，耦合在第一电压轨和第一输出之间；第二上拉NFET，耦合在第一电压轨和第二输出之间；第一上拉p型场效应晶体管(PFET)，耦合在第一电压轨和第一输出之间；以及第二上拉PFET，耦合在第一电压轨和第二输出之间。该驱动器还包括：第一开关，耦合在第一上拉NFET的栅极和接地之间；第二开关，耦合在第二上拉NFET的栅极和接地之间；第三开关，耦合在第一上拉PFET的栅极和第二电压轨之间；以及第四开关，耦合在第一上拉PFET的栅极和第二电压轨之间。
第三方面涉及一种用于操作混合驱动器的方法。混合驱动器包括：下拉晶体管，耦合在输出和接地之间；上拉n型场效应晶体管(NFET)，耦合在电压轨和输出之间；以及上拉p型场效应晶体管(PFET)，耦合在电压轨和输出之间。该方法包括在第一驱动器模式下，关断上拉PFET，用第一输入信号驱动下拉晶体管的栅极并且用第二输入信号驱动上拉NFET的栅极。该方法还包括，在第二驱动器模式下，关断上拉NFET，利用第一输入信号驱动下拉晶体管的栅极，以及利用第一输入信号驱动上拉PFET的栅极。
附图说明
图1示出了根据本公开的某些方面的包括第一芯片、第二芯片和用于芯片到芯片通信的驱动器的系统的示例。
图2示出了根据本公开的某些方面的其中串行器/解串器(SerDes)用于芯片到芯片通信的系统的示例。
图3示出了根据本公开的某些方面的其中差分链路用于芯片到芯片的通信的系统的示例。
图4示出了根据本公开的某些方面的具有NFET之上NFET架构的驱动器的示例。
图5示出了根据本公开的某些方面的具有PFET之上NFET架构的驱动器的示例。
图6示出了根据本公开的某些方面的混合驱动器的示例。
图7示出了根据本公开的某些方面的开关控制电路的示例性实现方式。
图8示出了根据本公开的某些方面的包括多个切片的混合驱动器的示例。
图9示出了根据本公开的某些方面的差分混合驱动器的示例。
图10示出了根据本公开的某些方面的包括多个切片的差分混合驱动器的示例。
图11示出了根据本公开的某些方面的包含传输NFET的低压差(LDO)调节器。
图12示出了根据本公开的某些方面的包括传输PFET的LDO调节器。
图13示出了根据本公开的某些方面的包括传输NFET和传输PFET的混合LDO调节器的示例。
图14示出了根据本公开的某些方面的包括补偿电路的混合LDO调节器的示例。
图15示出了根据本公开的某些方面的电压参考电路的示例性实现方式。
图16示出了根据本公开的某些方面的电压参考电路的另一个示例性实现方式。
图17示出了根据本公开的某些方面的电压参考电路的又一个示例性实现方式。
图18示出了根据本公开的某些方面的通过混合驱动器和混合LDO调节器的静电放电路径的示例。
图19A示出了根据本公开的某些方面的混合驱动器的示例性实现方式。
图19B示出了根据本公开的某些方面的由与图19A中的混合驱动器相同的一组控制信号控制的混合LDO调节器的示例性实现方式。
图20是图示根据本公开的某些方面的用于操作混合驱动器的方法的流程图。
具体实施方式
下面结合附图阐述的具体实施方式旨在作为对各种配置的描述，而非旨在表示可实践本文所描述概念的仅有配置。具体实施方式包括具体细节，目的是提供对各种概念的透彻理解。然而，对于本领域的技术人员来说，显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些情况下，为了避免混淆此类概念，公知的结构和部件以框图形式示出。
图1示出了包括第一芯片110、第二芯片120、第一链路122和第二链路124的系统100的示例。链路122和124中的每一者可以包括基板126(例如，印刷电路板)、电缆等上的一个或多个金属迹线。第一芯片110和第二芯片120可以安装在基板126上，图1中示出了示例。然而，应当理解，情况不必须如此。
在该示例中，第一芯片110包括第一驱动器130和耦合到第一驱动器130的输出的第一输出引脚135。第二芯片120包括第一接收器140和耦合到第一接收器140的输入的第一输入引脚145。第一链路122耦合在第一芯片110上的第一输出引脚135和第二芯片120上的第一输入引脚145之间。
在操作中，第一驱动器130从第一芯片110上的第一电路170接收信号。第一电路170可以包括处理器、收发器、调制解调器或其他类型的电路。第一驱动器130利用信号驱动第一链路122以将信号从第一芯片110传输到第二芯片120。第二芯片120上的第一接收器140经由第一链路122接收信号并且将接收到的信号输出到第二芯片120上的第二电路175，用于进一步处理。第二电路175可以包括处理器、收发器、调制解调器或其他类型的电路。第一接收机140可以放大接收信号和/或对接收信号执行均衡以校正对于由第一链路122中的频率相关衰减导致的接收信号中的失真。在该示例中，第一驱动器130、第一链路122和第一接收器140支持从第一芯片110到第二芯片120的通信。
在此示例中，第二芯片120还包括第二驱动器150和耦合到第二驱动器150的输出的第二输出引脚155。第一芯片110包括第二接收器160和耦合到第二接收器160的输入的第二输入引脚165。第二链路124耦合在第二芯片120上的第二输出引脚155和第一芯片110上的第二输入引脚165之间。
在操作中，第二驱动器150从第二芯片120上的第二电路175接收信号。第二驱动器150利用信号驱动第二链路124以将信号从第二芯片120传输到第一芯片110。第一芯片110上的第二接收器160经由第二链路124接收信号并且将接收到的信号输出到第一芯片110上的第一电路170，用于进一步处理。第二接收机160可以放大接收信号和/或对接收信号执行均衡以校正对于由第二链路124中的频率相关衰减导致的接收信号中的失真。在此示例中，第二驱动器150、第二链路124和第二接收器160支持从第二芯片120到第一芯片110的通信。
因此，在该示例中，驱动器130和150、链路122和124以及接收器140和160便于第一芯片110和第二芯片120之间的双向通信。然而，应当理解，在其他实现方式中，可以仅在一个方向上支持通信。例如，对于仅支持从第一芯片110到第二芯片120的通信的实现方式，可以省略第二驱动器150、第二链路124和第二接收器160。还应当理解，两个方向上的通信可以跨越共享链路进行，而不是在两个单独的链路上进行(例如，使用时分复用，其中信号一次在一个方向上跨越共享链路传输)。还应当理解，第一芯片110和第二芯片120可以包括图1中未示出的另外的部件。例如，第一芯片110可以包括在第一电路170和第一驱动器130的输入之间的第一预驱动器电路，以预驱动第一驱动器130，并且第二芯片120可以包括在第二电路175和第二驱动器150的输入之间的第二预驱动器电路，以预驱动第二驱动器150。
在某些方面，串行器/解串器(SerDes)可以用于在第一芯片110和第二芯片120之间发送高速串行信号。SerDes的优点是SerDes减少了第一芯片110和第二芯片120的引脚数。图2中示出了第一芯片110和第二芯片120之间的SerDes通信的示例。
在该示例中，第一芯片110包括在第一电路170和第一驱动器130的输入之间的第一串行器210，并且第二芯片120包括在第一接收器140的输出和第二电路175之间的第一解串器220。在操作中，第一串行器210从第一电路170接收并行信号并且将接收到的并行信号转换成串行信号。第一驱动器130接收串行信号并且用串行信号驱动第一链路122。第二芯片120上的第一接收器140经由第一链路122接收串行信号并且将接收到的串行信号输出到第一解串器220。第一解串器220将接收到的串行信号转换回并行信号并且将并行信号输出到第二电路175用于进一步处理。
在该示例中，第二芯片120还包括在第二电路175和第二驱动器150的输入之间的第二串行器230，并且第一芯片110包括在第二接收器160的输出和第一电路170之间的第二解串器240。在操作中，第二串行器230从第二电路175接收并行信号并且将接收到的并行信号转换成串行信号。第二驱动器150接收串行信号并且利用串行信号驱动第二链路124。第一芯片110上的第二接收器160经由第二链路124接收串行信号并且将接收到的串行信号输出到第二解串器240。第二解串器240将接收到的串行信号转换回并行信号并且将并行信号输出到第一电路170用于进一步处理。
在某些方面，第一链路122和第二链路124中的每一者都可以是差分链路。在此方面，图3示出了其中第一链路122是包括第一对传输线312a和312b的差分链路，并且第二链路124是包括第二对传输线314a和314b的差分链路的示例。每个传输线312a、312b、314a和314b可以包括基板126(例如，印刷电路板)上的金属线。
在该示例中，第一驱动器130具有包括一对输出330a和330b的差分输出，并且第一接收器140具有包括一对输入340a和340b的差分输入。第一驱动器130的输出330a经由输出引脚335a耦合到传输线312a并且第一驱动器130的输出330b经由输出引脚335b耦合到传输线312b。第一驱动器130被配置为用差分信号驱动传输线312a和312b。第一接收器140的输入340a经由输入引脚345a耦合到传输线312a并且第一接收器140的输入340b经由输入引脚345b耦合到传输线312b。第一接收器140被配置为在输入340a和340b处接收差分信号。
在该示例中，第二驱动器150具有包括一对输出350a和350b的差分输出，并且第二接收器160具有包括一对输入360a和360b的差分输入。第二驱动器150的输出350a经由输出引脚355a耦合到传输线314a并且第二驱动器150的输出350b经由输出引脚355b耦合到传输线314b。第二驱动器150被配置为利用差分信号驱动传输线314a和314b。第二接收器160的输入360a经由输入引脚365a耦合到传输线314a并且第二接收器160的输入360b经由输入引脚365b耦合到传输线314b。第二接收器160被配置为在输入360a和360b接收差分信号。
在某些方面，驱动器130和150可能需要支持第一芯片110和第二芯片120之间的宽范围的距离。例如，第一芯片110和第二芯片120之间的距离可以跨不同的系统变化(例如，一英寸到超过六英寸)。对于较短的距离，跨链路122和124的衰减较小，允许驱动器130和150的输出信号水平(即幅度)较低以节省功率。对于更长的距离，跨链路122和124的衰减更高，这可能需要驱动器130和150的输出信号水平(即幅度)更高，以确保足够的信号水平到达接收器140和160。因此，可能期望驱动器130和150具有宽的输出信号水平(即，幅度)范围，以支持第一芯片110和第二芯片120之间的宽范围距离上的信号传输。
在一些应用中，第一芯片110可以是射频集成电路(RFIC)芯片，并且第二芯片120可以是调制解调器芯片。在这些应用中，第一电路170可以包括收发器并且第二电路175可以包括调制解调器，其中驱动器130和150提供收发器和调制解调器之间的芯片到芯片通信(即，接口)。收发器和调制解调器之间的数据速率可能在很宽的范围(例如，在1.5Gbps到18Gbps之间)内变化。例如，收发器和调制解调器可以支持具有宽数据速率范围的无线通信技术。此外，收发器和调制解调器可以支持具有不同数据速率的多种无线通信技术(例如，第五代(5G)、第四代(4G)、第三代(3G)等)。对于较低的数据速率，驱动器130和150的输出信号水平(即幅度)可以较低以节省功率。对于更高的数据速率，驱动器130和150的输出信号水平(即幅度)可能需要更高，以在接收器140和160处确保足够的数据眼。
因此，具有宽输出信号水平(即，幅度)范围的驱动器对于支持第一芯片110和第二芯片120之间的宽距离范围和/或宽数据速率范围是理想的。实现宽输出信号水平(即，幅度)范围的挑战是当前驱动器设计的输出信号水平(即，幅度)范围是有限的，如下面进一步讨论的。
图4示出了具有NFET之上NFET架构(简称为“N之上N(N-over-N)”)的驱动器410的示例。驱动器410可以用于实现图1至图3驱动器130和150中的每个驱动器(即，驱动器130和150中的每一个可以是驱动器410的单独实例)。
在该示例中，驱动器410包括分别由互补输入信号inn和inp驱动的下拉n型场效应晶体管(NFET)420和上拉NFET 430。下拉NFET420被配置为当由输入信号inn导通时下拉驱动器410的输出432，并且上拉NFET 430被配置为当由输入信号inp导通时上拉输出432。在操作中，一次导通NFET 420和430中的一者，以驱动输出432为高或低。
可以通过调整供应给驱动器410的电压来调整(即调谐)驱动器410的输出信号水平(即幅度)。在该方面，图4示出了其中供应给驱动器410的电压是由电压调节器450(例如，低压差(LDO)调节器)供应的经调节的电压Vreg的示例。在此示例中，经调节的电压Vreg的电压水平由输入到电压调节器450的电压控制信号控制。由于驱动器410的输出信号水平(即，幅度)取决于供应给驱动器410的经调节的电压Vreg的电压水平(其由电压控制信号控制)，所以电压控制信号可以用于调整驱动器410的输出信号水平(即，幅度)。
驱动器410支持可以用于短距离和/或低数据速率以降低功率的低输出信号水平。然而，驱动器410的输出信号水平上是有限的。这是因为上拉NFET 430的源极(其耦合到输出432)需要低于上拉NFET430的栅极电压至少上拉NFET 430的阈值电压，以便上拉NFET430导通。因此，对于芯片110和120之间的长距离和/或高数据速率的情况，驱动器410可能不能实现足够高的输出信号水平(即，幅度)。此外，在静电放电(ESD)事件期间，上拉NFET430不提供从驱动器410的输出432到钳位器件(未示出)的放电路径。因此，驱动器410可能缺乏ESD稳健性。
在图4的示例中，驱动器410是单端驱动器。然而，应理解，可以通过添加第二上拉NFET和第二下拉NFET来实现驱动器410的差分版本，该第二上拉NFET和第二下拉NFET在与输出432相反的方向上驱动驱动器410的第二输出。
图5示出了具有PFET之上NFET架构(简称为“P之上N(P-over-N)”)的驱动器510的示例。驱动器510可以用于实现图1至图3中的驱动器130和150中的每一者(即，驱动器130和150中的每一者可以是驱动器510的单独实例)。
在此示例中，驱动器510包括下拉n型场效应晶体管(NFET)520和上拉p型场效应晶体管(PEFT)530，其中下拉NFET 520和上拉PFET 530两者都由输入信号inn驱动。下拉NFET520被配置为当由输入信号inn导通时下拉驱动器510的输出532，并且上拉PFET530被配置为当由输入信号inn导通时上拉输出532。在操作中，某一时刻导通下拉NFET 520和上拉PFET 530中的一者在，以驱动输出532为高或低。
可以通过调整供应给驱动器510的电压来调整(即调谐)驱动器510的输出信号水平(即幅度)。在该方面，图5示出了一个示例，其中供应给驱动器510的电压是由上面讨论的电压调节器450(例如，LDO调节器)供应的经调节的电压Vreg。在该示例中，经调节的电压的电压水平由输入到电压调节器450的电压控制信号控制。由于驱动器510的输出信号水平(即，幅度)取决于供应给驱动器510的经调节的电压Vreg的电压水平(其由电压控制信号控制)，所以电压控制信号可以用于调整驱动器510的输出信号水平(即，幅度)。
驱动器510支持可以用于长距离和/或高数据速率的高输出信号水平。然而，驱动器510的较低输出信号水平受到限制。这是因为上拉PFET 530的源极(其耦合到经调节的电压Vreg)需要处于至少等于上拉PFET 530的阈值电压的电压，以便上拉PFET 530导通。这限制了经调节的电压Vreg可以设置得多低，转而制了驱动器510的较低输出信号水平。因此，对于芯片110和120之间的短距离和/或低数据速率的情况，驱动器510可能不能实现低输出信号水平(即，幅度)。
在图5的示例中，驱动器510是单端驱动器。然而，应当理解，可以通过添加第二下拉NFET和第二上拉PFET来实现驱动器510的差分版本，该第二下拉NFET和第二上拉PFET在与输出532相反的方向上驱动驱动器510的第二输出。
因此，为了支持芯片110和120之间更宽范围的距离和/或更宽范围的数据速率，具有比P之上N型驱动器510和N之上N型驱动器410更宽范围的输出信号水平(即，幅度)的驱动器是理想的。
本公开的各方面提供了一种混合驱动器，其组合了N之上N驱动器架构和P之上N驱动器架构以实现宽的输出信号水平(即，幅度)范围，如下面进一步讨论的。
图6示出了根据本公开的各方面的具有宽输出信号水平(即，幅度)范围的混合驱动器610的示例。混合驱动器610包括下拉NFET620、上拉NFET 630和上拉PFET 635。在图6的示例中，下拉NFET620耦合在驱动器610的输出625和接地之间，下拉NFET 620的漏极耦合到输出625并且下拉NFET 620的源极耦合到接地。上拉NFET630耦合在第一电压轨655和输出625之间，上拉NFET 630的漏极耦合到第一电压轨655，并且上拉NFET 630的源极耦合到输出625。上拉PFET 635耦合在第一电压轨655和输出625之间，其中上拉PFET635的源极耦合到第一电压轨655并且上拉PFET 635的漏极耦合到输出625。下拉NFET 620被配置为在导通时下拉输出625，上拉NFET630被配置为在导通时上拉输出625，并且上拉PFET 635被配置为在导通时上拉输出625，如下面进一步讨论的。
混合驱动器610还包括第一开关640、第二开关642、第三开关644和第四开关646。开关640、642、644和646中的每一者可以利用传输门、NFET、PFET或另一个类型的开关实现。在图6的示例中，第一开关640耦合在上拉NFET 630的栅极和接地之间，第二开关642耦合在上拉PFET 635的栅极和第二电压轨660之间，第三开关644耦合在上拉PFET 635的栅极和驱动器610的第一输入612之间，并且第四开关646耦合在上拉NFET 630的栅极和驱动器610的第二输入614之间。下拉NFET 620的栅极耦合到第一输入612。
第一输入612和第二输入614是分别由互补输入信号inn和inp驱动的互补输入。在某些方面，互补输入信号inn和inp可以由预驱动器电路670生成，在图6中示出了预驱动器电路670的示例。在该示例中，预驱动器电路670具有输入672、耦合到驱动器610的第一输入612的第一输出672、以及耦合到驱动器610的第二输入614的第二输出674。预驱动器电路670可以在输入672处接收输入信号(例如，来自第一电路170、第二电路175、第一串行器210或第二串行器230)并且从输入信号生成互补输入信号inn和inp。预驱动器电路670从第一输出672输出输入信号inn并且从第二输出674输出输入信号inp。
如下面进一步讨论的，开关640、642、644和646被配置为在N之上N驱动器模式和P之上N驱动器模式之间切换混合驱动器610。在一个示例中，混合驱动器610在N之上N驱动器模式下操作以支持第一幅度范围(例如，50mV至400mV)并且在P之上N驱动器模式下操作以支持第二幅度范围(例如，425mV至700mV)。在该示例中，混合驱动器610的幅度范围是第一幅度范围和第二幅度范围的组合。这允许混合驱动器610实现宽幅度范围，如下面进一步讨论的。
在图6的示例中，电压调节器650耦合在第二电压轨660和第一电压轨655之间。电压调节器650被配置为从第二电压轨660上的电源电压Vdd生成经调节的电压Vreg。电源电压Vdd可以由耦合到第二电压轨660的电源管理集成电路(PMIC)供应。电压调节器650可以利用LDO调节器或另一个类型的电压调节器实现。在该示例中，经调节的电压Vreg由输入到电压调节器650的电压控制信号控制。驱动器610的输出信号水平(即幅度)取决于第一电压轨655上的经调节的电压Vreg。由于输出信号水平(即，幅度)取决于经调节的电压并且电压控制信号控制经调节的电压Vreg，因此电压控制信号可以用于调整(即，调谐)驱动器610的输出信号水平(即，幅度)，如下面进一步讨论的。电压控制信号可以是数字控制信号或模拟控制信号。电压控制信号可以来自耦合到电压调节器650的电压控制电路695。电压控制电路695可以使用电压控制信号来控制驱动器610的输出信号水平，例如，基于输入信号inn和inp的数据速率和/或第一芯片110和第二芯片120之间的距离。例如，电压控制电路695可以针对更高的数据速率增加输出信号水平，和/或针对第一芯片110和第二芯片120之间更长的距离增加输出信号水平。
在图6的示例中，输出625经由电阻器648耦合到输出引脚690。输出引脚690可以耦合到链路(例如，链路122或124)并且可以对应于输出引脚135或155。电阻器648可以被配置为在驱动器610和耦合到输出引脚690的链路(图6中未示出)之间提供阻抗匹配。
在该示例中，开关控制电路680控制开关640、642、644和646以在N之上N驱动器模式或P之上N驱动器模式下选择性地操作混合驱动器610。为了便于说明，图6中没有明确示出开关控制电路680和开关640、642、644和646之间的各个连接。
为了在N之上N驱动器模式下操作混合驱动器610，开关控制电路680接通第二开关642并且关断第三开关644。这关断了上拉PFET635并且将上拉PFET的栅极从第一输入612去耦。开关控制电路680还关断第一开关640并且接通第四开关646，以将上拉NFET 630的栅极耦合到第二输入614。在N之上N驱动器模式下，混合驱动器610实现了支持低输出信号水平(即低幅度)的图4所示的N之上N驱动器410。
为了在P之上N驱动器模式下操作混合驱动器610，开关控制电路680关断第二开关642并且接通第三开关644以将上拉PFET 635的栅极耦合到第一输入612。开关控制电路680还接通第一开关640并且关断第四开关646。这关断上拉NFET 630并且将上拉NFET 630的栅极从第二输入614去耦。在P之上N驱动器模式下，混合驱动器610实现图5所示的P之上N驱动器510，其支持高输出信号水平。
在某些方面，开关控制电路680基于第一电压轨655上的经调节的电压Vreg在N之上N驱动器模式或P之上N驱动器模式下操作混合驱动器610。如上面所讨论的，驱动器610的幅度取决于经调节的电压Vreg。在此示例中，如果经调节的电压Vreg在与驱动器610的第一幅度范围(例如，50mV至400mV)相对应的第一经调节的电压范围内，则开关控制电路680在N之上N驱动器模式下操作混合驱动器610。如果经调节的电压Vreg在与驱动器610的第二幅度范围(例如，425mV至700mV)相对应的第二经调节的电压范围内，则开关控制电路680在P之上N驱动器模式下操作混合驱动器610。如上面所讨论的，混合驱动器610的幅度范围是第一幅度范围和第二幅度范围的组合，这允许混合驱动器610实现宽幅度范围。
由于经调节的电压Vreg由电压控制信号控制，因此开关控制电路680可以基于电压控制信号在N之上N驱动器模式或P之上N驱动器模式下操作混合驱动器610。在此方面，图6示出了电压控制信号被输入到开关控制电路680的示例。在此示例中，当电压控制信号将经调节的电压Vreg设置为与驱动器610的第一幅度范围(例如，50mV至400mV)相对应的第一经调节的电压范围内的电压水平时，开关控制电路680在N之上N驱动器模式下操作混合驱动器610。当电压控制信号将经调节的电压Vreg设置为与驱动器610的第二幅度范围(例如，425mV至700mV)相对应的第二经调节的电压范围内的电压水平时，开关控制电路680在P之上N驱动器模式下操作混合驱动器610。因此，在此示例中，电压控制信号可以用于控制混合驱动器610的幅度和混合驱动器610的驱动器模式两者。
在某些方面，电压控制信号是数字控制信号(也称为数字代码)，其中经调节的电压Vreg的电压水平由电压控制信号的值设置。在一个示例中，电压控制信号包括n位。在此示例中，电压控制信号具有2n个可能值，其中2n个可能值中的每一个对应于经调节的电压Vreg的2n个可选电压水平中的相应的一个。因此，在此示例中，电压控制电路695可以通过将电压控制信号(例如，数字代码)设置为对应值来将经调节的电压Vreg设置为2n个可选电压水平中的任一个。
在一个示例中，电压控制信号的第一组值对应于第一经调节的电压范围内的电压水平并且电压控制信号的第二组值对应于第二经调节的电压范围内的电压水平。如上面所讨论的，第一经调节的电压范围对应于驱动器610的第一幅度范围(例如，50mV至400mV)并且第二经调节的电压范围对应于驱动器610的第二幅度范围(例如，425mV至700mV)。因此，在该示例中，第一组值覆盖第一幅度范围并且第二组值覆盖第二幅度范围。在该示例中，开关控制电路680可以被配置为如果电压控制信号的当前值在第一组值中(即，电压控制信号具有第一组值中的一个值)，则在N之上N驱动器模式下操作驱动器610并且如果电压控制信号的当前值在第二组值中(即，电压控制信号具有第二组值中的一个值)，则在P之上N驱动器模式下操作驱动器610。
在一个示例中，电压控制信号包括具有范围从0到31的32个可能值的五个位。在图7中图示了其中电压控制信号被标记为V<4：0>指示电压控制信号包括五个位的此情况的示例。在此示例中，第一组值可以包括值0至23，并且第二组值可以包括值24至31。因此，在此示例中，值0至23覆盖了驱动器610的第一幅度范围(例如，50mV至400mV)并且值24-31覆盖了驱动器610的第二幅度范围(例如，425mV至700mV)。在该示例中，如果电压控制信号的当前值在0至23的范围内，则开关控制电路680在N之上N驱动器模式下操作驱动器610并且如果电压控制信号的当前值在24至31的范围内，则开关控制电路680在P之上N驱动器模式下操作驱动器610。
在图7的示例中，开关控制电路680利用包括第一输入712、第二输入714和输出716的与门710实现。第一输入712接收电压控制信号的第二最高有效位V<3>并且第二输入714接收电压控制信号的最高有效位V<4>。在此示例中，与门710对位V<3>和V<4>执行与运算以生成用于开关640、642、644和646的控制信号。当位V<3>和V<4>两者都为1时，与门710输出一，这发生在电压控制信号的值在24到31的范围内(即，电压控制信号的值在与第二幅度范围相对应的第二组值中)。当位V<3>和V<4>中的一者为零或位V<3>和V<4>两者均为零时，与门710输出零，这发生在电压控制信号的值在0到23的范围内时(即，电压控制信号的值在与第一幅度范围相对应的第一组值中)。因此，当电压控制信号的值在24到31的范围内时，与门710输出一，并且当电压控制信号的值在0到23的范围内时，与门710输出零。在此示例中，开关640、642、644和646被配置为使得当开关控制信号输出一时，第一开关640和第三开关644接通并且第二开关642和第四开关646关断。这使得当电压控制信号的值在24到31的范围内时，驱动器610在P之上N驱动器模式下操作。开关640、642、644和646被配置为使得当开关控制信号输出零时，第一开关640和第三开关644断开并且第二开关642和第四开关646接通。这使得当电压控制信号的值在0到23的范围内时，驱动器610在N之上N驱动器模式下操作驱动器。
应当理解，开关控制电路680不限于图7中示出的示例性实现方式。开关控制电路680可以用各种逻辑门和/或逻辑门的各种组合实现。此外，应当理解，在其他实现方式中，电压控制信号可以包括五位以下或五位以上。
图6中示出的示例混合驱动器610可以用于实现多切片混合驱动器805，在图8中示出了其示例。在该示例中，多切片混合驱动器805包括多个切片810-1至810-m，该多个切片810-1至810-m并联耦合在第一电压轨655和接地之间。切片810-1至810-m中的每一个都利用图6中示出的示例性混合驱动器610来实现(即，切片810-1至810-m中的每一个都是图6中示出的混合驱动器610的单独实例)。如图8中所示，切片810-1至810-m的输出625经由电阻器848耦合到输出引脚890(即，电阻器848耦合在切片810-1至810-m的输出625和输出引脚890之间)。输出引脚890可以耦合到链路(例如，链路122或124)并且可以对应于输出引脚135或155。
切片810-1至810-m的第一输入612耦合到多切片混合驱动器805的第一输入812，并且切片810-1至810-m的第二输入614耦合到多切片混合驱动器805的第二输入814。第一输入812和第二输入814分别由互补输入信号inn和inp驱动。
开关控制电路680(如图6中示出的)控制切片810-1至810-m中的开关640、642、644和646以在N之上N驱动器模式或P之上N驱动器模式下选择性地操作多切片混合驱动器805。例如，当经调节的电压Vreg处于对应于第一幅度范围的第一经调节的电压范围(例如，50mV至400mV)时，开关控制电路680可以在N之上N驱动器模式下操作多切片混合驱动器805，并且当经调节的电压Vreg处于对应于第二幅度范围的第二经调节的电压范围(例如，425mV至700mV)时，在P之上N驱动器模式下操作多切片混合驱动器805。注意到，在图8中未示出电压调节器650。
在某些方面，可以调整(例如，使用开关)在给定时间激活(即，启用)的切片810-1至810-m的数量。例如，可以调整激活(即，启用)的切片810-1至810-m的数量，以调整多切片混合驱动器805的输出阻抗。在此示例中，可以调整(即，校准)多切片混合驱动器805的输出阻抗，以提供与耦合到输出引脚890的链路(例如，链路122或124)的阻抗匹配。
图9示出了根据某些方面的差分混合驱动器905。差分驱动器905包括第一分支910A和第二分支910B。第一分支910A和第二分支910B中的每个分支都可以利用图6中示出的混合驱动器610来实现(即，每个分支可以是混合驱动器610的单独实例)。在图9中，第一分支910A的元件的附图标记包括字母“A”，并且第二分支910B的元件的附图标记包括字母“B”。如下面进一步讨论的，第一分支910A和第二分支910B在相反的方向上被驱动以生成差分输出信号。
第一分支910A包括第一下拉NFET 620A、第一上拉NFET 630A和第一上拉PFET635A。第一下拉NFET 620A耦合在第一输出625A和接地之间，其中第一下拉NFET 620A的漏极耦合到第一输出625A并且第一下拉NFET 620的源极耦合到接地。第一上拉NFET 630A耦合在第一电压轨655和第一输出625A之间，其中第一上拉NFET 630A的漏极耦合到第一电压轨655，并且第一上拉NFET 630A的源极耦合到第一输出625A。第一上拉PFET 635A耦合在第一电压轨655和第一输出625A之间，其中第一上拉PFET 635A的源极耦合到第一电压轨655，并且第一上拉PFET 635A的漏极耦合到第一输出625A。
第二分支910B包括第二下拉NFET 620B、第二上拉NFET 630B和第二上拉PFET635B。第二下拉NFET 620B耦合在第二输出625B和接地之间，其中第二下拉NFET 620B的漏极耦合到第二输出625B并且第二下拉NFET 620B的源极耦合到接地。第二上拉NFET 630B耦合在第一电压轨655和第二输出625B之间，其中第二上拉NFET630B的漏极耦合到第一电压轨655，并且第二上拉NFET 630B的源极耦合到第二输出625B。第二上拉PFET 635B耦合在第一电压轨655和第二输出625B之间，其中第二上拉PFET 635B的源极耦合到第一电压轨655，并且第二上拉PFET 635B的漏极耦合到第二输出625B。
在图9的示例中，驱动器905包括：第一开关640A，其耦合在第一上拉NFET 630A的栅极和接地之间；第二开关640B，其耦合在第二上拉NFET 630B的栅极和接地之间；第三开关642A，其耦合在第一上拉PFET 635A的栅极和第二电压轨660之间；以及第四开关642B，其耦合在第二上拉PFET 635B的栅极和第二电压轨660之间。驱动器905还包括：第五开关644A，其耦合在第一上拉PFET 635A的栅极和驱动器905的第一输入912之间；第六开关644B，其耦合在第二上拉PFET 635B的栅极和驱动器905的第二输入914之间；第七开关646A，其耦合在第一上拉NFET 630A的栅极和第二输入914之间；以及第八开关646B，其耦合在第二上拉NFET 630B的栅极和第一输入912之间。第一下拉NFET 620A的栅极耦合到第一输入912并且第二下拉NFET 620B的栅极耦合到第二输入914。
第一输入912和第二输入914是分别由互补输入信号inn和inp驱动的互补输入。如上面所讨论的，互补输入信号inn和inp可以由预驱动器电路670(如图6中示出的)提供。在该示例中，预驱动器电路670的第一输出672可以耦合到第一输入912并且预驱动器电路670的第二输出674可以耦合到第二输入914。
在该示例中，第二分支910B的输入相对于第一分支910A的输入反转，使得互补输入信号inn和inp以相反的方向驱动第一分支910A和第二分支910B，以生成差分输出信号。更特别地，输入信号inn驱动第一分支910A中的第一下拉NFET 620A并且输入信号inp驱动第二分支910B中的第二下拉NFET 620B。在N之上N驱动器模式下，输入信号inp驱动第一分支910A中的第一上拉NFET 630A并且输入信号inn驱动第二分支910B中的第二上拉NFET630B。在P之上N驱动器模式下，输入信号inn驱动第一分支910A中的第一上拉PFET635A并且输入信号inp驱动第二分支910B中的第二上拉PFET 635B。
在图9的示例中，第一输出625A经由第一电阻器948A耦合到第一输出引脚990A(即，第一电阻器948A耦合在第一输出625A和第一输出引脚990A之间)。第二输出625B经由第二电阻器948B耦合到第二输出引脚990B(即，第二电阻器948B耦合在第二输出625B和第二输出引脚990B之间)。第一输出引脚990A和第二输出引脚990B可以耦合到差分链路，其中第一输出引脚990A耦合到差分链路的第一传输线(例如，传输线312a或314a)并且第二输出引脚990B耦合到差分链路的第二传输线(例如，传输线312b或314b)。
在该示例中，开关控制电路680控制第一分支910A和第二分支920中的开关，以在N之上N驱动器模式或P之上N驱动器模式下选择性地操作差分混合驱动器905。为了便于说明，图9中没有明确示出开关控制电路680和开关之间的各个连接。
为了在N之上N驱动器模式下操作差分混合驱动器905，开关控制电路680断开第一开关640A，断开第二开关640B，接通第三开关642A，接通第四开关642B，断开第五开关644A，断开第六开关644B，接通第七开关646A，并且接通第八开关646B。这将第一上拉NFET630A的栅极耦合到第二输入914，将第二上拉NFET 630B的栅极耦合到第一输入912，并且关断第一上拉PFET 635A和第二上拉PFET635B。在N之上N驱动器模式下，差分混合驱动器905实现差分N之上N驱动器。
为了在P之上N驱动器模式下操作差分混合驱动器905，开关控制电路680接通第一开关640A，接通第二开关640B，关断第三开关642A，关断第四开关642B，接通第五开关644A，接通第六开关644B，关断第七开关646A，并且关断第八开关646B。这将第一上拉PFET635A的栅极耦合到第一输入912，将第二上拉PFET 635B的栅极耦合到第二输入914，并且关断第一上拉NFET 630A和第二上拉NFET630B。在P之上N驱动器模式下，差分混合驱动器905实现差分P之上N驱动器。
开关控制电路680可以基于第一电压轨655上的经调节的电压Vreg在N之上N驱动器模式或P之上N驱动器模式下操作差分混合驱动器905。例如，如果经调节的电压Vreg在对应于驱动器905的第一幅度范围(例如，50mV至400mV)的第一经调节的电压范围内，则开关控制电路680在N之上N驱动器模式下操作混合驱动器905。如果经调节的电压Vreg在对应于驱动器905的第二幅度范围(例如，425mV至700mV)的第二经调节的电压范围内，则开关控制电路680在P之上N驱动器模式下操作混合驱动器905。
由于经调节的电压Vreg由电压控制信号控制，因此开关控制电路680可以基于电压控制信号在N之上N驱动器模式或P之上N驱动器模式下操作混合驱动器905。在此方面，图9示出了电压控制信号被输入到开关控制电路680的示例。在该示例中，当电压控制信号将经调节的电压Vreg设置为与驱动器905的第一幅度范围(例如，50mV至400mV)相对应的第一经调节的电压范围内的电压水平时，开关控制电路680在N之上N驱动器模式下操作混合驱动器905。当电压控制信号将经调节的电压Vreg设置为与驱动器905的第二幅度范围(例如，425mV至700mV)相对应的第二经调节的电压范围内的电压水平时，开关控制电路680在P之上N驱动器模式下操作混合驱动器905。
如上面所讨论的，电压控制信号可以是数字控制信号(也称为数字代码)，其中经调节的电压Vreg的电压水平由电压控制信号的值设置。在一个示例中，电压控制信号的第一组值对应于第一经调节的电压范围内的电压水平并且电压控制信号的第二组值对应于第二经调节的电压范围内的电压水平。如上面所讨论的，第一经调节的电压范围对应于驱动器905的第一幅度范围(例如，50mV至400mV)并且第二经调节的电压范围对应于驱动器905的第二幅度范围(例如，425mV至700mV)。因此，在此示例中，第一组值覆盖第一幅度范围并且第二组值覆盖第二幅度范围。在该示例中，开关控制电路680可以被配置为如果电压控制信号的当前值在第一组值中，则在N之上N驱动器模式下操作驱动器905并且如果电压控制信号的当前值在第二组值中，则在P之上N驱动器模式下操作驱动器905。
图9中示出的示例差分混合驱动器905可以用于实现多切片混合驱动器1005，在图10中示出了多切片混合驱动器1005的示例。在该示例中，多切片混合驱动器1005包括多个切片1010-1至1010-m，该多个切片1010-1至1010-m并联耦合在第一电压轨655和接地之间。切片1010-1至1010-m中的每个切片都用图9中示出的示例性差分混合驱动器905来实现(即，切片1010-1至1010-m中的每个切片都是图9中示出的差分混合驱动器905的单独实例)。注意到，为了便于说明，图10中未示出差分混合驱动器905的细节。
如图10中所示，切片1010-1至1010-m的第一输出625A经由第一电阻器1048A耦合到第一输出引脚1090A(即，第一电阻器1048A耦合在切片1010-1至1010-m的第一输出625A和第一输出引脚1090A之间)。切片1010-1至1010-m的第二输出625B经由第二电阻器1048B耦合到第二输出引脚1090B(即，第二电阻器1048B耦合在切片1010-1至1010-m的第二输出625B和第二输出引脚1090B之间)。第一输出引脚1090A和第二输出引脚1090B可以耦合到差分链路，其中第一输出引脚1090A耦合到差分链路的第一传输线(例如，传输线312a或314a)并且第二输出引脚1090B耦合到差分链路的第二传输线(例如，传输线312b或314b)。
切片1010-1至1010-m的第一输入912耦合到多切片混合驱动器1005的第一输入1012，并且切片1010-1至1010-m的第二输入914耦合到多切片混合驱动器1005的第二输入1014。第一输入1012和第二输入1014分别由互补输入信号inn和inp驱动。
开关控制电路680(如图9中示出的)控制切片1010-1至1010-m中的开关，以选择性地在N之上N驱动器模式或P之上N驱动器模式下操作多切片混合驱动器1005。例如，当经调节的电压Vreg处于对应于第一幅度范围的第一经调节的电压范围(例如，50mV至400mV)时，开关控制电路680可以在N之上N驱动器模式下操作多切片混合驱动器1005，并且当经调节的电压Vreg处于对应于第二幅度范围的第二经调节的电压范围(例如，425mV至700mV)时，在P之上N驱动器模式下操作多切片混合驱动器1005。应注意的是，在图10中未示出电压调节器650。
在某些方面，可以调整(例如，使用开关)在给定时间激活(即，启用)的切片1010-1至1010-m的数量。例如，可以调整激活(即，启用)的切片1010-1至1010-m的数量，以调整多切片混合驱动器1005的每个输出处的输出阻抗。在该示例中，可以调整(即校准)多切片混合驱动器1005的每个输出处的输出阻抗以提供与耦合到输出引脚1090A和1090B中的相应的一个的传输线的阻抗匹配。
如上面所讨论的，电压调节器650可以用低压差(LDO)调节器实现。LDO调节器典型地包括一个传输晶体管和一个误差放大器，其中误差放大器的输出基于参考电压和经调节的电压的反馈来驱动传输晶体管的栅极。传输晶体管可以是传输NFET或传输PFET。
图11示出了LDO调节器1105的示例，该LDO调节器包括传输NFET 1110、放大器1120、电压参考电路1140和分压器1135。传输NFET 1110耦合在第一电压轨655和第二电压轨660之间。分压器1135包括第一电阻器R1和第二电阻器R2，该第一电阻器R1和第二电阻器R2串联耦合在第一电压轨655和接地之间。分压器1135在节点1130处提供反馈电压Vfb，给出如下：
其中等式(1)中的R1和R2分别是电阻器R1和R2的电阻。如等式(1)中所示，反馈电压Vfb与经调节的电压Vreg成比例，并且因此提供对经调节的电压Vreg的反馈。反馈电压Vfb被馈送到放大器1120的负输入。电压参考电路1140被配置为生成参考电压Vref，该参考电压Vref被输入到放大器1120的正输入。电压参考电路1140被配置为基于电压控制信号来设置参考电压Vref的电压水平。如下面进一步讨论的，通过使用电压控制信号调整参考电压Vref来调整经调节的电压Vreg。
在操作中，放大器1120接收反馈电压Vfb和参考电压Vref。放大器1120在减小参考电压和反馈电压Vfb之间的差的方向上驱动传输NFET 1110的栅极，使得第一电压轨655上的经调节的电压Vreg近似等于：
如等式(2)中所示，经调节的电压Vreg与参考电压Vref成比例。因此，电压控制信号可以用于通过调整由电压参考电路1140生成的参考电压Vref来调整经调节的电压Vreg。
LDO调节器1105支持低经调节的电压水平，该低经调节的电压水平可以用于将混合驱动器(例如，混合驱动器610、805、905或1005)的幅度设置为低。然而，调节器1105的上经调节的电压水平是有限的。这是因为传输NFET 1110的源极(其耦合到第一电压轨655)需要低于传输NFET 1110的栅极电压至少传输NFET 1110的阈值电压，以便传输NFET 1110导通。因此，LDO调节器1105可能不能将混合驱动器的幅度设置得高，从而减小混合驱动器的幅度范围。
图12示出了LDO调节器1205的示例，包括传输PFET 1210、放大器1220、电压参考电路1140和分压器1135。传输PFET 1210耦合在第一电压轨655和第二电压轨660之间。在此示例中，反馈电压Vfb被输入到放大器1220的正输入，来自电压参考电路1140的参考电压Vref被输入到放大器1220的负输入。
在操作中，放大器1220接收反馈电压Vfb和参考电压Vref。放大器1220在减小参考电压和反馈电压Vfb之间的差的方向上驱动传输PFET 1210的栅极，使得第一电压轨655上的经调节的电压Vreg与参考电压Vref成比例(例如，基于等式(2))。由于电压控制信号控制由电压参考电路1140生成的参考电压Vref，因此电压控制信号可以用于通过调整参考电压Vref来调整经调节的电压Vreg。
LDO调节器1205支持可以用于将混合驱动器(例如，混合驱动器610、805、905或1005)的幅度设置为高的高经调节的电压水平。然而，与使用传输NFET 1110的LDO调节器1105相比，LDO调节器1205的较低经调节的电压水平是有限的。因此，LDO调节器1205可能不能将混合驱动器的幅度设置得低，从而减小混合驱动器的幅度范围。
为了解决LDO调节器1105和1205的限制，本公开的各方面提供了一种混合LDO调节器，其组合了传输NFET和传输PFET以实现宽的经调节的电压范围，如下面进一步讨论的。
图13示出了根据本公开的各方面的混合LDO调节器1310的示例。混合LDO调节器1310可以用于实现电压调节器650。混合LDO调节器1310被配置为从第二电压轨660上的电源电压Vdd生成第一电压轨655上的经调节的电压Vreg。如上面所讨论的，第一电压轨655可以耦合到混合驱动器610、805、905或1005。
混合LDO调节器1310包括传输NFET 1320、传输PFET 1330、第一放大器1340、第二放大器1350、第一开关1322、第二开关1324、第三开关1332、第四开关1334、第五开关1328、第六开关1338、分压器1335和电压参考电路1360。传输NFET 1320耦合在第一电压轨655和第二电压轨660之间，其中传输NFET 1320的漏极耦合到第二电压轨660，并且传输NFET1320的源极耦合到第一电压轨655。传输PFET 1330耦合在第一电压轨655和第二电压轨660之间，其中传输PFET 1330的源极耦合到第二电压轨660，并且传输PFET 1330的漏极耦合到第一电压轨655。第一放大器1340和第二放大器1350中的每一者可以是单级放大器或多级放大器。此外，第一放大器1340和第二放大器1350中的每一者可以利用共源共栅放大器、折叠共源共栅放大器或另一个类型的放大器实现。
分压器1335包括第一电阻器R1和第二电阻器R2，该第一电阻器R1和第二电阻器R2串联耦合在第一电压轨655和接地之间。分压器1335在反馈节点1333提供由上面提供的等式(1)给出的反馈电压Vfb。
第一开关1322耦合在第一放大器1340的输出1346和传输NFET1320的栅极之间，第二开关1324耦合在第二放大器1350的输出和传输PFET 1330的栅极之间，第三开关1332耦合在传输NFET 1320的栅极和接地之间，并且第四开关1334耦合在传输PFET 1330的栅极和第二电压轨660之间。此外，第五开关1328耦合在反馈节点1333和第一放大器1340的第一输入1342之间，并且第六开关1338耦合在反馈节点1333和第二放大器1350的第一输入1352之间。
电压参考电路1360被配置为在输入1362处接收电压控制信号(例如，来自图6中示出的电压控制电路695)并且基于接收到的电压控制信号在输出1364处生成参考电压Vref。在某些方面，电压参考电路1360被配置为基于电压控制信号来设置参考电压Vref的电压水平。对于电压控制信号是数字信号的示例，电压参考电路1360可以具有多个可选参考电压水平，其中可选参考电压水平中的每一个对应于控制信号的不同值。在此示例中，电压参考电路1360将参考电压Vref的电压水平设置为与控制信号的当前值对应的可选参考电压水平中的一个参考电压水平。如下面进一步讨论的，通过使用电压控制信号调整参考电压Vref来调整经调节的电压Vreg。根据上面提供的等式(2)，经调节的电压Vreg可以与参考电压Vref相关。对于电压控制信号是数字信号(也称为数字代码)的示例，电压参考电路1360可以利用数模转换器(DAC)实现。下面讨论电压参考电路1360的示例性实现方式。
电压参考电路1360的输出1364耦合到第一放大器1340的第二输入1344和第二放大器1350的第二输入1354。因此，参考电压Vref被输入到第一放大器1340的第二输入1344和第二放大器1350的第二输入1354。
如下面进一步讨论的，开关1322、1324、1328、1332、1334和1338被配置为在第一调节模式和第二调节模式之间切换混合LDO调节器1310。在第一调节模式下，传输NFET 1320被用作混合LDO调节器1310的传输晶体管，传输PFET 1330被关断，并且在第二调节模式下，传输PFET 1330被用作混合LDO调节器1310的传输晶体管，其中传输NFET 1320被关断。在一个示例中，当经调节的电压在第一经调节的电压范围内时，混合LDO调节器1310可以在第一调节模式下操作并且当经调节的电压在第二经调节的电压范围内时，可以在第二调节模式下操作。在此示例中，混合LDO调节器1310的经调节的电压范围是第一经调节的电压范围和第二经调节的电压范围的组合，这允许混合LDO调节器1310实现宽的经调节的电压范围，如下面进一步讨论的。
开关控制电路1380控制开关1322、1324、1328、1332、1334和1338以在第一调节模式或第二调节节点中选择性地操作混合LDO调节器1310(例如，基于电压控制信号)。为了便于说明，图13中没有明确示出开关控制电路1380和开关1322、1324、1328、1332、1334和1338之间的各个连接。在一些实现方式中，开关控制电路1380可以与用于控制混合驱动器610、805、905或1005的驱动器模式的开关控制电路680相同，如下面进一步讨论的。
为了在第一调节模式下操作混合LDO调节器1310，开关控制电路1380接通第一开关1322，关断第二开关1324，关断第三开关1332，并且接通第四开关1334。这将第一放大器1340的输出耦合到传输NFET 1320的栅极并且关断传输PFET 1330。此外，开关控制电路1380接通第五开关1328并且关断第六开关1338。这将反馈节点1333耦合到第一放大器1340的第一输入1342并且将反馈节点1333从第二放大器1350的第一输入1352去耦。
在第一调节模式下，第一放大器1340在第一输入1342接收反馈电压Vfb并且在第二输入1344接收参考电压Vref。第一放大器1340在减小参考电压和反馈电压Vfb之间的差的方向上驱动传输NFET1320的栅极，使得第一电压轨655上的经调节的电压Vreg近似与参考电压Vref成比例(例如，基于等式(2))。由于参考电压Vref由电压控制信号控制并且经调节的电压Vreg与参考电压Vref成比例，因此电压控制信号可以用于调整经调节的电压Vreg。在第一调节模式下，传输NFET 1320允许混合LDO调节器1310实现具有高电源噪声抑制的低经调节的电压。
为了在第二调节模式下操作混合LDO调节器1310，开关控制电路1380关断第一开关1322，接通第二开关1324，接通第三开关1332，并且关断第四开关1334。这将第二放大器1350的输出耦合到传输PFET 1330的栅极并且关断传输NFET 1320。此外，开关控制电路1380关断第五开关1328并且接通第六开关1338。这将反馈节点1333耦合到第二放大器1350的第一输入1352并且将反馈节点1333从第一放大器1340的第一输入1342去耦。
在第二调节模式下，第二放大器1350在第一输入1352处接收反馈电压Vfb并且在第二输入1354处接收参考电压Vref。第二放大器1350在减小参考电压和反馈电压Vfb之间的差的方向上驱动传输PFET 1330的栅极，使得第一电压轨655上的经调节的电压Vreg近似与参考电压Vref成比例(例如，基于等式(2))。由于参考电压Vref由电压控制信号控制并且经调节的电压Vreg与参考电压Vref成比例，因此电压控制信号可以用于调整经调节的电压Vreg。在第二调节模式下，传输PFET 1330允许混合LDO调节器1310实现高经调节的电压(例如，靠近Vdd)。
如上面所讨论的，开关控制电路1380可以基于电压控制信号在第一调节模式或第二调节模式下操作混合LDO调节器1310。在此方面，图13示出了电压控制信号被输入到开关控制电路1380的示例。在此示例中，当电压控制信号将经调节的电压Vreg设置为第一经调节的电压范围内的电压水平时，开关控制电路1380在第一调节模式下操作混合LDO调节器1310，并且当电压控制信号将经调节的电压Vreg设置为第二经调节的电压范围内的电压水平时，开关控制电路1380在第二调节模式下操作混合LDO调节器1310。在一个示例中，第一经调节的电压范围对应于混合驱动器610、805、905或1005的第一幅度范围(例如，50mV至400mV)，并且第二经调节的电压范围对应于混合驱动器610、805、905或1005的第二幅度范围(例如，425mV至700mV)。在此示例中，当混合驱动器610、805、905或1005在N之上N驱动器模式下时，开关控制电路1380在第一调节模式下操作混合LDO调节器1310，并且当混合驱动器610、805、905或1005在P之上N驱动器模式下时，在第二调节模式下操作混合LDO调节器1310。因此，在此示例中，第一调节模式与N之上N驱动器模式一致并且第二调节模式与P之上N驱动器模式一致，这允许由同一开关控制电路控制混合LDO调节器1310的调节模式和混合驱动器的驱动器模式。因此，在此示例中，开关控制电路1380可以与用于控制混合驱动器610、805、905或1005的驱动器模式的开关控制电路680相同。然而，应当理解，本公开不限于此示例。
在某些方面，电压控制信号是数字信号(也称为数字代码)，其中经调节的电压Vreg的电压水平由电压控制信号的值设置。在一个示例中，电压控制信号的第一组值对应于第一经调节的电压范围内的电压水平并且电压控制信号的第二组值对应于第二经调节的电压范围内的电压水平。在此示例中，开关控制电路1380可以被配置为如果电压控制信号的当前值在第一组值中，则在第一调节模式下操作混合LDO调节器1310，并且如果电压控制信号的当前值在第二组值中，则操作混合LDO调节器1310。开关控制电路1380还可以被配置为如果电压控制信号的当前值在第一组值中，则在N之上N驱动器模式下操作混合驱动器610、805、905或1005，并且如果电压控制信号的当前值在第二组值中，则在P之上N驱动器模式下操作混合驱动器。
尽管上文使用混合LDO调节器1310向混合驱动器提供经调节的电压Vreg的示例讨论了混合LDO调节器1310，但是应当理解，混合LDO 1310不限于该示例。混合LDO调节器1310可以用于期望提供可以在宽电压范围内调整的经调节的电压的其他应用中。
图14示出了还包括第一补偿电路1410、第七开关1415和第二补偿电路1420的混合LDO调节器1310的示例。第一补偿电路1410耦合在传输NFET 1320的栅极和接地之间。在图14的示例中，第一补偿电路1410包括串联耦合的电阻器1414和补偿电容器1412。第一补偿电路1410可以被配置为提供环路补偿，以在第一调节模式下增加LDO调节器1310的相位裕度和环路稳定性。
第二补偿电路1420耦合在传输PFET 1330的栅极和第七开关1415之间，并且第七开关1415耦合在第二补偿电路1420和传输PFET1330的漏极之间。在图14的示例中，第二补偿电路1420包括串联耦合的电阻器1424和补偿电容器1422。
开关控制电路1380(如图13中示出的)可以被配置为在第一调节模式下断开第七开关1415并且在第二调节模式下接通第七开关1415。因此，在此示例中，在第二调节模式下，第二补偿电路1420耦合在传输PFET 1330的栅极和传输PFET 1330的漏极之间，以提供密勒补偿来提高环路稳定性。
因此，在该示例中，单独的补偿电路(即，第一补偿电路1410和第二补偿电路1420)用于第一调节模式和第二调节模式，而不是共享补偿电路用于两种调节模式。这允许独立地设计第一调节模式和第二调节模式的补偿方案，以提供针对第一调节模式的良好的回路稳定性和针对第二调节模式的良好的回路稳定性。
图15示出了根据本公开的某些方面的电压参考电路1360的示例性实现方式。在此示例中，电压参考电路1360包括电流源1510和可变电阻器1520。电流源1510耦合在第二电压轨660和电压参考电路1360的输出1364之间，并且可变电阻器1520耦合在电压参考电路1360的输出1364和接地之间。
在该示例中，可变电阻器1520具有数字控制电阻，该数字控制电阻由在输入1362处接收到的电压控制信号控制。可变电阻器1520可以包括多个电阻器和多个开关，其中开关控制在给定时间哪个电阻器对可变电阻器1520的电阻有贡献。在此示例中，开关中的每一个可以由电压控制信号的相应位来控制。在此示例中，参考电压Vref由下式给出
Vref ＝ I〃Rv (3)
其中I是电流源1510的电流，并且Rv是可变电阻器1520的电阻。如等式(3)中所示，电压控制信号通过控制可变电阻器1520的电阻来控制参考电压。
图16示出了根据本公开的某些方面的电压参考电路1360的另一个示例性实现方式。在此示例中，电压参考电路1360包括参考电阻器1610和可变电阻器1520。参考电阻器1610耦合在第二电压轨660和电压参考电路1360的输出1364之间，并且可变电阻器1520耦合在电压参考电路1360的输出1364和接地之间。参考电阻器1610可以具有固定的电阻。
如上面所讨论的，可变电阻器1520具有数字控制电阻，该数字控制电阻由在输入1362处接收到的电压控制信号控制。在此示例中，参考电压Vref由下式给出
其中Rf是参考电阻器1610的电阻，并且Rv是可变电阻器1520的电阻。如等式(4)中所示，电压控制信号通过控制可变电阻器1520的电阻来控制参考电压。
图17示出了根据本公开的某些方面的组合了图15和图16中示出的示例性实现方式的元件电压参考电路1360的示例性实现方式。在该示例中，电压参考电路1360包括电流源1510、参考电阻器1610、可变电阻器1520、第一晶体管1710、第二晶体管1720和反相器1715。在图17的示例中，第一晶体管1710和第二晶体管1720中的每一者利用PFET实现。
电流源1510耦合在第二电压轨660和第一晶体管1710之间，并且第一晶体管1710耦合在电流源1510和电压参考电路1360的输出1364之间。第二晶体管1720耦合在第二电压轨660和参考电阻器1610之间，并且参考电阻器1610耦合在第二晶体管1720和电压参考电路1360的输出1364之间。可变电阻器1520耦合在电压参考电路1360的输出1364和接地之间。
第一晶体管1710的栅极耦合到参考模式选择输入1735。反相器1715的输入耦合到参考模式选择输入1735，并且反相器1715的输出耦合到第二晶体管1720的栅极。
电压参考电路1360被配置为基于在参考模式选择输入1735处接收到的参考模式选择信号(标记为“Ref_mode”)在第一参考模式或第二参考模式下操作。在图17的示例中，当参考模式选择信号为低时，电压参考电路1360在第一参考模式下操作。在该情况下，第一晶体管1710导通，并且第二晶体管1720关断。这使得第一晶体管1710将电流源1510耦合到可变电阻器1520。在此模式下，参考电压Vref由等式(3)给出。当参考模式选择信号为高时，电压参考电路1360在第二参考模式下操作。在此情况下，第一晶体管1710关断，并且第二晶体管1720导通。这使得第二晶体管1720将参考电阻器1610耦合在第二电压轨660和可变电阻器1520之间。在此模式下，参考电压Vref由等式(4)给出。
示例性混合驱动器610、805、905或1005以及混合LDO调节器1310提供ESD稳健性，如下面进一步讨论的。如图18中所示，当静电荷从外部源(例如，在芯片的处理期间)无意地转移到芯片(例如，芯片110或120)的输出引脚1890时，可能发生ESD。输出引脚1890可以对应于输出引脚690、890、990A、990B、1090A或1090B。耦合到输出引脚1890的电阻器1848可以对应于电阻器648、848、948A、948B、1048A或1048B。
参考图18，芯片可以包括二极管1810和钳位器件1820以提供ESD保护。二极管1810耦合在输出引脚1890和第二电压轨660之间并且钳位器件1820耦合在第二电压轨660和接地之间。钳位器件1820可以包括钳位晶体管和RC瞬态检测器，其中RC瞬态检测器被配置为检测ESD事件并且当检测到ESD事件时导通钳位晶体管以提供到接地的放电路径。在此示例中，在ESD事件期间，二极管1810和钳位器件1820提供从输出引脚1890到接地的放电路径以释放输出引脚1890上的静电荷。
然而，输出引脚1890上的电压可能仍然达到大电压，这可能导致耦合到输出引脚1890的晶体管产生大的栅极到漏极电压，这可能损坏晶体管。为了防止该情况，混合驱动器610、805、905或1005中的一个或多个上拉PFET 635和混合LDO调节器1310中的传输PFET1330在ESD事件期间导通，创建通过混合驱动器和混合LDO调节器的放电路径1805。这是假设当电源断开时，PFET的栅极向接地漂移，使得PFET在ESD事件期间导通。对应的放电电流通过电阻器1848，导致跨越电阻器1848的IR电压降。跨越电阻器1848的IR压降降低了混合驱动器和混合LDO调节器中的晶体管在ESD事件期间暴露的电压，这降低了混合驱动器和混合LDO调节器中的晶体管的栅极到漏极电压，从而提供了更强的ESD稳健性。注意到，为了便于说明，图18中仅示出了放电路径1805中的混合驱动器和混合LDO调节器的晶体管。
如上面所讨论的，混合LDO调节器1310的第一调节模式可以与混合驱动器610、805、905或1005的N之上N驱动器模式一致并且混合LDO调节器1310的第二调节模式可以与混合驱动器610、805、905或1005的P之上N驱动器模式一致。这允许混合LDO调节器1310的调节模式和混合驱动器的驱动器模式由同一开关控制电路控制。图19A和图19B图示了此情况的示例，其中图19A示出了混合驱动器905的示例实现并且图19B示出了根据某些方面的混合LDO调节器1310的示例实现方式。在该示例中，开关控制电路680基于电压控制信号(例如，来自电压控制电路695)在输出1910生成控制信号enp，在输出1920生成控制信号enn。控制信号enp和enn用于控制混合驱动器905的驱动器模式和混合LDO调节器1310的调节模式。因此，在此示例中，混合驱动器905的驱动器模式和混合LDO调节器1310的调节模式由同一组控制信号enp和enn控制。
在图19A的示例中，开关640A利用NFET实现，开关640B利用NFET实现，开关642A用PFET实现，并且开关642B用PFET实现。这些晶体管中的每个晶体管者的栅极耦合到开关控制电路680的输出1910以接收控制信号enp。开关644A和644B中的每一者都利用包括并联耦合的PFET和NFET的相应的传输门来实现，其中PFET的栅极耦合到开关控制电路680的输出1920以接收控制信号enn并且NFET的栅极耦合到开关控制电路680的输出1910以接收控制信号enp。开关646A和646B中的每一者都利用包括并联耦合的PFET和NFET的相应的传输门实现，其中PFET的栅极耦合到开关控制电路680的输出1910以接收控制信号enp并且NFET的栅极耦合到开关控制电路680的输出1920以接收控制信号enn。
在图19B的示例中，开关1332利用NFET实现并且开关1334利用PFET实现，其中NFET和PFET中的每一者的栅极耦合到开关控制电路680的输出1910以接收控制信号enp(如图19A中示出的)。开关1322和1328中的每一者利用包括并联耦合的PFET和NFET的相应的传输门实现，其中PFET的栅极耦合到开关控制电路680的输出1910以接收控制信号enp并且NFET的栅极耦合到开关控制电路680的输出1920以接收控制信号enn。开关1324和1338中的每一者利用包括并联耦合的PFET和NFET的相应的传输门来实现，其中PFET的栅极耦合到开关控制电路680的输出1920以接收控制信号enn并且NFET的栅极耦合到开关控制电路680的输出1910以接收控制信号enp。注意到，为了便于说明，在图19B中未示出补偿电路1410和1420。
在该示例中，开关控制电路680通过将控制信号enp设置为零并且将控制信号enn设置为一，在N之上N驱动器模式下操作混合驱动器905并且在第一调节模式下操作混合LDO调节器1310。例如，如果电压控制信号的当前值在第一组值中(例如，0到23)，则开关控制电路680可以这样做。开关控制电路680通过将控制信号enp设置为一并且将控制信号enn设置为零，在P之上N型驱动器模式下操作混合驱动器905并且在第二调节模式下操作混合LDO调节器1310。例如，如果电压控制信号的当前值在第二组值(例如，24到31)中，则开关控制电路680可以这样做。
应当理解，混合驱动器905中的开关和混合LDO调节器1310中的开关不限于图19A和图19B中示出的示例性实现方式。
图20图示根据本公开的某些方面的用于操作混合驱动器的方法2000。混合驱动器(例如，混合驱动器610)包括：下拉晶体管(例如，下拉NFET 620)，其耦合在输出(例如，输出625)和接地之间；上拉n型场效应晶体管(NFET)(例如，上拉NFET 630)，其耦合在电压轨(例如，第一电压轨655)和输出之间；以及上拉p型场效应晶体管(PFET)(例如，上拉PFET 635)，其耦合在电压轨和输出之间。
在框2010处，在第一驱动器模式下，上拉PFET被关断。例如，可以通过接通耦合在上拉PFET的栅极和第二电压轨(例如，第二电压轨660)之间的开关(例如，第二开关642)来关断上拉PFET。开关可以由开关控制电路680接通。第一驱动器模式可以对应于N之上N驱动器模式。
在框2020处，在第一驱动器模式下，利用第一输入信号驱动下拉晶体管的栅极并且利用第二输入信号驱动上拉NFET的栅极。第一信号可以对应于输入信号inn，并且第二输入信号可以对应于输入信号inp。第一输入信号和第二信号可以是互补的。下拉晶体管的栅极和上拉NFET的栅极可以由预驱动器电路670驱动。
在框2030处，在第二驱动器模式下，上拉NFET被关断。例如，可以通过接通耦合在上拉NFET的栅极和接地之间的开关(例如，第一开关640)来关断上拉NFET。开关可以由开关控制电路680接通。第二驱动器模式可以对应于P之上N型驱动器模式。
在框2040处，在第二驱动器模式下，利用第一输入信号驱动下拉晶体管的栅极并且利用第一输入信号驱动上拉PFET的栅极。第一信号可以对应于输入信号inn。下拉晶体管的栅极和上拉PFET的栅极可以由预驱动器电路670驱动。
应当理解，本公开不限于上面用于描述本公开的各方面的示例性术语。例如，驱动器也可以被称为发射器、驱动器电路或其他术语。在另一个示例中，链路也可以被称为信道、传输线或另一个术语。切片也可以称为切片单元或另一个术语。在另一个示例中，NFET也可以被称为n型金属氧化物半导体(NMOS)晶体管，并且PFET也可以被称为p型金属氧化物半导体(PMOS)晶体管。在另一个示例中，传输晶体管也可以被称为传输元件、传输设备或另一个术语。输出引脚也可以称为输出焊盘或另一个术语，并且输入引脚也可以称为输入焊盘或另一个术语。
本文使用诸如“第一”、“第二”等名称对元件的任何引用一般不限制这些元件的数量或顺序。而是，这些名称在本文中用作区分两个或多个元件或元件实例的便利方式。因此，应当理解，权利要求中的名称“第一”、“第二”等不一定对应于书面描述中的相同名称。此外，应当理解，提及第一元件和第二元件并不意味着只能采用两个元件，或第一元件必须在第二元件之前。
本文使用的术语“耦合”是指两个结构之间的直接或间接电耦合。例如，在间接电耦合的一个示例中，一个结构可以经由电阻器耦合到另一个结构。
在本公开内容中，词语“示例性”用于表示“用作示例、实例或说明”。本文中描述为“示例性”的任何实现方式或方面不一定被解释为比本公开的其他方面更优选或更有利。同样，术语“方面”不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。本文中关于该值或特性使用的术语“约”是指在该值或特性的10％以内。
提供本公开的前述描述是为了使本领域的任何技术人员能够制造或使用本公开。对本公开的各种修改对于本领域技术人员来说将是显而易见的，并且在不脱离本公开的精神或范围的情况下，本文定义的一般原理可以应用于其他变型。因此，本公开不旨在限于本文描述的示例，而是要符合与本文公开的原理和新颖特征一致的最宽范围。
在下文中，描述了本公开的其他实现方式。
实现方式1.一种芯片，包括：
驱动器，其中该驱动器包括：
下拉晶体管，耦合在输出和接地之间；
上拉n型场效应晶体管(NFET)，耦合在第一电压轨和输出之间；
上拉p型场效应晶体管(PFET)，耦合在第一电压轨和输出之间；
第一开关，耦合在上拉NFET的栅极和接地之间；以及
第二开关，耦合在上拉PFET的栅极和第二电压轨之间。
实现方式2.根据实现方式1所述的芯片，还包括：
输出引脚；以及
电阻器，耦合在输出引脚和驱动器的输出之间。
实现方式3.根据实现方式1或2所述的芯片，还包括电压调节器，该电压调节器耦合在该第二电压轨和该第一电压轨之间，其中该电压调节器被配置为从该第二电压轨上的电源电压生成经调节的电压并且在该第一电压轨上输出该经调节的电压。
实现方式4.根据实现方式3所述的芯片，还包括控制电路，该控制电路被配置为：
如果经调节的电压在第一经调节的电压范围内，则关断第一开关并且接通第二开关；并且
如果经调节的电压在第二经调节的电压范围内，则接通第一开关并且关断第二开关。
实现方式5.根据实现方式3或4所述的芯片，其中该电压调节器包括传输p型场效应晶体管(PFET)，该p型场效应晶体管耦合在该第一电压轨和该第二电压轨之间。
实现方式6.根据实现方式1至5中任一个所述的芯片，还包括控制电路，该控制电路被配置为：
接收控制信号；
如果控制信号具有第一组值中的一个值，则关断第一开关并且接通第二开关；并且
如果控制信号具有第二组值中的一个值，则接通第一开关并且关断第二开关。
实现方式7.根据实现方式1至6中任一个所述的芯片，其中该下拉晶体管的栅极耦合到第一输入，并且该驱动器还包括：
第三开关，耦合在上拉PFET的栅极和第一输入之间；以及
第四开关，耦合在上拉NFET的栅极和第二输入之间。
实现方式8.根据实现方式7所述的芯片，其中第一输入和第二输入是互补输入。
实现方式9.根据实现方式7或8所述的芯片，还包括控制电路，该控制电路被配置为：
接收控制信号；
如果控制信号具有第一组值中的一个值，则关断第一开关，接通第二开关，关断第三开关，并且接通第四开关；并且
如果控制信号具有第二组值中的一个值，则接通第一开关，关断第二开关，接通第三开关，并且关断第四开关。
实现方式10.一种芯片，包括：
多切片驱动器，其中该多切片驱动器包括多个切片，切片中的每一个包括：
相应的下拉晶体管，耦合在相应的输出和接地之间；
相应的上拉n型场效应晶体管(NFET)，耦合在第一电压轨和相应的输出之间；
相应的上拉p型场效应晶体管(PFET)，耦合在第一电压轨和相应的输出之间；
相应的第一开关，耦合在相应的上拉NFET的栅极和接地之间；以及
相应的第二开关，耦合在相应的上拉PFET的栅极和第二电压轨之间。
实现方式11.根据实现方式10所述的芯片，还包括：
输出引脚；以及
电阻器，耦合在输出引脚和切片中的每个切片的输出之间。
实现方式12.根据实现方式10或11所述的芯片，还包括电压调节器，电压调节器耦合在该第二电压轨和该第一电压轨之间，其中该电压调节器被配置为从该第二电压轨上的电源电压生成经调节的电压并且在该第一电压轨上输出该经调节的电压。
实现方式13.根据实现方式12所述的芯片，还包括控制电路，该控制电路被配置为：
如果经调节的电压在第一经调节的电压范围内，则在切片中的每个切片中关断第一开关并且接通第二开关；并且
如果经调节的电压在第二经调节的电压范围内，则在切片中的每个切片中接通第一开关并且关断第二开关。
实现方式14.根据实现方式10至13中任一个所述的芯片，还包括控制电路，该控制电路被配置为：
接收控制信号；
如果控制信号具有第一组值中的一个值，则在切片中的每个切片中关断第一开关并且接通第二开关；并且
如果控制信号具有第二组值中的一个值，则在切片中的每个切片中接通第一开关并且关断第二开关。
实现方式15.一种芯片，包括：
驱动器，其中该驱动器包括：
第一下拉晶体管，耦合在第一输出和接地之间；
第二下拉晶体管，耦合在第二输出和接地之间；
第一上拉n型场效应晶体管(NFET)，耦合在第一电压轨和第一输出之间；
第二上拉NFET，耦合在第一电压轨和第二输出之间；
第一上拉p型场效应晶体管(PFET)，耦合在第一电压轨和第一输出之间；
第二上拉PFET，耦合在第一电压轨和第二输出之间；
第一开关，耦合在第一上拉NFET的栅极和接地之间；
第二开关，耦合在第二上拉NFET的栅极和接地之间；
第三开关，耦合在该第一上拉PFET的栅极和第二电压轨之间；以及
第四开关，耦合在该第一上拉PFET的栅极和该第二电压轨之间。
实现方式16.根据实现方式15所述的芯片，还包括：
第一输出引脚；
第一电阻器，耦合在第一输出引脚和驱动器的第一输出之间；
第二输出引脚；以及
第二电阻器，耦合在第二输出引脚和驱动器的第二输出之间。
实现方式17.根据实现方式15或16所述的芯片，还包括电压调节器，该电压调节器耦合在该第二电压轨和该第一电压轨之间，其中该电压调节器被配置为从该第二电压轨上的电源电压生成经调节的电压并且在该第一电压轨上输出该经调节的电压。
实现方式18.根据实现方式17所述的芯片，还包括控制电路，该控制电路被配置为：
如果经调节的电压在第一经调节的电压范围内，则关断第一开关，关断第二开关，接通第三开关，并且接通第四开关；并且
如果经调节的电压在第二经调节的电压范围内，则接通第一开关，接通第二开关，关断第三开关，并且关断第四开关。
实现方式19.根据实现方式17或18所述的芯片，其中该电压调节器包括传输p型场效应晶体管(PFET)，该传输p型场效应晶体管耦合在该第一电压轨和该第二电压轨之间。
实现方式20.根据实现方式15至19中任一个所述的芯片，还包括控制电路，该控制电路被配置为：
接收控制信号；
如果控制信号具有第一组值中的一个值，则关断第一开关，关断第二开关，接通第三开关，并且接通第四开关；并且
如果控制信号具有第二组值中的一个值，则接通第一开关，
接通第二开关，关断第三开关，并且关断第四开关。
实现方式21.根据实现方式15至20中任一个所述的芯片，其中该第一下拉晶体管的栅极耦合到第一输入，该第二下拉晶体管的栅极耦合到第二输入，并且该驱动器还包括：
第五开关，耦合在第一上拉PFET的栅极和第一输入之间；
第六开关，耦合在第二上拉PFET的栅极和第二输入之间；
第七开关，耦合在第一上拉NFET的栅极和第二输入之间；以及
第八开关，耦合在第二上拉NFET的栅极和第一输入之间。
实现方式22.根据实现方式21所述的芯片，其中第一输入和第二输入是互补输入。
实现方式23.根据实现方式21或22所述的芯片，还包括控制电路，该控制电路被配置为：
接收控制信号；
如果控制信号具有第一组值中的一个值，则关断第一开关，关断第二开关，接通第三开关，接通第四开关，关断第五开关，关断第六开关，接通第七开关，并且接通第八开关；并且
如果控制信号具有第二组值中的一个值，则接通第一开关、接通第二开关、关断第三开关、关断第四开关、接通第五开关、接通第六开关、关断第七开关、并且关断第八开关。
实现方式24.一种用于操作混合驱动器的方法，该混合驱动器包括：下拉晶体管，耦合在输出和接地之间；上拉n型场效应晶体管(NFET)，耦合在电压轨和输出之间；以及上拉p型场效应晶体管(PFET)，耦合在电压轨和输出之间，该方法包括：
在第一驱动器模式下，关断上拉PFET；
在第一驱动器模式下，利用第一输入信号驱动下拉晶体管的栅极并且用第二输入信号驱动上拉NFET的栅极；
在第二驱动器模式下，关断上拉NFET；以及
在第二驱动器模式下，利用第一输入信号驱动下拉晶体管的栅极并且利用第一输入信号驱动上拉PFET的栅极。
实现方式.根据实现方式24所述的方法，其中第一输入信号和第二输入信号是互补信号。
实现方式26.根据实现方式24或25所述的方法，还包括：
使用电压调节器生成经调节的电压；以及
在电压轨上输出经调节的电压。
实现方式27.根据实现方式26所述的方法，还包括：
如果经调节的电压在第一经调节的电压范围内，则在第一驱动器模式下操作驱动器；以及
如果经调节的电压在第二经调节的电压范围内，则在第二驱动器模式下操作驱动器。
实现方式28.根据实现方式24至27中任一个所述的方法，还包括：
接收控制信号；
如果控制信号具有第一组值中的一个值，则在第一驱动器模式下操作驱动器；以及
如果控制信号具有第二组值中的一个值，则在第二驱动器模式下操作驱动器。

Claims (19)

1.一种芯片，包括：
驱动器，其中所述驱动器包括：
下拉晶体管，耦合在输出和接地之间；
上拉n型场效应晶体管NFET，耦合在第一电压轨和所述输出之间；
上拉p型场效应晶体管PFET，耦合在所述第一电压轨和所述输出之间；
第一开关，耦合在所述上拉n型场效应晶体管NFET的栅极和所述接地之间；
第二开关，耦合在所述上拉p型场效应晶体管PFET的栅极和第二电压轨之间；
第三开关，耦合在所述上拉p型场效应晶体管PFET的所述栅极和第一输入之间；以及
第四开关，耦合在所述上拉n型场效应晶体管NFET的所述栅极和第二输入之间，其中所述下拉晶体管的栅极耦合到所述第一输入并且其中所述第一输入和所述第二输入是互补输入；以及
控制电路，被配置为：
关断所述第一开关，接通所述第二开关，关断所述第三开关并且接通所述第四开关，以在第一驱动器模式下操作所述驱动器；并且
接通所述第一开关，关断所述第二开关，接通所述第三开关并且关断所述第四开关，以在第二驱动器模式下操作所述驱动器。
2.根据权利要求1所述的芯片，还包括：
输出引脚；以及
电阻器，耦合在所述输出引脚和所述驱动器的所述输出之间。
3.根据权利要求1所述的芯片，还包括耦合在所述第二电压轨和所述第一电压轨之间的电压调节器，其中所述电压调节器被配置为在所述第一电压轨上生成从所述第二电压轨上的电源电压导出的经调节的电压，其中所述电压调节器被配置为基于输入到所述电压调节器的电压控制信号在第一经调节的电压范围内或在第二经调节的电压范围内供应所述经调节的电压。
4.根据权利要求3所述的芯片，其中所述控制电路被配置为：
如果所述经调节的电压在所述第一经调节的电压范围内，则在所述第一驱动器模式下操作所述驱动器；并且
如果所述经调节的电压在所述第二经调节的电压范围内，则在所述第二驱动器模式下操作所述驱动器。
5.根据权利要求3所述的芯片，其中所述电压调节器包括传输p型场效应晶体管PFET，所述传输p型场效应晶体管耦合在所述第一电压轨和所述第二电压轨之间。
6.根据权利要求1所述的芯片，其中所述第一驱动器模式包括NFET之上NFET驱动器模式并且所述第二驱动器模式包括PFET之上NFET驱动器模式。
7.一种芯片，包括：
驱动器，其中所述驱动器包括：
下拉晶体管，耦合在输出和接地之间；
上拉n型场效应晶体管NFET，耦合在第一电压轨和所述输出之间；
上拉p型场效应晶体管PFET，耦合在所述第一电压轨和所述输出之间；
第一开关，耦合在所述上拉n型场效应晶体管NFET的栅极和所述接地之间；
第二开关，耦合在所述上拉p型场效应晶体管PFET的栅极和第二电压轨之间；
第三开关，耦合在所述上拉p型场效应晶体管PFET的所述栅极和第一输入之间；以及
第四开关，耦合在所述上拉n型场效应晶体管NFET的所述栅极和第二输入之间，其中所述下拉晶体管的栅极耦合到所述第一输入并且其中所述第一输入和所述第二输入是互补输入；以及控制电路，被配置为：
接收控制信号；
如果所述控制信号具有第一组值中的一个值，则关断所述第一开关，接通所述第二开关，关断所述第三开关，并且接通所述第四开关；并且
如果所述控制信号具有第二组值中的一个值，则接通所述第一开关，关断所述第二开关，接通所述第三开关，并且关断所述第四开关。
8.一种芯片，包括：
多切片驱动器，其中所述多切片驱动器包括多个切片，切片中的每个切片包括：
相应的下拉晶体管，耦合在相应的输出和接地之间；
相应的上拉n型场效应晶体管NFET，耦合在第一电压轨和所述相应的输出之间；
相应的上拉p型场效应晶体管PFET，耦合在所述第一电压轨和所述相应的输出之间；
相应的第一开关，耦合在所述相应的上拉n型场效应晶体管NFET的栅极和所述接地之间；
相应的第二开关，耦合在所述相应的上拉p型场效应晶体管PFET的栅极和第二电压轨之间；
相应的第三开关，耦合在所述上拉p型场效应晶体管PFET的所述栅极和第一输入之间；以及
相应的第四开关，耦合在所述上拉n型场效应晶体管NFET的所述栅极和第二输入之间，其中所述下拉晶体管的栅极耦合到所述第一输入并且其中所述第一输入和所述第二输入是互补输入；以及
控制电路，被配置为：
在所述切片中的每个切片中，关断所述第一开关，接通所述第二开关，关断所述第三开关，并且接通所述第四开关，以在第一驱动器模式下操作所述驱动器；并且
在所述切片中的每个切片中，接通所述第一开关，关断所述第二开关，接通所述第三开关，并且关断所述第四开关，以在第二驱动器模式下操作所述驱动器。
9.根据权利要求8所述的芯片，还包括：
输出引脚；以及
电阻器，耦合在所述输出引脚和所述切片中的每个切片的所述输出之间。
10.根据权利要求8所述的芯片，还包括电压调节器，所述电压调节器耦合在所述第二电压轨和所述第一电压轨之间，其中所述电压调节器被配置为在所述第一电压轨上生成从所述第二电压轨上的电源电压导出的经调节的电压，其中所述电压调节器被配置为基于输入到所述电压调节器的电压控制信号在第一经调节的电压范围内或在第二经调节的电压范围内供应所述经调节的电压。
11.根据权利要求10所述的芯片，其中所述控制电路被配置为：
如果所述经调节的电压在所述第一经调节的电压范围内，则在所述第一驱动器模式下操作所述驱动器；并且
如果所述经调节的电压在所述第二经调节的电压范围内，则在所述第二驱动器模式下操作所述驱动器。
12.根据权利要求8所述的芯片，其中所述第一驱动器模式包括NFET之上NFET驱动器模式并且所述第二驱动器模式包括PFET之上NFET驱动器模式。
13.一种芯片，包括：
驱动器，其中所述驱动器包括：
第一下拉晶体管，耦合在第一输出和接地之间；
第二下拉晶体管，耦合在第二输出和所述接地之间；
第一上拉n型场效应晶体管NFET，耦合在第一电压轨和所述第一输出之间；
第二上拉n型场效应晶体管NFET，耦合在所述第一电压轨和所述第二输出之间；
第一上拉p型场效应晶体管PFET，耦合在所述第一电压轨和所述第一输出之间；
第二上拉p型场效应晶体管PFET，耦合在所述第一电压轨和所述第二输出之间；
第一开关，耦合在所述第一上拉n型场效应晶体管NFET的栅极和所述接地之间；
第二开关，耦合在所述第二上拉n型场效应晶体管NFET的栅极和所述接地之间；
第三开关，耦合在所述第一上拉p型场效应晶体管PFET的栅极和第二电压轨之间；以及
第四开关，耦合在所述第二上拉p型场效应晶体管PFET的栅极和所述第二电压轨之间；
第五开关，耦合在所述第一上拉p型场效应晶体管PFET的所述栅极和第一输入之间；
第六开关，耦合在所述第二上拉p型场效应晶体管PFET的所述栅极和第二输入之间；
第七开关，耦合在所述第一上拉n型场效应晶体管NFET的所述栅极和所述第二输入之间；以及
第八开关，耦合在所述第二上拉n型场效应晶体管NFET的所述栅极和所述第一输入之间，其中所述第一下拉晶体管的栅极耦合到所述第一输入并且所述第二下拉晶体管的栅极耦合到所述第二输入，并且其中所述第一输入和所述第二输入是互补输入；以及
控制电路，被配置为：
关断所述第一开关，关断所述第二开关，接通所述第三开关，接通所述第四开关，关断所述第五开关，关断所述第六开关，接通所述第七开关，并且接通所述第八开关，以在第一驱动器模式下操作所述驱动器；以及
接通所述第一开关，接通所述第二开关，关断所述第三开关，关断所述第四开关，接通所述第五开关，接通所述第六开关，关断所述第七开关，并且关断所述第八开关，以在第二驱动器模式下操作所述驱动器。
14.根据权利要求13所述的芯片，还包括：
第一输出引脚；
第一电阻器，耦合在所述第一输出引脚和所述驱动器的所述第一输出之间；
第二输出引脚；以及
第二电阻器，耦合在所述第二输出引脚和所述驱动器的所述第二输出之间。
15.根据权利要求13所述的芯片，还包括电压调节器，所述电压调节器耦合在所述第二电压轨和所述第一电压轨之间，其中所述电压调节器被配置为在所述第一电压轨上生成从所述第二电压轨上的电源电压导出的经调节的电压，其中所述电压调节器被配置为基于输入到所述电压调节器的电压控制信号在第一经调节的电压范围内或在第二经调节的电压范围内供应所述经调节的电压。
16.根据权利要求15所述的芯片，其中所述控制电路被配置为：
如果所述经调节的电压在所述第一经调节的电压范围内，则在所述第一驱动器模式下操作所述驱动器；并且
如果所述经调节的电压在所述第二经调节的电压范围内，则在所述第二驱动器模式下操作所述驱动器。
17.根据权利要求16所述的芯片，其中所述电压调节器包括传输p型场效应晶体管PFET，所述传输p型场效应晶体管耦合在所述第一电压轨和所述第二电压轨之间。
18.根据权利要求13所述的芯片，其中所述第一驱动器模式包括NFET之上NFET驱动器模式并且所述第二驱动器模式包括PFET之上NFET驱动器模式。
19.一种芯片，包括：
驱动器，其中所述驱动器包括：
第一下拉晶体管，耦合在第一输出和接地之间；
第二下拉晶体管，耦合在第二输出和所述接地之间；
第一上拉n型场效应晶体管NFET，耦合在第一电压轨和所述第一输出之间；
第二上拉n型场效应晶体管NFET，耦合在所述第一电压轨和所述第二输出之间；
第一上拉p型场效应晶体管PFET，耦合在所述第一电压轨和所述第一输出之间；
第二上拉p型场效应晶体管PFET，耦合在所述第一电压轨和所述第二输出之间；
第一开关，耦合在所述第一上拉n型场效应晶体管NFET的栅极和所述接地之间；
第二开关，耦合在所述第二上拉n型场效应晶体管NFET的栅极和所述接地之间；
第三开关，耦合在所述第一上拉p型场效应晶体管PFET的栅极和第二电压轨之间；
第四开关，耦合在所述第二上拉p型场效应晶体管PFET的栅极和所述第二电压轨之间；
第五开关，耦合在所述第一上拉p型场效应晶体管PFET的所述栅极和第一输入之间；
第六开关，耦合在所述第二上拉p型场效应晶体管PFET的所述栅极和第二输入之间；
第七开关，耦合在所述第一上拉n型场效应晶体管NFET的所述栅极和所述第二输入之间；以及
第八开关，耦合在所述第二上拉n型场效应晶体管NFET的所述栅极和所述第一输入之间，其中所述第一下拉晶体管的栅极耦合到所述第一输入，并且所述第二下拉晶体管的栅极耦合到所述第二输入，并且其中所述第一输入和所述第二输入是互补输入；以及
控制电路，被配置为：
接收控制信号；
如果所述控制信号具有第一组值中的一个值，则关断所述第一开关，关断所述第二开关，接通所述第三开关，接通所述第四开关，关断所述第五开关，关断所述第六开关，接通所述第七开关，并且接通所述第八开关；并且
如果所述控制信号具有第二组值中的一个值，则接通所述第一开关，接通所述第二开关，关断所述第三开关，关断所述第四开关，接通所述第五开关，接通所述第六开关，关断所述第七开关，并且关断所述第八开关。
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