KR20230019214A - 넓은 출력 진폭 범위를 갖는 하이브리드 드라이버 - Google Patents

넓은 출력 진폭 범위를 갖는 하이브리드 드라이버 Download PDF

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Abstract

특정 양상들에서, 드라이버는 출력과 접지 사이에 결합된 풀-다운 트랜지스터, 제1 전압 레일과 출력 사이에 결합된 풀-업 NFET(n-type field effect transistor), 및 제1 전압 레일과 출력 사이에 결합된 풀-업 PFET(p-type field effect transistor)를 포함한다. 드라이버는 또한, 풀-업 NFET의 게이트와 접지 사이에 결합된 제1 스위치, 및 풀-업 PFET의 게이트와 제2 전압 레일 사이에 결합된 제2 스위치를 포함한다.

Description

넓은 출력 진폭 범위를 갖는 하이브리드 드라이버
[0001] 본 출원은 미국 특허 및 상표청에 2020년 7월 28일자 출원된 정규출원 일련번호 제16/941,230호, 및 미국 특허 및 상표청에 2020년 7월 28일자 출원된 정규출원 일련번호 제16/941,261호에 대한 우선권 및 이익을 주장하며, 본 출원들의 전체 내용이 마치 그 전체가 그리고 모든 적용 가능한 목적들을 위해 아래에 완전히 제시되는 것처럼 본 명세서에 포함된다.
[0002] 본 개시내용의 양상들은 일반적으로 드라이버들에 관한 것으로, 보다 구체적으로는 넓은 출력 진폭 범위를 갖는 하이브리드 드라이버에 관한 것이다.
[0003] 드라이버는 칩-투-칩(chip-to-chip) 통신을 지원하도록 링크(예컨대, 하나 이상의 금속 트레이스들, 케이블 등)를 통해 제1 칩으로부터 제2 칩으로 신호를 드라이브하는 데 사용될 수 있다. 특정 양상들에서, 드라이버는 제1 칩 및 제2 칩의 핀 카운트를 감소시키도록 고속 직렬 신호로 링크를 드라이브할 수 있다.
[0004] 다음은 하나 이상의 구현들의 기본적인 이해를 제공하기 위해 이러한 구현들의 간단한 요약을 제시한다. 이 요약은 고려되는 모든 구현들의 포괄적인 개요가 아니며, 모든 구현들의 주요 또는 핵심 엘리먼트들을 식별하지도, 임의의 또는 모든 구현들의 범위를 기술하지도 않는 것으로 의도된다. 그 유일한 목적은 하나 이상의 구현들의 일부 개념들을 뒤에 제시되는 보다 상세한 설명에 대한 서론으로서 간단한 형태로 제시하는 것이다.
[0005] 제1 양상은 드라이버를 포함하는 칩에 관한 것이다. 드라이버는 출력과 접지 사이에 결합된 풀-다운(pull-down) 트랜지스터, 제1 전압 레일과 출력 사이에 결합된 풀-업(pull-up) NFET(n-type field effect transistor), 및 제1 전압 레일과 출력 사이에 결합된 풀-업 PFET(p-type field effect transistor)를 포함한다. 드라이버는 또한, 풀-업 NFET의 게이트와 접지 사이에 결합된 제1 스위치, 및 풀-업 PFET의 게이트와 제2 전압 레일 사이에 결합된 제2 스위치를 포함한다.
[0006] 제2 양상은 멀티 슬라이스 드라이버(multi-slice driver)를 포함하는 칩에 관한 것이다. 멀티 슬라이스 드라이버는 다수의 슬라이스들을 포함한다. 다수의 슬라이스들 각각은 개개의 출력과 접지 사이에 결합된 개개의 풀-다운 트랜지스터, 제1 전압 레일과 개개의 출력 사이에 결합된 개개의 풀-업 NFET(n-type field effect transistor), 및 제1 전압 레일과 개개의 출력 사이에 결합된 개개의 풀-업 PFET(p-type field effect transistor)를 포함한다. 다수의 슬라이스들 각각은 또한, 개개의 풀-업 NFET의 게이트와 접지 사이에 결합된 개개의 제1 스위치, 및 개개의 풀-업 PFET의 게이트와 제2 전압 레일 사이에 결합된 개개의 제2 스위치를 포함한다.
[0007] 제3 양상은 드라이버를 포함하는 칩에 관한 것이다. 드라이버는 제1 출력과 접지 사이에 결합된 제1 풀-다운 트랜지스터, 제2 출력과 접지 사이에 결합된 제2 풀-다운 트랜지스터, 제1 전압 레일과 제1 출력 사이에 결합된 제1 풀-업 NFET(n-type field effect transistor), 제1 전압 레일과 제2 출력 사이에 결합된 제2 풀-업 NFET, 제1 전압 레일과 제1 출력 사이에 결합된 제1 풀-업 PFET(p-type field effect transistor), 및 제1 전압 레일과 제2 출력 사이에 결합된 제2 풀-업 PFET를 포함한다. 드라이버는 또한 제1 풀-업 NFET의 게이트와 접지 사이에 결합된 제1 스위치, 제2 풀-업 NFET의 게이트와 접지 사이에 결합된 제2 스위치, 제1 풀-업 PFET의 게이트와 제2 전압 레일 사이에 결합된 제3 스위치, 및 제1 풀-업 PFET의 게이트와 제2 전압 레일 사이에 결합된 제4 스위치를 포함한다.
[0008] 제3 양상은 하이브리드 드라이버를 동작시키기 위한 방법에 관한 것이다. 하이브리드 드라이버는 출력과 접지 사이에 결합된 풀-다운 트랜지스터, 전압 레일과 출력 사이에 결합된 풀-업 NFET(n-type field effect transistor), 및 전압 레일과 출력 사이에 결합된 풀-업 PFET(p-type field effect transistor)를 포함한다. 이 방법은 제1 드라이버 모드에서, 풀-업 PFET를 오프 전환하고, 풀-다운 트랜지스터의 게이트를 제1 입력 신호로 드라이브하고 풀-업 NFET의 게이트를 제2 입력 신호로 드라이브하는 단계를 포함한다. 이 방법은 또한 제2 드라이버 모드에서, 풀-업 NFET를 오프 전환하고, 풀-다운 트랜지스터의 게이트를 제1 입력 신호로 드라이브하고, 풀-업 PFET의 게이트를 제1 입력 신호로 드라이브하는 단계를 포함한다.
[0009] 도 1은 본 개시내용의 특정 양상들에 따른, 제1 칩, 제2 칩, 및 칩-투-칩 통신을 위한 드라이버들을 포함하는 시스템의 일례를 도시한다.
[0010] 도 2는 본 개시내용의 특정 양상들에 따른, 칩-투-칩 통신을 위해 SerDes(Serializer/Deserializer)가 사용되는 시스템의 일례를 도시한다.
[0011] 도 3은 본 개시내용의 특정 양상들에 따른, 칩-투-칩 통신을 위해 차동 링크들이 사용되는 시스템의 일례를 도시한다.
[0012] 도 4는 본 개시내용의 특정 양상들에 따른 NFET-오버-NFET(NFET-over-NFET) 아키텍처를 갖는 드라이버의 일례를 도시한다.
[0013] 도 5는 본 개시내용의 특정 양상들에 따른 PFET-오버-NFET(PFET-over-NFET) 아키텍처를 갖는 드라이버의 일례를 도시한다.
[0014] 도 6은 본 개시내용의 특정 양상들에 따른 하이브리드 드라이버의 일례를 도시한다.
[0015] 도 7은 본 개시내용의 특정 양상들에 따른 스위치 제어 회로의 예시적인 구현을 도시한다.
[0016] 도 8은 본 개시내용의 특정 양상들에 따른 다수의 슬라이스들을 포함하는 하이브리드 드라이버의 일례를 도시한다.
[0017] 도 9는 본 개시내용의 특정 양상들에 따른 차동 하이브리드 드라이버의 일례를 도시한다.
[0018] 도 10은 본 개시의 특정 양상들에 따른 다수의 슬라이스들을 포함하는 차동 하이브리드 드라이버의 일례를 도시한다.
[0019] 도 11은 본 개시내용의 특정 양상들에 따른 패스(pass) NFET를 포함하는 LDO(low dropout) 조절기를 도시한다.
[0020] 도 12는 본 개시내용의 특정 양상들에 따른 패스 PFET를 포함하는 LDO 조절기를 도시한다.
[0021] 도 13은 본 개시내용의 특정 양상들에 따른 패스 NFET 및 패스 PFET를 포함하는 하이브리드 LDO 조절기의 일례를 도시한다.
[0022] 도 14는 본 개시내용의 특정 양상들에 따른 보상 회로들을 포함하는 하이브리드 LDO 조절기의 일례를 도시한다.
[0023] 도 15는 본 개시내용의 특정 양상들에 따른 전압 기준 회로의 예시적인 구현을 도시한다.
[0024] 도 16은 본 개시내용의 특정 양상들에 따른 전압 기준 회로의 다른 예시적인 구현을 도시한다.
[0025] 도 17은 본 개시내용의 특정 양상들에 따른 전압 기준 회로의 또 다른 예시적인 구현을 도시한다.
[0026] 도 18은 본 개시내용의 특정 양상들에 따른 하이브리드 드라이버 및 하이브리드 LDO 조절기를 통한 정전기 방전 경로의 일례를 도시한다.
[0027] 도 19a는 본 개시내용의 특정 양상들에 따른 하이브리드 드라이버의 예시적인 구현을 도시한다.
[0028] 도 19b는 본 개시내용의 특정 양상들에 따른, 도 19a의 하이브리드 드라이버와 동일한 세트의 제어 신호들에 의해 제어되는 하이브리드 LDO 조절기의 예시적인 구현을 도시한다.
[0029] 도 20은 본 개시내용의 특정 양상들에 따라 하이브리드 드라이버를 동작시키기 위한 방법을 예시하는 흐름도이다.
[0030] 첨부 도면들과 관련하여 아래에 제시되는 상세한 설명은 다양한 구성들의 설명으로 의도되며 본 명세서에서 설명되는 개념들이 실시될 수 있는 유일한 구성들만을 나타내는 것으로 의도되는 것은 아니다. 상세한 설명은 다양한 개념들의 완전한 이해를 제공할 목적으로 특정 세부사항들을 포함한다. 그러나 이러한 개념들은 이러한 특정 세부사항들 없이 실시될 수 있음이 당해 기술분야에서 통상의 지식을 가진 자들에게 명백할 것이다. 일부 사례들에서는, 이러한 개념들을 불명료하게 하는 것을 피하기 위해, 잘 알려진 구조들 및 컴포넌트들은 블록도 형태로 도시된다.
[0031] 도 1은 제1 칩(110), 제2 칩(120), 제1 링크(122) 및 제2 링크(124)를 포함하는 시스템(100)의 일례를 도시한다. 링크들(122, 124) 각각은 기판(126)(예컨대, 인쇄 회로 기판) 상의 하나 이상의 금속 트레이스들, 케이블 등을 포함할 수 있다. 제1 칩(110) 및 제2 칩(120)은 기판(126) 상에 장착될 수 있으며, 그 예가 도 1에 도시된다. 그러나 이것이 사실일 필요는 없다고 인식되어야 한다.
[0032] 이 예에서, 제1 칩(110)은 제1 드라이버(130) 및 제1 드라이버(130)의 출력에 결합된 제1 출력 핀(135)을 포함한다. 제2 칩(120)은 제1 수신기(140) 및 제1 수신기(140)의 입력에 결합된 제1 입력 핀(145)을 포함한다. 제1 링크(122)는 제1 칩(110) 상의 제1 출력 핀(135)과 제2 칩(120) 상의 제1 입력 핀(145) 사이에 결합된다.
[0033] 동작 시에, 제1 드라이버(130)는 제1 칩(110) 상의 제1 회로(170)로부터 신호를 수신한다. 제1 회로(170)는 프로세서, 트랜시버, 모뎀 또는 다른 타입의 회로를 포함할 수 있다. 제1 드라이버(130)는 제1 칩(110)으로부터 제2 칩(120)으로 신호를 송신하도록 신호로 제1 링크(122)를 드라이브한다. 제2 칩(120) 상의 제1 수신기(140)는 제1 링크(122)를 통해 신호를 수신하고, 수신 신호를 추가 프로세싱을 위해 제2 칩(120) 상의 제2 회로(175)에 출력한다. 제2 회로(175)는 프로세서, 트랜시버, 모뎀 또는 다른 타입의 회로를 포함할 수 있다. 제1 수신기(140)는 수신 신호를 증폭시키고 그리고/또는 수신 신호에 대해 등화를 수행하여 제1 링크(122)에서의 주파수 의존적 감쇠에 의해 야기된 수신 신호의 왜곡을 보정할 수 있다. 이 예에서, 제1 드라이버(130), 제1 링크(122) 및 제1 수신기(140)는 제1 칩(110)으로부터 제2 칩(120)으로의 통신을 지원한다.
[0034] 이 예에서, 제2 칩(120)은 또한 제2 드라이버(150) 및 제2 드라이버(150)의 출력에 결합된 제2 출력 핀(155)을 포함한다. 제1 칩(110)은 제2 수신기(160) 및 제2 수신기(160)의 입력에 결합된 제2 입력 핀(165)을 포함한다. 제2 링크(124)는 제2 칩(120) 상의 제2 출력 핀(155)과 제1 칩(110) 상의 제2 입력 핀(165) 사이에 결합된다.
[0035] 동작 시에, 제2 드라이버(150)는 제2 칩(120) 상의 제2 회로(175)로부터 신호를 수신한다. 제2 드라이버(150)는 제2 칩(120)으로부터 제1 칩(110)으로 신호를 송신하도록 신호로 제2 링크(124)를 드라이브한다. 제1 칩(110) 상의 제2 수신기(160)는 제2 링크(124)를 통해 신호를 수신하고, 수신 신호를 추가 프로세싱을 위해 제1 칩(110) 상의 제1 회로(170)에 출력한다. 제2 수신기(160)는 수신 신호를 증폭시키고 그리고/또는 수신 신호에 대해 등화를 수행하여 제2 링크(124)에서의 주파수 의존적 감쇠에 의해 야기된 수신 신호의 왜곡을 보정할 수 있다. 이 예에서, 제2 드라이버(150), 제2 링크(124) 및 제2 수신기(160)는 제2 칩(120)으로부터 제1 칩(110)으로의 통신을 지원한다.
[0036] 따라서 이 예에서, 드라이버들(130, 150), 링크들(122, 124) 및 수신기들(140, 160)은 제1 칩(110)과 제2 칩(120) 사이의 양방향 통신을 가능하게 한다. 그러나 다른 구현들에서, 통신은 오직 하나의 방향으로만 지원될 수 있다고 인식되어야 한다. 예를 들어, 제1 칩(110)으로부터 제2 칩(120)으로의 통신만이 지원되는 구현의 경우, 제2 드라이버(150), 제2 링크(124) 및 제2 수신기(160)는 생략될 수 있다. 또한, (예컨대, 한 번에 하나의 방향으로 공유 링크를 통해 신호들이 송신되는 시분할 다중화를 사용하여) 2개의 개별 링크들 대신에 공유 링크 상에서 양방향들에서의 통신이 전달될 수 있다고 인식되어야 한다. 제1 칩(110) 및 제2 칩(120)은 도 1에 도시되지 않은 추가 컴포넌트들을 포함할 수 있다고 또한 인식되어야 한다. 예를 들어, 제1 칩(110)은 제1 드라이버(130)를 사전 드라이브하도록 제1 회로(170)와 제1 드라이버(130)의 입력 사이에 제1 프리 드라이버(pre-driver) 회로를 포함할 수 있고, 제2 칩(120)은 제2 드라이버(150)를 사전 드라이브하도록 제2 회로(175)와 제2 드라이버(150)의 입력 사이에 제2 프리 드라이버 회로를 포함할 수 있다.
[0037] 특정 양상들에서, SerDes(Serializer/Deserializer)는 제1 칩(110)과 제2 칩(120) 사이에서 고속 직렬 신호들을 전송하는 데 사용될 수 있다. SerDes의 이점은 SerDes가 제1 칩(110) 및 제2 칩(120)의 핀 카운트를 감소시킨다는 점이다. 제1 칩(110)과 제2 칩(120) 간의 SerDes 통신의 일례가 도 2에 도시된다.
[0038] 이 예에서, 제1 칩(110)은 제1 회로(170)와 제1 드라이버(130)의 입력 사이에 제1 직렬화기(210)를 포함하고, 제2 칩(120)은 제1 수신기(140)의 출력과 제2 회로(175) 사이에 제1 병렬화기(220)를 포함한다. 동작 시에, 제1 직렬화기(210)는 제1 회로(170)로부터 병렬 신호들을 수신하고, 수신된 병렬 신호들을 직렬 신호로 변환한다. 제1 드라이버(130)는 직렬 신호를 수신하고, 직렬 신호로 제1 링크(122)를 드라이브한다. 제2 칩(120) 상의 제1 수신기(140)는 제1 링크(122)를 통해 직렬 신호를 수신하고, 수신된 직렬 신호를 제1 병렬화기(220)에 출력한다. 제1 병렬화기(220)는 수신된 직렬 신호를 다시 병렬 신호들로 변환하고, 추가 프로세싱을 위해 병렬 신호들을 제2 회로(175)에 출력한다.
[0039] 이 예에서, 제2 칩(120)은 또한 제2 회로(175)와 제2 드라이버(150)의 입력 사이에 제2 직렬화기(230)를 포함하고, 제1 칩(110)은 제2 수신기(160)의 출력과 제1 회로(170) 사이에 제2 병렬화기(240)를 포함한다. 동작 시에, 제2 직렬화기(230)는 제2 회로(175)로부터 병렬 신호들을 수신하고, 수신된 병렬 신호들을 직렬 신호로 변환한다. 제2 드라이버(150)는 직렬 신호를 수신하고, 직렬 신호로 제2 링크(124)를 드라이브한다. 제1 칩(110) 상의 제2 수신기(160)는 제2 링크(124)를 통해 직렬 신호를 수신하고, 수신된 직렬 신호를 제2 병렬화기(240)에 출력한다. 제2 병렬화기(240)는 수신된 직렬 신호를 다시 병렬 신호들로 변환하고, 추가 프로세싱을 위해 병렬 신호들을 제1 회로(170)에 출력한다.
[0040] 특정 양상들에서, 제1 링크(122) 및 제2 링크(124) 각각은 차동 링크일 수 있다. 이와 관련하여, 도 3은 제1 링크(122)가 제1 쌍의 송신 라인들(312a, 312b)을 포함하는 차동 링크이고, 제2 링크(124)가 제2 쌍의 송신 라인들(314a, 314b)을 포함하는 차동 링크인 예를 도시한다. 각각의 송신 라인(312a, 312b, 314a, 314b)은 기판(126)(예컨대, 인쇄 회로 기판) 상의 금속 라인을 포함할 수 있다.
[0041] 이 예에서, 제1 드라이버(130)는 한 쌍의 출력들(330a, 330b)을 포함하는 차동 출력을 갖고, 제1 수신기(140)는 한 쌍의 입력들(340a, 340b)을 포함하는 차동 입력을 갖는다. 제1 드라이버(130)의 출력(330a)은 출력 핀(335a)을 통해 송신 라인(312a)에 결합되고, 제1 드라이버(130)의 출력(330b)은 출력 핀(335b)을 통해 송신 라인(312b)에 결합된다. 제1 드라이버(130)는 차동 신호로 송신 라인들(312a, 312b)을 드라이브하도록 구성된다. 제1 수신기(140)의 입력(340a)은 입력 핀(345a)을 통해 송신 라인(312a)에 결합되고, 제1 수신기(140)의 입력(340b)은 입력 핀(345b)을 통해 송신 라인(312b)에 결합된다. 제1 수신기(140)는 입력들(340a, 340b)에서 차동 신호를 수신하도록 구성된다.
[0042] 이 예에서, 제2 드라이버(150)는 한 쌍의 출력들(350a, 350b)을 포함하는 차동 출력을 갖고, 제2 수신기(160)는 한 쌍의 입력들(360a, 360b)을 포함하는 차동 입력을 갖는다. 제2 드라이버(150)의 출력(350a)은 출력 핀(355a)을 통해 송신 라인(314a)에 결합되고, 제2 드라이버(150)의 출력(350b)은 출력 핀(355b)을 통해 송신 라인(314b)에 결합된다. 제2 드라이버(150)는 차동 신호로 송신 라인들(314a, 314b)을 드라이브하도록 구성된다. 제2 수신기(160)의 입력(360a)은 입력 핀(365a)을 통해 송신 라인(314a)에 결합되고, 제2 수신기(160)의 입력(360b)은 입력 핀(365b)을 통해 송신 라인(314b)에 결합된다. 제2 수신기(160)는 입력들(360a, 360b)에서 차동 신호를 수신하도록 구성된다.
[0043] 특정 양상들에서, 드라이버들(130, 150)은 제1 칩(110)과 제2 칩(120) 사이의 넓은 범위의 거리들을 지원할 필요가 있을 수 있다. 예를 들어, 제1 칩(110)과 제2 칩(120) 사이의 거리는 상이한 시스템들에 걸쳐 (예컨대, 1인치 내지 6인치 넘게) 변화할 수 있다. 더 짧은 거리에 대해서는, 링크들(122, 124)에 걸친 감쇠가 더 적어, 전력을 절약하도록 드라이버들(130, 150)의 출력 신호 레벨들(즉, 진폭들)이 더 낮아질 수 있게 한다. 더 긴 거리에 대해서는, 링크들(122, 124)에 걸친 감쇠가 더 높으며, 이는 충분한 신호 레벨들이 수신기들(140, 160)에 도달하는 것을 보장하도록 드라이버들(130, 150)의 출력 신호 레벨들(즉, 진폭들)이 더 높을 것을 요구할 수 있다. 따라서 드라이버들(130, 150)이 제1 칩(110)과 제2 칩(120) 사이의 넓은 범위의 거리들에 걸친 신호 송신을 지원하도록 넓은 출력 신호 레벨(즉, 진폭) 범위를 갖는 것이 바람직할 수 있다.
[0044] 일부 애플리케이션들에서, 제1 칩(110)은 RFIC(radio frequency integrated circuit) 칩일 수 있고, 제2 칩(120)은 모뎀 칩일 수 있다. 이러한 애플리케이션들에서, 제1 회로(170)는 트랜시버를 포함할 수 있고, 제2 회로(175)는 모뎀을 포함할 수 있으며, 여기서 드라이버들(130, 150)은 트랜시버와 모뎀 사이의 칩-투-칩 통신(즉, 인터페이스)을 제공한다. 트랜시버와 모뎀 간의 데이터 레이트는 넓은 범위(예컨대, 1.5Gbps 내지 18Gbps)에 걸쳐 변화할 수 있다. 예를 들어, 트랜시버 및 모뎀은 넓은 데이터 레이트 범위를 갖는 무선 통신 기술을 지원할 수 있다. 또한, 트랜시버 및 모뎀은 상이한 데이터 레이트들을 갖는 다수의 무선 통신 기술들(예컨대, 5세대(5G), 4세대(4G), 3세대(3G) 등)을 지원할 수 있다. 더 낮은 데이터 레이트의 경우, 전력을 절약하도록 드라이버들(130, 150)의 출력 신호 레벨들(즉, 진폭들)은 더 낮을 수 있다. 더 높은 데이터 레이트의 경우, 드라이버들(130, 150)의 출력 신호 레벨들(즉, 진폭들)은 수신기들(140, 160)에서 충분한 데이터 레이트들을 보장하도록 더 높을 필요가 있을 수 있다.
[0045] 따라서 제1 칩(110)과 제2 칩(120) 사이의 넓은 범위의 거리들 및/또는 넓은 범위의 데이터 레이트들을 지원하기 위해서는 넓은 출력 신호 레벨(즉, 진폭) 범위를 갖는 드라이버가 바람직하다. 넓은 출력 신호 레벨(즉, 진폭) 범위를 달성하는 데 있어서의 난제는 아래에서 추가로 논의되는 바와 같이, 전류 드라이버 설계들의 출력 신호 레벨(즉, 진폭) 범위들이 제한된다는 점이다.
[0046] 도 4는 NFET-오버-NFET 아키텍처(줄여서 "N-오버-N")를 갖는 드라이버(410)의 일례를 도시한다. 드라이버(410)는 도 1 내지 도 3의 드라이버들(130, 150) 각각을 구현하는 데 사용될 수 있다(즉, 드라이버들(130, 150) 각각은 드라이버(410)의 개별 인스턴스일 수 있음).
[0047] 이 예에서, 드라이버(410)는 상보적 입력 신호들(inn, inp)에 의해 각각 드라이브되는 풀-다운 NFET(n-type field effect transistor)(420) 및 풀-업 NFET(430)를 포함한다. 풀-다운 NFET(420)는 입력 신호(inn)에 의해 온 전환될 때 드라이버(410)의 출력(432)을 풀 다운하도록 구성되고, 풀-업 NFET(430)는 입력 신호(inp)에 의해 온 전환될 때 출력(432)을 풀 업하도록 구성된다. 동작 시에, NFET들(420, 430) 중 하나가 한번에 온 전환되어 출력(432)을 하이 또는 로우로 드라이브한다.
[0048] 드라이버(410)의 출력 신호 레벨(즉, 진폭)은 드라이버(410)에 공급되는 전압을 조정함으로써 조정(즉, 튜닝)될 수 있다. 이와 관련하여, 도 4는 드라이버(410)에 공급되는 전압이 전압 조절기(450)(예컨대, LDO(low dropout) 조절기)에 의해 제공되는 조절 전압(Vreg)인 예를 도시한다. 이 예에서, 조절 전압(Vreg)의 전압 레벨은 전압 조절기(450)에 입력되는 전압 제어 신호에 의해 제어된다. 드라이버(410)의 출력 신호 레벨(즉, 진폭)은 (전압 제어 신호에 의해 제어되는) 드라이버(410)에 공급되는 조절 전압(Vreg)의 전압 레벨에 의존하기 때문에, 전압 제어 신호는 드라이버(410)의 출력 신호 레벨(즉, 진폭)을 조정하는 데 사용될 수 있다.
[0049] 드라이버(410)는 전력을 감소시키기 위해 짧은 거리들 및/또는 낮은 데이터 레이트들에 대해 사용될 수 있는 낮은 출력 신호 레벨들을 지원한다. 그러나 드라이버(410)의 상위 출력 신호 레벨은 제한된다. 이는, 풀-업 NFET(430)가 온 전환하기 위해서는 (출력(432)에 결합되는) 풀-업 NFET(430)의 소스가 풀-업 NFET(430)의 적어도 임계 전압만큼 풀-업 NFET(430)의 게이트 전압 미만일 필요가 있기 때문이다. 그 결과, 드라이버(410)는 칩들(110, 120) 사이의 긴 거리 및/또는 높은 데이터 레이트의 경우에 대해 충분히 높은 출력 신호 레벨(즉, 진폭)을 달성하는 것이 가능하지 않을 수 있다. 추가로, 풀-업 NFET(430)는 ESD(electrostatic discharge) 이벤트 동안 드라이버(410)의 출력(432)으로부터 (도시되지 않은) 클램프 디바이스로의 방전 경로를 제공하지 않는다. 그 결과, 드라이버(410)는 ESD 견고성이 부족할 수 있다.
[0050] 도 4의 예에서, 드라이버(410)는 단일 접지형(single-ended) 드라이버이다. 그러나 드라이버(410)의 차동 버전은 출력(432)과 반대 방향으로 드라이버(410)의 제2 출력을 드라이브하는 제2 풀-업 NFET 및 제2 풀-다운 NFET를 추가함으로써 구현될 수 있다고 인식되어야 한다.
[0051] 도 5는 PFET-오버-NFET 아키텍처(줄여서 "P-오버-N")를 갖는 드라이버(510)의 일례를 도시한다. 드라이버(510)는 도 1 내지 도 3의 드라이버들(130, 150) 각각을 구현하는 데 사용될 수 있다(즉, 드라이버들(130, 150) 각각은 드라이버(510)의 개별 인스턴스일 수 있음).
[0052] 이 예에서, 드라이버(510)는 풀-다운 NFET(n-type field effect transistor)(520) 및 풀-업 PFET(p-type field effect transistor)(530)를 포함하며, 여기서 풀-다운 NFET(520)와 풀-업 PFET(530)는 둘 다 입력 신호(inn)에 의해 드라이브된다. 풀-다운 NFET(520)는 입력 신호(inn)에 의해 온 전환될 때 드라이버(510)의 출력(532)을 풀 다운하도록 구성되고, 풀-업 PFET(530)는 입력 신호(inn)에 의해 온 전환될 때 출력(532)을 풀 업하도록 구성된다. 동작 시에, 풀-다운 NFET(520) 및 풀-업 PFET(530) 중 하나가 한번에 온 전환되어 출력(532)을 하이 또는 로우로 드라이브한다.
[0053] 드라이버(510)의 출력 신호 레벨(즉, 진폭)은 드라이버(510)에 공급되는 전압을 조정함으로써 조정(즉, 튜닝)될 수 있다. 이와 관련하여, 도 5는 드라이버(510)에 공급되는 전압이 위에서 논의된 전압 조절기(450)(예컨대, LDO 조절기)에 의해 제공되는 조절 전압(Vreg)인 예를 도시한다. 이 예에서, 조절 전압의 전압 레벨은 전압 조절기(450)에 입력되는 전압 제어 신호에 의해 제어된다. 드라이버(510)의 출력 신호 레벨(즉, 진폭)은 (전압 제어 신호에 의해 제어되는) 드라이버(510)에 공급되는 조절 전압(Vreg)의 전압 레벨에 의존하기 때문에, 전압 제어 신호는 드라이버(510)의 출력 신호 레벨(즉, 진폭)을 조정하는 데 사용될 수 있다.
[0054] 드라이버(510)는 긴 거리들 및/또는 높은 데이터 레이트들에 대해 사용될 수 있는 높은 출력 신호 레벨들을 지원한다. 그러나 드라이버(510)의 더 낮은 출력 신호 레벨은 제한된다. 이는, PFET(530)가 온 전환하기 위해서는 (조절 전압(Vreg)에 결합되는) 풀-업 PFET(530)의 소스가 풀-업 PFET(530)의 임계 전압과 적어도 동일한 전압일 필요가 있기 때문이다. 이는 조절 전압(Vreg)이 얼마나 낮게 설정될 수 있는지를 제한하며, 이는 결국 드라이버(510)의 더 낮은 출력 신호 레벨을 제한한다. 그 결과, 드라이버(510)는 칩들(110, 120) 사이의 짧은 거리 및/또는 낮은 데이터 레이트의 경우에 대해 충분히 낮은 출력 신호 레벨(즉, 진폭)을 달성하는 것이 가능하지 않을 수 있다.
[0055] 도 5의 예에서, 드라이버(510)는 단일 접지형 드라이버이다. 그러나 드라이버(510)의 차동 버전은 출력(532)과 반대 방향으로 드라이버(510)의 제2 출력을 드라이브하는 제2 풀-다운 NFET 및 제2 풀-업 PFET를 추가함으로써 구현될 수 있다고 인식되어야 한다.
[0056] 따라서 칩들(110, 120) 간의 더 넓은 범위의 거리들 및/또는 더 넓은 범위의 데이터 레이트들을 지원하기 위해 P-오버-N 드라이버(510) 및 N-오버-N 드라이버(410)보다 더 넓은 출력 신호 레벨(즉, 진폭) 범위를 갖는 드라이버가 바람직하다.
[0057] 본 개시내용의 양상들은 아래에서 추가로 논의되는 바와 같이, 넓은 출력 신호 레벨(즉, 진폭) 범위를 달성하기 위해 N-오버-N 드라이버 아키텍처와 P-오버-N 드라이버 아키텍처를 조합하는 하이브리드 드라이버를 제공한다.
[0058] 도 6은 본 개시내용의 양상들에 따른 넓은 출력 신호 레벨(즉, 진폭) 범위를 갖는 하이브리드 드라이버(610)의 일례를 도시한다. 하이브리드 드라이버(610)는 풀-다운 NFET(620), 풀-업 NFET(630) 및 풀-업 PFET(635)를 포함한다. 도 6의 예에서, 풀-다운 NFET(620)는 드라이버(610)의 출력(625)과 접지 사이에 결합되며, 풀-다운 NFET(620)의 드레인은 출력(625)에 결합되고 풀-다운 NFET(620)의 소스는 접지에 결합된다. 풀-업 NFET(630)는 제1 전압 레일(655)과 출력(625) 사이에 결합되며, 풀-업 NFET(630)의 드레인은 제1 전압 레일(655)에 결합되고, 풀-업 NFET(630)의 소스는 출력(625)에 결합된다. 풀-업 PFET(635)는 제1 전압 레일(655)과 출력(625) 사이에 결합되며, 풀-업 PFET(635)의 소스는 제1 전압 레일(655)에 결합되고, 풀-업 PFET(635)의 드레인은 출력(625)에 결합된다. 아래에서 추가로 논의되는 바와 같이, 풀-다운 NFET(620)는 온 전환될 때 출력(625)을 풀 다운하도록 구성되고, 풀-업 NFET(630)는 온 전환될 때 출력(625)을 풀 업하도록 구성되며, 풀-업 PFET(635)는 온 전환될 때 출력(625)을 풀 업하도록 구성된다.
[0059] 하이브리드 드라이버(610)는 또한 제1 스위치(640), 제2 스위치(642), 제3 스위치(644) 및 제4 스위치(646)를 포함한다. 스위치들(640, 642, 644, 646) 각각은 송신 게이트, NFET, PFET, 또는 다른 타입의 스위치로 구현될 수 있다. 도 6의 예에서, 제1 스위치(640)는 풀-업 NFET(630)의 게이트와 접지 사이에 결합되고, 제2 스위치(642)는 풀-업 PFET(635)의 게이트와 제2 전압 레일(660) 사이에 결합되고, 제3 스위치(644)는 풀-업 PFET(635)의 게이트와 드라이버(610)의 제1 입력(612) 사이에 결합되고, 제4 스위치(646)는 풀-업 NFET(630)의 게이트와 드라이버(610)의 제2 입력(614) 사이에 결합된다. 풀-다운 NFET(620)의 게이트는 제1 입력(612)에 결합된다.
[0060] 제1 입력(612)과 제2 입력(614)은 각각 상보적 입력 신호들(inn, inp)에 의해 드라이브되는 상보적 입력들이다. 특정 양상들에서, 상보적 입력 신호들(inn, inp)은 프리 드라이버 회로(670)에 의해 생성될 수 있으며, 그 예는 도 6에 도시된다. 이 예에서, 프리 드라이버 회로(670)는 입력(672), 드라이버(610)의 제1 입력(612)에 결합된 제1 출력(672), 및 드라이버(610)의 제2 입력(614)에 결합된 제2 출력(674)을 갖는다. 프리 드라이버 회로(670)는 입력(672)에서 (예컨대, 제1 회로(170), 제2 회로(175), 제1 직렬화기(210) 또는 제2 직렬화기(230)로부터) 입력 신호를 수신하고, 입력 신호로부터 상보적 입력 신호들(inn, inp)을 생성한다. 프리 드라이버 회로(670)는 제1 출력(672)으로부터 입력 신호(inn)를 출력하고, 제2 출력(674)으로부터 입력 신호(inp)를 출력한다.
[0061] 아래에서 추가로 논의되는 바와 같이, 스위치들(640, 642, 644, 646)은 N-오버-N 드라이버 모드와 P-오버-N 드라이버 모드 간에 하이브리드 드라이버(610)를 스위칭하도록 구성된다. 일례로, 하이브리드 드라이버(610)는 제1 진폭 범위(예컨대, 50㎷ 내지 400㎷)를 지원하기 위해 N-오버-N 드라이버 모드에서 동작되고, 제2 진폭 범위(예컨대, 425㎷ 내지 700㎷)를 지원하기 위해 P-오버-N 드라이버 모드에서 동작된다. 이 예에서, 하이브리드 드라이버(610)의 진폭 범위는 제1 진폭 범위와 제2 진폭 범위의 조합이다. 이는 아래에서 추가로 논의되는 바와 같이, 하이브리드 드라이버(610)가 넓은 진폭 범위를 달성할 수 있게 한다.
[0062] 도 6의 예에서, 전압 조절기(650)는 제2 전압 레일(660)과 제1 전압 레일(655) 사이에 결합된다. 전압 조절기(650)는 제2 전압 레일(660) 상의 공급 전압(Vdd)으로부터 조절 전압(Vreg)을 생성하도록 구성된다. 공급 전압(Vdd)은 제2 전압 레일(660)에 결합된 PMIC(power management integrated circuit)에 의해 제공될 수 있다. 전압 조절기(650)는 LDO 조절기 또는 다른 타입의 전압 조절기로 구현될 수 있다. 이 예에서, 조절 전압(Vreg)은 전압 조절기(650)에 입력되는 전압 제어 신호에 의해 제어된다. 드라이버(610)의 출력 신호 레벨(즉, 진폭)은 제1 전압 레일(655) 상의 조절 전압(Vreg)에 의존한다. 출력 신호 레벨(즉, 진폭)은 조절 전압에 의존하고 전압 제어 신호는 조절 전압(Vreg)을 제어하기 때문에, 전압 제어 신호는 아래에서 추가로 논의되는 바와 같이, 드라이버(610)의 출력 신호 레벨(즉, 진폭)을 조정(즉, 튜닝)하는 데 사용될 수 있다. 전압 제어 신호는 디지털 제어 신호 또는 아날로그 제어 신호일 수 있다. 전압 제어 신호는 전압 조절기(650)에 결합된 전압 제어 회로(695)로부터 올 수 있다. 전압 제어 회로(695)는 예를 들어, 입력 신호들(in, inp)의 데이터 레이트 및/또는 제1 칩(110)과 제2 칩(120) 사이의 거리에 기초하여 전압 제어 신호를 사용하여 드라이버(610)의 출력 신호 레벨을 제어할 수 있다. 예를 들어, 전압 제어 회로(695)는 더 높은 데이터 레이트를 위해 출력 신호 레벨을 증가시키고 그리고/또는 제1 칩(110)과 제2 칩(120) 사이의 더 긴 거리를 위해 출력 신호 레벨을 증가시킬 수 있다.
[0063] 도 6의 예에서, 출력(625)은 저항기(648)를 통해 출력 핀(690)에 결합된다. 출력 핀(690)은 링크(예컨대, 링크(122 또는 124))에 결합될 수 있고, 출력 핀(135 또는 155)에 대응할 수 있다. 저항기(648)는 드라이버(610)와 출력 핀(690)에 결합된 (도 6에 도시되지 않은) 링크 사이에 임피던스 정합을 제공하도록 구성될 수 있다.
[0064] 이 예에서, 스위치 제어 회로(680)는 N-오버-N 드라이버 모드 또는 P-오버-N 드라이버 모드에서 하이브리드 드라이버(610)를 선택적으로 동작시키도록 스위치들(640, 642, 644, 646)을 제어한다. 예시의 편의상, 스위치 제어 회로(680)와 스위치들(640, 642, 644, 646) 사이의 개별 접속들은 도 6에 명시적으로 도시되지 않는다.
[0065] N-오버-N 드라이버 모드에서 하이브리드 드라이버(610)를 동작시키기 위해, 스위치 제어 회로(680)는 제2 스위치(642)를 온 전환하고 제3 스위치(644)를 오프 전환한다. 이는 풀-업 PFET(635)를 오프 전환하고, 제1 입력(612)으로부터 풀-업 PFET의 게이트를 분리한다. 스위치 제어 회로(680)는 또한 제1 스위치(640)를 오프 전환하고, 제4 스위치(646)를 온 전환하여, 풀-업 NFET(630)의 게이트를 제2 입력(614)에 결합한다. N-오버-N 드라이버 모드에서, 하이브리드 드라이버(610)는 도 4에 예시된 N-오버-N 드라이버(410)를 구현하며, 이는 낮은 출력 신호 레벨들(즉, 낮은 진폭들)을 지원한다.
[0066] P-오버-N 드라이버 모드에서 하이브리드 드라이버(610)를 동작시키기 위해, 스위치 제어 회로(680)는 제2 스위치(642)를 오프 전환하고 제3 스위치(644)를 온 전환하여 풀-업 PFET(635)의 게이트를 제1 입력(612)에 결합한다. 스위치 제어 회로(680)는 또한 제1 스위치(640)를 온 전환하고 제4 스위치(646)를 오프 전환한다. 이는 풀-업 NFET(630)를 오프 전환하고, 제2 입력(614)으로부터 풀-업 NFET(630)의 게이트를 분리한다. P-오버-N 드라이버 모드에서, 하이브리드 드라이버(610)는 도 5에 예시된 P-오버-N 드라이버(510)를 구현하며, 이는 높은 출력 신호 레벨들을 지원한다.
[0067] 특정 양상들에서, 스위치 제어 회로(680)는 제1 전압 레일(655) 상의 조절 전압(Vreg)에 기초하여 N-오버-N 드라이버 모드 또는 P-오버-N 드라이버 모드에서 하이브리드 드라이버(610)를 동작시킨다. 위에서 논의된 바와 같이, 드라이버(610)의 진폭은 조절 전압(Vreg)에 의존한다. 이 예에서, 조절 전압(Vreg)이 드라이버(610)의 제1 진폭 범위(예컨대, 50㎷ 내지 400㎷)에 대응하는 제1 조절 전압 범위 내에 있다면, 스위치 제어 회로(680)는 N-오버-N 드라이버 모드에서 하이브리드 드라이버(610)를 동작시킨다. 조절 전압(Vreg)이 드라이버(610)의 제2 진폭 범위(예컨대, 425㎷ 내지 700㎷)에 대응하는 제2 조절 전압 범위 내에 있다면, 스위치 제어 회로(680)는 P-오버-N 드라이버 모드에서 하이브리드 드라이버(610)를 동작시킨다. 위에서 논의된 바와 같이, 하이브리드 드라이버(610)의 진폭 범위는 제1 진폭 범위와 제2 진폭 범위의 조합이며, 이는 하이브리드 드라이버(610)가 넓은 진폭 범위를 달성할 수 있게 한다.
[0068] 조절 전압(Vreg)이 전압 제어 신호에 의해 제어되기 때문에, 스위치 제어 회로(680)는 전압 제어 신호에 기초하여 N-오버-N 드라이버 모드 또는 P-오버-N 드라이버 모드에서 하이브리드 드라이버(610)를 동작시킬 수 있다. 이와 관련하여, 도 6은 전압 제어 신호가 스위치 제어 회로(680)에 입력되는 예를 도시한다. 이 예에서, 스위치 제어 회로(680)는 전압 제어 신호가 조절 전압(Vreg)을 드라이버(610)의 제1 진폭 범위(예컨대, 50㎷ 내지 400㎷)에 대응하는 제1 조절 전압 범위 내의 전압 레벨로 설정할 때 N-오버-N 드라이버 모드에서 하이브리드 드라이버(610)를 동작시킨다. 스위치 제어 회로(680)는 전압 제어 신호가 조절 전압(Vreg)을 드라이버(610)의 제2 진폭 범위(예컨대, 425㎷ 내지 700㎷)에 대응하는 제2 조절 전압 범위 내의 전압 레벨로 설정할 때, P-오버-N 드라이버 모드에서 하이브리드 드라이버(610)를 동작시킨다. 따라서 이 예에서, 전압 제어 신호는 하이브리드 드라이버(610)의 진폭과 하이브리드 드라이버(610)의 드라이버 모드 모두를 제어하는 데 사용될 수 있다.
[0069] 특정 양상들에서, 전압 제어 신호는 조절 전압(Vreg)의 전압 레벨이 전압 제어 신호의 값에 의해 설정되는 (디지털 코드로도 또한 지칭되는) 디지털 제어 신호이다. 일례로, 전압 제어 신호는 n비트를 포함한다. 이 예에서, 전압 제어 신호는 2n개의 가능한 값들을 가지며, 여기서 2n개의 가능한 값들 각각은 조절 전압(Vreg)에 대한 2n개의 선택 가능한 전압 레벨들 중 개개의 전압 레벨에 대응한다. 따라서 이 예에서, 전압 제어 회로(695)는 전압 제어 신호(예컨대, 디지털 코드)를 대응하는 값으로 설정함으로써 조절 전압(Vreg)을 2n개의 선택 가능한 전압 레벨들 중 임의의 전압 레벨로 설정할 수 있다.
[0070] 일례로, 전압 제어 신호에 대한 제1 세트의 값들은 제1 조절 전압 범위 내의 전압 레벨들에 대응하고, 전압 제어 신호에 대한 제2 세트의 값들은 제2 조절 전압 범위 내의 전압 레벨들에 대응한다. 위에서 논의된 바와 같이, 제1 조절 전압 범위는 드라이버(610)의 제1 진폭 범위(예컨대, 50㎷ 내지 400㎷)에 대응하고, 제2 조절 전압 범위는 드라이버(610)의 제2 진폭 범위(예컨대, 425㎷ 내지 700㎷)에 대응한다. 따라서 이 예에서, 제1 세트의 값들은 제1 진폭 범위를 커버하고, 제2 세트의 값들은 제2 진폭 범위를 커버한다. 이 예에서, 스위치 제어 회로(680)는, 전압 제어 신호의 현재 값이 제1 세트의 값들 내에 있다면(즉, 전압 제어 신호가 제1 세트의 값들 중 하나를 갖는다면) N-오버-N 드라이버 모드에서 드라이버(610)를 동작시키고, 전압 제어 신호의 현재 값이 제2 세트의 값들 내에 있다면(즉, 전압 제어 신호가 제2 세트의 값들 중 하나를 갖는다면) P-오버-N 드라이버 모드에서 드라이버(610)를 동작시키도록 구성될 수 있다.
[0071] 일례로, 전압 제어 신호는 0 내지 31 범위의 32개의 가능한 값들을 갖는 5개의 비트들을 포함한다. 이것의 일례가 도 7에 예시되며, 여기서 전압 제어 신호는 전압 제어 신호가 5개의 비트들을 포함함을 표시하는 V<4:0>으로 표기된다. 이 예에서, 제1 세트의 값들은 0 내지 23의 값들을 포함할 수 있고, 제2 세트의 값들은 24 내지 31의 값들을 포함할 수 있다. 따라서 이 예에서, 0 내지 23의 값들은 드라이버(610)의 제1 진폭 범위(예컨대, 50㎷ 내지 400㎷)를 커버하고, 24 내지 31의 값들은 드라이버(610)의 제2 진폭 범위(예컨대, 425㎷ 내지 700㎷)를 커버한다. 이 예에서, 스위치 제어 회로(680)는, 전압 제어 신호의 현재 값이 0 내지 23의 범위 내에 있다면, N-오버-N 드라이버 모드에서 드라이버(610)를 동작시키고, 전압 제어 신호의 현재 값이 24 내지 31의 범위 내에 있다면 P-오버-N 드라이버 모드에서 드라이버(610)를 동작시킨다.
[0072] 도 7의 예에서, 스위치 제어 회로(680)는 제1 입력(712), 제2 입력(714) 및 출력(716)을 포함하는 AND 게이트(710)로 구현된다. 제1 입력(712)은 전압 제어 신호의 두 번째 최상위 비트(V<3>)를 수신하고, 제2 입력(714)은 전압 제어 신호의 최상위 비트(V<4>)를 수신한다. 이 예에서, AND 게이트(710)는 비트 V<3> 및 비트 V<4>에 대해 AND 연산을 수행하여 스위치들(640, 642, 644, 646)에 대한 제어 신호를 생성한다. AND 게이트(710)는 비트 V<3> 및 비트 V<4> 둘 다 1일 때 1을 출력하며, 이는 전압 제어 신호의 값이 24 내지 31의 범위 내에 있을 때(즉, 전압 제어 신호의 값이 제2 진폭 범위에 대응하는 제2 세트의 값들 내에 있을 때) 발생한다. AND 게이트(710)는 비트 V<3> 및 비트 V<4> 중 하나가 0이거나 또는 비트 V<3> 및 비트 V<4> 둘 다 0일 때 0을 출력하며, 이는 전압 제어 신호의 값이 0 내지 23의 범위 내에 있을 때(즉, 전압 제어 신호의 값이 제1 진폭 범위에 대응하는 제1 세트의 값들 내에 있을 때) 발생한다. 따라서 AND 게이트(710)는 전압 제어 신호의 값이 24 내지 31의 범위 내에 있을 때 1을 출력하고, 전압 제어 신호의 값이 0 내지 23의 범위 내에 있을 때 0을 출력한다. 이 예에서, 스위치들(640, 642, 644, 646)은 스위치 제어 신호가 1을 출력할 때 제1 스위치(640) 및 제3 스위치(644)가 온 전환되고 제2 스위치(642) 및 제4 스위치(646)가 오프 전환되도록 구성된다. 이는, 전압 제어 신호의 값이 24 내지 31의 범위에 있을 때 드라이버(610)가 P-오버-N 드라이버 모드에서 동작하게 한다. 스위치들(640, 642, 644, 646)은, 스위치 제어 신호가 0을 출력할 때 제1 스위치(640) 및 제3 스위치(644)가 오프 전환되고 제2 스위치(642) 및 제4 스위치(646)가 온 전환되도록 구성된다. 이는, 전압 제어 신호의 값이 0 내지 23의 범위 내에 있을 때, 드라이버(610)가 N-오버-N 드라이버 모드에서 드라이버를 동작시키게 한다.
[0073] 스위치 제어 회로(680)는 도 7에 도시된 예시적인 구현으로 제한되지 않는다고 인식되어야 한다. 스위치 제어 회로(680)는 다양한 로직 게이트들 및/또는 로직 게이트들의 다양한 조합들로 구현될 수 있다. 또한, 다른 구현들에서, 전압 제어 신호는 5비트 미만 또는 5비트 초과 비트들을 포함할 수 있다고 인식되어야 한다.
[0074] 도 6에 도시된 예시적인 하이브리드 드라이버(610)는 멀티 슬라이스 하이브리드 드라이버(805)를 구현하는 데 사용될 수 있으며, 그 일례가 도 8에 도시된다. 이 예에서, 멀티 슬라이스 하이브리드 드라이버(805)는 제1 전압 레일(655)과 접지 사이에 병렬로 결합된 다수의 슬라이스들(810-1 내지 810-m)을 포함한다. 슬라이스들(810-1 내지 810-m) 각각은 도 6에 도시된 예시적인 하이브리드 드라이버(610)로 구현된다(즉, 슬라이스들(810-1 내지 810-m) 각각은 도 6에 도시된 하이브리드 드라이버(610)의 개별 인스턴스임). 도 8에 도시된 바와 같이, 슬라이스들(810-1 내지 810-m)의 출력들(625)은 저항기(848)를 통해 출력 핀(890)에 결합된다(즉, 저항기(848)는 슬라이스들(810-1 내지 810-m)의 출력들(625)과 출력 핀(890) 사이에 결합됨). 출력 핀(890)은 링크(예컨대, 링크(122 또는 124))에 결합될 수 있고, 출력 핀(135 또는 155)에 대응할 수 있다.
[0075] 슬라이스들(810-1 내지 810-m)의 제1 입력들(612)은 멀티 슬라이스 하이브리드 드라이버(805)의 제1 입력(812)에 결합되고, 슬라이스들(810-1 내지 810-m)의 제2 입력들(614)은 멀티 슬라이스 하이브리드 드라이버(805)의 제2 입력(814)에 결합된다. 제1 입력(812)과 제2 입력(814)은 각각 상보적 입력 신호들(inn, inp)에 의해 드라이브된다.
[0076] (도 6에 도시된) 스위치 제어 회로(680)는 N-오버-N 드라이버 모드 또는 P-오버-N 드라이버 모드에서 멀티 슬라이스 하이브리드 드라이버(805)를 선택적으로 동작시키도록 슬라이스들(810-1 내지 810-m)의 스위치들(640, 642, 644, 646)을 제어한다. 예를 들어, 스위치 제어 회로(680)는, 조절 전압(Vreg)이 제1 진폭 범위(예컨대, 50㎷ 내지 400㎷)에 대응하는 제1 조절 전압 범위 내에 있을 때 N-오버-N 드라이버 모드에서 멀티 슬라이스 하이브리드 드라이버(805)를 동작시킬 수 있고, 조절 전압(Vreg)이 제2 진폭 범위(예컨대, 425㎷ 내지 700㎷)에 대응하는 제2 조절 전압 범위 내에 있을 때 P-오버-N 드라이버 모드에서 멀티 슬라이스 하이브리드 드라이버(805)를 동작시킬 수 있다. 전압 조절기(650)는 도 8에 도시되지 않는다는 점을 주목한다.
[0077] 특정 양상들에서, 주어진 시점에 활성인(즉, 인에이블되는) 슬라이스들(810-1 내지 810-m)의 수는 (예컨대, 스위치들을 사용하여) 조정될 수 있다. 예를 들어, 활성인(즉, 인에이블되는) 슬라이스들(810-1 내지 810-m)의 수가 조정되어 멀티 슬라이스 하이브리드 드라이버(805)의 출력 임피던스를 조정할 수 있다. 이 예에서, 멀티 슬라이스 하이브리드 드라이버(805)의 출력 임피던스는 출력 핀(890)에 결합된 링크(예컨대, 링크(122 또는 124))와의 임피던스 정합을 제공하도록 조정(즉, 교정)될 수 있다.
[0078] 도 9는 특정 양상들에 따른 차동 하이브리드 드라이버(905)를 도시한다. 차동 드라이버(905)는 제1 브랜치(910A) 및 제2 브랜치(910B)를 포함한다. 제1 브랜치(910A) 및 제2 브랜치(910B) 각각은 도 6에 도시된 하이브리드 드라이버(610)로 구현될 수 있다(즉, 각각의 브랜치는 하이브리드 드라이버(610)의 개별 인스턴스일 수 있음). 도 9에서, 제1 브랜치(910A)의 엘리먼트들에 대한 참조 번호들은 문자 "A"를 포함하고, 제2 브랜치(910B)의 엘리먼트들에 대한 참조 번호들은 문자 "B"를 포함한다. 아래에서 추가로 논의되는 바와 같이, 제1 브랜치(910A) 및 제2 브랜치(910B)는 차동 출력 신호를 생성하도록 반대 방향들로 드라이브된다.
[0079] 제1 브랜치(910A)는 제1 풀-다운 NFET(620A), 제1 풀-업 NFET(630A) 및 제1 풀-업 PFET(635A)를 포함한다. 제1 풀-다운 NFET(620A)는 제1 출력(625A)과 접지 사이에 결합되며, 제1 풀-다운 NFET(620A)의 드레인은 제1 출력(625A)에 결합되고, 제1 풀-다운 NFET(620)의 소스는 접지에 결합된다. 제1 풀-업 NFET(630A)는 제1 전압 레일(655)과 제1 출력(625A) 사이에 결합되며, 제1 풀-업 NFET(630A)의 드레인은 제1 전압 레일(655)에 결합되고, 제1 풀-업 NFET(630A)의 제1 출력(625A)에 소스는 결합된다. 제1 풀-업 PFET(635A)는 제1 전압 레일(655)과 제1 출력(625A) 사이에 결합되며, 제1 풀-업 PFET(635A)의 소스는 제1 전압 레일(655)에 결합되고, 제1 풀-업 PFET(635A)의 드레인은 제1 출력(625A)에 결합된다.
[0080] 제2 브랜치(910B)는 제2 풀-다운 NFET(620B), 제2 풀-업 NFET(630B) 및 제2 풀-업 PFET(635B)를 포함한다. 제2 풀-다운 NFET(620B)는 제2 출력(625B)과 접지 사이에 결합되며, 제2 풀-다운 NFET(620B)의 드레인은 제2 출력(625B)에 결합되고, 제2 풀-다운 NFET(620B)의 소스는 접지에 결합된다. 제2 풀-업 NFET(630B)는 제1 전압 레일(655)과 제2 출력(625B) 사이에 결합되며, 제2 풀-업 NFET(630B)의 드레인은 제1 전압 레일(655)에 결합되고, 제2 풀-업 NFET(630B)의 소스는 제2 출력(625B)에 결합된다. 제2 풀-업 PFET(635B)는 제1 전압 레일(655)과 제2 출력(625B) 사이에 결합되며, 제2 풀-업 PFET(635B)의 소스는 제1 전압 레일(655)에 결합되고, 제2 풀-업 PFET(635B)의 드레인은 제2 출력(625B)에 결합된다.
[0081] 도 9의 예에서, 드라이버(905)는 제1 풀-업 NFET(630A)의 게이트와 접지 사이에 결합된 제1 스위치(640A), 제2 풀-업 NFET(630B)의 게이트와 접지 사이에 결합된 제2 스위치(640B), 제1 풀-업 PFET(635A)의 게이트와 제2 전압 레일(660) 사이에 결합된 제3 스위치(642A), 및 제2 풀-업 PFET(635B)의 게이트와 제2 전압 레일(660) 사이에 결합된 제4 스위치(642B)를 포함한다. 드라이버(905)는 또한, 제1 풀-업 PFET(635A)의 게이트와 드라이버(905)의 제1 입력(912) 사이에 결합된 제5 스위치(644A), 제2 풀-업 PFET(635B)의 게이트와 드라이버(905)의 제2 입력(914) 사이에 결합된 제6 스위치(644B), 제1 풀-업 NFET(630A)의 게이트와 제2 입력(914) 사이에 결합된 제7 스위치(646A), 및 제2 풀-업 NFET(630B)의 게이트와 제1 입력(912) 사이에 결합된 제8 스위치(646B)를 포함한다. 제1 풀-다운 NFET(620A)의 게이트는 제1 입력(912)에 결합되고, 제2 풀-다운 NFET(620B)의 게이트는 제2 입력(914)에 결합된다.
[0082] 제1 입력(912)과 제2 입력(914)은 각각 상보적 입력 신호들(inn, inp)에 의해 드라이브되는 상보적 입력들이다. 상보적 입력 신호들(in, inp)은 위에서 논의된 바와 같이 (도 6에 도시된) 프리 드라이버 회로(670)에 의해 제공될 수 있다. 이 예에서, 프리 드라이버 회로(670)의 제1 출력(672)은 제1 입력(912)에 결합될 수 있고, 프리 드라이버 회로(670)의 제2 출력(674)은 제2 입력(914)에 결합될 수 있다.
[0083] 이 예에서, 제2 브랜치(910B)에 대한 입력들은 제1 브랜치(910A)에 대한 입력들에 대해 반전되어, 상보적 입력 신호들(inn, inp)은 차동 출력 신호를 생성하도록 제1 브랜치(910A)와 제2 브랜치(910B)를 반대 방향들로 드라이브한다. 보다 구체적으로, 입력 신호(inn)는 제1 브랜치(910A)에서 제1 풀-다운 NFET(620A)를 드라이브하고, 입력 신호(inp)는 제2 브랜치(910B)에서 제2 풀-다운 NFET(620B)를 드라이브한다. N-오버-N 드라이버 모드에서, 입력 신호(inp)는 제1 브랜치(910A)에서 제1 풀-업 NFET(630A)를 드라이브하고, 입력 신호(inn)는 제2 브랜치(910B)에서 제2 풀-업 NFET(630B)를 드라이브한다. P-오버-N 드라이버 모드에서, 입력 신호(inn)는 제1 브랜치(910A)에서 제1 풀-업 PFET(635A)를 드라이브하고, 입력 신호(inp)는 제2 브랜치(910B)에서 제2 풀-업 PFET(635B)를 드라이브한다.
[0084] 도 9의 예에서, 제1 출력(625A)은 제1 저항기(948A)를 통해 제1 출력 핀(990A)에 결합된다(즉, 제1 저항기(948A)는 제1 출력(625A)과 제1 출력 핀(990A) 사이에 결합됨). 제2 출력(625B)은 제2 저항기(948B)를 통해 제2 출력 핀(990B)에 결합된다(즉, 제2 저항기(948B)는 제2 출력(625B)과 제2 출력 핀(990B) 사이에 결합됨). 제1 출력 핀(990A) 및 제2 출력 핀(990B)은 차동 링크에 결합될 수 있으며, 여기서 제1 출력 핀(990A)은 차동 링크의 제1 송신 라인(예컨대, 송신 라인(312a 또는 314a))에 결합되고, 제2 출력 핀(990B)은 차동 링크의 제2 송신 라인(예컨대, 송신 라인(312b 또는 314b))에 결합된다.
[0085] 이 예에서, 스위치 제어 회로(680)는 N-오버-N 드라이버 모드 또는 P-오버-N 드라이버 모드에서 차동 하이브리드 드라이버(905)를 선택적으로 동작시키도록 제1 브랜치(910A) 및 제2 브랜치(920)의 스위치들을 제어한다. 예시의 편의상, 스위치 제어 회로(680)와 스위치들 사이의 개별 접속들은 도 9에 명시적으로 도시되지 않는다.
[0086] N-오버-N 드라이버 모드에서 차동 하이브리드 드라이버(905)를 동작시키기 위해, 스위치 제어 회로(680)는 제1 스위치(640A)를 오프 전환하고, 제2 스위치(640B)를 온 전환하고, 제3 스위치(642A)를 온 전환하고, 제4 스위치(642B)를 온 전환하고, 제5 스위치(644A)를 오프 전환하고, 제6 스위치(644B)를 오프 전환하고, 제7 스위치(646A)를 온 전환하고, 제8 스위치(646B)를 온 전환한다. 이는 제1 풀-업 NFET(630A)의 게이트를 제2 입력(914)에 결합하고, 제2 풀-업 NFET(630B)의 게이트를 제1 입력(912)에 결합하고, 제1 풀-업 PFET(635A) 및 제2 풀-업 PFET(635B)를 오프 전환한다. N-오버-N 드라이버 모드에서, 차동 하이브리드 드라이버(905)는 차동 N-오버-N 드라이버를 구현한다.
[0087] P-오버-N 드라이버 모드에서 차동 하이브리드 드라이버(905)를 동작시키기 위해, 스위치 제어 회로(680)는 제1 스위치(640A)를 온 전환하고, 제2 스위치(640B)를 온 전환하고, 제3 스위치(642A)를 오프 전환하고, 제4 스위치(642B)를 오프 전환하고, 제5 스위치(644A)를 온 전환하고, 제6 스위치(644B)를 온 전환하고, 제7 스위치(646A)를 오프 전환하고, 제8 스위치(646B)를 오프 전환한다. 이는 제1 풀-업 PFET(635A)의 게이트를 제1 입력(912)에 결합하고, 제2 풀-업 PFET(635B)의 게이트를 제2 입력(914)에 결합하며, 제1 풀-업 NFET(630A) 및 제2 풀-업 NFET(630B)를 오프 전환한다. P-오버-N 드라이버 모드에서, 차동 하이브리드 드라이버(905)는 차동 P-오버-N 드라이버를 구현한다.
[0088] 스위치 제어 회로(680)는 제1 전압 레일(655) 상의 조절 전압(Vreg)에 기초하여 N-오버-N 드라이버 모드 또는 P-오버-N 드라이버 모드에서 차동 하이브리드 드라이버(905)를 동작시킬 수 있다. 예를 들어, 조절 전압(Vreg)이 드라이버(905)의 제1 진폭 범위(예컨대, 50㎷ 내지 400㎷)에 대응하는 제1 조절 전압 범위 내에 있다면, 스위치 제어 회로(680)는 N-오버-N 드라이버 모드에서 하이브리드 드라이버(905)를 동작시킨다. 조절 전압(Vreg)이 드라이버(905)의 제2 진폭 범위(예컨대, 425㎷ 내지 700㎷)에 대응하는 제2 조절 전압 범위 내에 있다면, 스위치 제어 회로(680)는 P-오버-N 드라이버 모드에서 하이브리드 드라이버(905)를 동작시킨다.
[0089] 조절 전압(Vreg)이 전압 제어 신호에 의해 제어되기 때문에, 스위치 제어 회로(680)는 전압 제어 신호에 기초하여 N-오버-N 드라이버 모드 또는 P-오버-N 드라이버 모드에서 하이브리드 드라이버(905)를 동작시킬 수 있다. 이와 관련하여, 도 9는 전압 제어 신호가 스위치 제어 회로(680)에 입력되는 예를 도시한다. 이 예에서, 스위치 제어 회로(680)는 전압 제어 신호가 조절 전압(Vreg)을 드라이버(905)의 제1 진폭 범위(예컨대, 50㎷ 내지 400㎷)에 대응하는 제1 조절 전압 범위 내의 전압 레벨로 설정할 때 N-오버-N 드라이버 모드에서 하이브리드 드라이버(905)를 동작시킨다. 스위치 제어 회로(680)는 전압 제어 신호가 조절 전압(Vreg)을 드라이버(905)의 제2 진폭 범위(예컨대, 425㎷ 내지 700㎷)에 대응하는 제2 조절 전압 범위 내의 전압 레벨로 설정할 때, P-오버-N 드라이버 모드에서 하이브리드 드라이버(905)를 동작시킨다.
[0090] 위에서 논의된 바와 같이, 전압 제어 신호는 조절 전압(Vreg)의 전압 레벨이 전압 제어 신호의 값에 의해 설정되는 (디지털 코드로도 또한 지칭되는) 디지털 제어 신호일 수 있다. 일례로, 전압 제어 신호에 대한 제1 세트의 값들은 제1 조절 전압 범위 내의 전압 레벨들에 대응하고, 전압 제어 신호에 대한 제2 세트의 값들은 제2 조절 전압 범위 내의 전압 레벨들에 대응한다. 위에서 논의된 바와 같이, 제1 조절 전압 범위는 드라이버(905)의 제1 진폭 범위(예컨대, 50㎷ 내지 400㎷)에 대응하고, 제2 조절 전압 범위는 드라이버(905)의 제2 진폭 범위(예컨대, 425㎷ 내지 700㎷)에 대응한다. 따라서 이 예에서, 제1 세트의 값들은 제1 진폭 범위를 커버하고, 제2 세트의 값들은 제2 진폭 범위를 커버한다. 이 예에서, 스위치 제어 회로(680)는, 전압 제어 신호의 현재 값이 제1 세트의 값들 내에 있다면 N-오버-N 드라이버 모드에서 드라이버(905)를 동작시키고, 전압 제어 신호의 현재 값이 제2 세트의 값들 내에 있다면 P-오버-N 드라이버 모드에서 드라이버(905)를 동작시키도록 구성될 수 있다.
[0091] 도 9에 도시된 예시적인 차동 하이브리드 드라이버(905)는 멀티 슬라이스 하이브리드 드라이버(1005)를 구현하는 데 사용될 수 있으며, 그 일례가 도 10에 도시된다. 이 예에서, 멀티 슬라이스 하이브리드 드라이버(1005)는 제1 전압 레일(655)과 접지 사이에 병렬로 결합된 다수의 슬라이스들(1010-1 내지 1010-m)을 포함한다. 슬라이스들(1010-1 내지 1010-m) 각각은 도 9에 도시된 예시적인 차동 하이브리드 드라이버(905)로 구현된다(즉, 슬라이스들(1010-1 내지 1010-m) 각각은 도 9에 도시된 차동 하이브리드 드라이버(905)의 개별 인스턴스임). 차동 하이브리드 드라이버(905)의 세부사항들은 예시의 편의상 도 10에 도시되지 않는다는 점을 주목한다.
[0092] 도 10에 도시된 바와 같이, 슬라이스들(1010-1 내지 1010-m)의 제1 출력들(625A)은 제1 저항기(1048A)를 통해 제1 출력 핀(1090A)에 결합된다(즉, 제1 저항기(1048A)는 슬라이스들(1010-1 내지 1010-m)의 제1 출력들(625A)과 제1 출력 핀(1090A) 사이에 결합됨). 슬라이스들(1010-1 내지 1010-m)의 제2 출력들(625B)은 제2 저항기(1048B)를 통해 제2 출력 핀(1090B)에 결합된다(즉, 제2 저항기(1048B)는 슬라이스들(1010-1 내지 1010-m)의 제2 출력들(625B)과 제2 출력 핀(1090B) 사이에 결합됨). 제1 출력 핀(1090A) 및 제2 출력 핀(1090B)은 차동 링크에 결합될 수 있으며, 여기서 제1 출력 핀(1090A)은 차동 링크의 제1 송신 라인(예컨대, 송신 라인(312a 또는 314a))에 결합되고, 제2 출력 핀(1090B)은 차동 링크의 제2 송신 라인(예컨대, 송신 라인(312b 또는 314b))에 결합된다.
[0093] 슬라이스들(1010-1 내지 1010-m)의 제1 입력들(912)은 멀티 슬라이스 하이브리드 드라이버(1005)의 제1 입력(1012)에 결합되고, 슬라이스들(1010-1 내지 1010-m)의 제2 입력들(914)은 멀티 슬라이스 하이브리드 드라이버(1005)의 제2 입력(1014)에 결합된다. 제1 입력(1012)과 제2 입력(1014)은 각각 상보적 입력 신호들(inn, inp)에 의해 드라이브된다.
[0094] (도 9에 도시된) 스위치 제어 회로(680)는 N-오버-N 드라이버 모드 또는 P-오버-N 드라이버 모드에서 멀티 슬라이스 하이브리드 드라이버(1005)를 선택적으로 동작시키도록 슬라이스들(1010-1 내지 1010-m)의 스위치들을 제어한다. 예를 들어, 스위치 제어 회로(680)는, 조절 전압(Vreg)이 제1 진폭 범위(예컨대, 50㎷ 내지 400㎷)에 대응하는 제1 조절 전압 범위 내에 있을 때 N-오버-N 드라이버 모드에서 멀티 슬라이스 하이브리드 드라이버(1005)를 동작시킬 수 있고, 조절 전압(Vreg)이 제2 진폭 범위(예컨대, 425㎷ 내지 700㎷)에 대응하는 제2 조절 전압 범위 내에 있을 때 P-오버-N 드라이버 모드에서 멀티 슬라이스 하이브리드 드라이버(1005)를 동작시킬 수 있다. 전압 조절기(650)는 도 10에 도시되지 않는다는 점을 주목한다.
[0095] 특정 양상들에서, 주어진 시점에 활성인(즉, 인에이블되는) 슬라이스들(1010-1 내지 1010-m)의 수는 (예컨대, 스위치들을 사용하여) 조정될 수 있다. 예를 들어, 활성인(즉, 인에이블되는) 슬라이스들(1010-1 내지 1010-m)의 수가 조정되어 멀티 슬라이스 하이브리드 드라이버(1005)의 각각의 출력에서 출력 임피던스를 조정할 수 있다. 이 예에서, 멀티 슬라이스 하이브리드 드라이버(1005)의 각각의 출력에서의 출력 임피던스는 출력 핀들(1090A, 1090B) 중 개개의 출력 핀에 결합된 송신 라인과의 임피던스 정합을 제공하도록 조정(즉, 교정)될 수 있다.
[0096] 위에서 논의된 바와 같이, 전압 조절기(650)는 LDO(low dropout) 조절기로 구현될 수 있다. LDO 조절기는 통상적으로, 하나의 패스 트랜지스터 및 하나의 에러 증폭기를 포함하며, 여기서 에러 증폭기의 출력은 조절 전압의 피드백 및 기준 전압에 기초하여 패스 트랜지스터의 게이트를 드라이브한다. 패스 트랜지스터는 패스 NFET 또는 패스 PFET일 수 있다.
[0097] 도 11은 패스 NFET(1110), 증폭기(1120), 전압 기준 회로(1140) 및 전압 분배기(1135)를 포함하는 LDO 조절기(1105)의 일례를 도시한다. 패스 NFET(1110)는 제1 전압 레일(655)과 제2 전압 레일(660) 사이에 결합된다. 전압 분배기(1135)는 제1 전압 레일(655)과 접지 사이에 직렬로 결합된 제1 저항기(R1) 및 제2 저항기(R2)를 포함한다. 전압 분배기(1135)는 노드(1130)에서 다음과 같이 주어진 피드백 전압(Vfb)을 제공하며:
Figure pct00001
(1)
여기서 식(1)의 R1, R2는 각각 저항기들(R1, R2)의 저항들이다. 식(1)에 도시된 바와 같이, 피드백 전압(Vfb)은 조절 전압(Vreg)에 비례하고, 따라서 조절 전압(Vreg)에 대한 피드백을 제공한다. 피드백 전압(Vfb)은 증폭기(1120)의 마이너스 입력에 피드된다. 전압 기준 회로(1140)는 증폭기(1120)의 플러스 입력에 입력되는 기준 전압(Vref)을 생성하도록 구성된다. 전압 기준 회로(1140)는 전압 제어 신호에 기초하여 기준 전압(Vref)의 전압 레벨을 설정하도록 구성된다. 아래에서 추가로 논의되는 바와 같이, 조절 전압(Vreg)은 전압 제어 신호를 사용하여 기준 전압(Vref)을 조정함으로써 조정된다.
[0098] 동작 시에, 증폭기(1120)는 피드백 전압(Vfb) 및 기준 전압(Vref)을 수신한다. 증폭기(1120)는 제1 전압 레일(655) 상의 조절 전압(Vreg)이 대략 다음과 같도록, 기준 전압과 피드백 전압(Vfb) 간의 차이를 감소시키는 방향으로 패스 NFET(1110)의 게이트를 드라이브한다:
Figure pct00002
(2)
식(2)에 도시된 바와 같이, 조절 전압(Vreg)은 기준 전압(Vref)에 비례한다. 따라서 전압 제어 신호는 전압 기준 회로(1140)에 의해 생성된 기준 전압(Vref)을 조정함으로써 조절 전압(Vreg)을 조정하는 데 사용될 수 있다.
[0099] LDO 조절기(1105)는 하이브리드 드라이버(예컨대, 하이브리드 드라이버(610, 805, 905 또는 1005))의 진폭을 낮게 설정하는 데 사용될 수 있는 낮은 조절 전압 레벨들을 지원한다. 그러나 조절기(1105)의 상위 조절 전압 레벨은 제한된다. 이는, 패스 NFET(1110)가 온 전환하기 위해서는 (제1 전압 레일(655)에 결합되는) 패스 NFET(1110)의 소스가 패스 NFET(1110)의 적어도 임계 전압만큼 패스 NFET(1110)의 게이트 전압 미만일 필요가 있기 때문이다. 그 결과, LDO 조절기(1105)는 하이브리드 드라이버의 진폭을 높게 설정하는 것이 가능하지 않을 수 있으며, 이로써 하이브리드 드라이버의 진폭 범위를 감소시킬 수 있다.
[0100] 도 12는 패스 PFET(1210), 증폭기(1220), 전압 기준 회로(1140) 및 전압 분배기(1135)를 포함하는 LDO 조절기(1205)의 일례를 도시한다. 패스 PFET(1210)는 제1 전압 레일(655)과 제2 전압 레일(660) 사이에 결합된다. 이 예에서, 피드백 전압(Vfb)은 증폭기(1220)의 플러스 입력에 입력되고, 전압 기준 회로(1140)로부터의 기준 전압(Vref)은 증폭기(1220)의 마이너스 입력에 입력된다.
[0101] 동작 시에, 증폭기(1220)는 피드백 전압(Vfb) 및 기준 전압(Vref)을 수신한다. 증폭기(1220)는 제1 전압 레일(655) 상의 조절 전압(Vreg)이 (예컨대, 식(2)에 기초하여) 기준 전압(Vref)에 비례하도록, 기준 전압과 피드백 전압(Vfb) 간의 차이를 감소시키는 방향으로 패스 PFET(1210)의 게이트를 드라이브한다. 전압 제어 신호가 전압 기준 회로(1140)에 의해 생성된 기준 전압(Vref)을 제어하기 때문에, 전압 제어 신호는 기준 전압(Vref)을 조정함으로써 조절 전압(Vreg)을 조정하는 데 사용될 수 있다.
[0102] LDO 조절기(1205)는 하이브리드 드라이버(예컨대, 하이브리드 드라이버(610, 805, 905 또는 1005))의 진폭을 높게 설정하는 데 사용될 수 있는 높은 조절 전압 레벨들을 지원한다. 그러나 LDO 조절기(1205)의 더 낮은 조절 전압 레벨은 패스 NFET(1110)를 사용하는 LDO 조절기(1105)와 비교하여 제한된다. 그 결과, LDO 조절기(1205)는 하이브리드 드라이버의 진폭을 낮게 설정하는 것이 가능하지 않을 수 있으며, 이로써 하이브리드 드라이버의 진폭 범위를 감소시킬 수 있다.
[0103] LDO 조절기들(1105, 1205)의 제한들을 해결하기 위해, 본 개시내용의 양상들은 아래에서 추가로 논의되는 바와 같이, 넓은 조절 전압 범위를 달성하도록 패스 NFET와 패스 PFET를 조합하는 하이브리드 LDO 조절기를 제공한다.
[0104] 도 13은 본 개시내용의 양상들에 따른 하이브리드 LDO 조절기(1310)의 일례를 도시한다. 하이브리드 LDO 조절기(1310)는 전압 조절기(650)를 구현하는 데 사용될 수 있다. 하이브리드 LDO 조절기(1310)는 제2 전압 레일(660) 상의 공급 전압(Vdd)으로부터 제1 전압 레일(655) 상에 조절 전압(Vreg)을 생성하도록 구성된다. 위에서 논의된 바와 같이, 제1 전압 레일(655)은 하이브리드 드라이버(610, 805, 905 또는 1005)에 결합될 수 있다.
[0105] 하이브리드 LDO 조절기(1310)는 패스 NFET(1320), 패스 PFET(1330), 제1 증폭기(1340), 제2 증폭기(1350), 제1 스위치(1322), 제2 스위치(1324), 제3 스위치(1332), 제4 스위치(1334), 제5 스위치(1328), 제6 스위치(1338), 전압 분배기(1335) 및 전압 기준 회로(1360)를 포함한다. 패스 NFET(1320)는 제1 전압 레일(655)과 제2 전압 레일(660) 사이에 결합되며, 패스 NFET(1320)의 드레인은 제2 전압 레일(660)에 결합되고, 패스 NFET(1320)의 소스는 제1 전압 레일(655)에 결합된다. 패스 PFET(1330)는 제1 전압 레일(655)과 제2 전압 레일(660) 사이에 결합되며, 패스 PFET(1330)의 소스는 제2 전압 레일(660)에 결합되고, 패스 PFET(1330)의 드레인은 제1 전압 레일(655)에 결합된다. 제1 증폭기(1340) 및 제2 증폭기(1350) 각각은 단일 스테이지 또는 다중 스테이지 증폭기일 수 있다. 또한, 제1 증폭기(1340) 및 제2 증폭기(1350) 각각은 캐스코드(cascode) 증폭기, 폴딩형 캐스코드(folded cascode) 증폭기, 또는 다른 타입의 증폭기로 구현될 수 있다.
[0106] 전압 분배기(1335)는 제1 전압 레일(655)과 접지 사이에 직렬로 결합된 제1 저항기(R1) 및 제2 저항기(R2)를 포함한다. 전압 분배기(1335)는 피드백 노드(1333)에서, 위에 제공된 식(1)에 의해 주어진 피드백 전압(Vfb)을 제공한다.
[0107] 제1 스위치(1322)는 제1 증폭기(1340)의 출력(1346)과 패스 NFET(1320)의 게이트 사이에 결합되고, 제2 스위치(1324)는 제2 증폭기(1350)의 출력과 패스 PFET(1330)의 게이트 사이에 결합되고, 제3 스위치(1332)는 패스 NFET(1320)의 게이트와 접지 사이에 결합되고, 제4 스위치(1334)는 패스 PFET(1330)의 게이트와 제2 전압 레일(660) 사이에 결합된다. 또한, 제5 스위치(1328)는 제1 증폭기(1340)의 제1 입력(1342)과 피드백 노드(1333) 사이에 결합되고, 제6 스위치(1338)는 제2 증폭기(1350)의 제1 입력(1352)과 피드백 노드(1333) 사이에 결합된다.
[0108] 전압 기준 회로(1360)는 입력(1362)에서 (예컨대, 도 6에 도시된 전압 제어 회로(695)로부터) 전압 제어 신호를 수신하고, 수신된 전압 제어 신호에 기초하여 출력(1364)에서 기준 전압(Vref)을 생성하도록 구성된다. 특정 양상들에서, 전압 기준 회로(1360)는 전압 제어 신호에 기초하여 기준 전압(Vref)의 전압 레벨을 설정하도록 구성된다. 전압 제어 신호가 디지털 신호인 예의 경우, 전압 기준 회로(1360)는 다수의 선택 가능한 기준 전압 레벨들을 가질 수 있으며, 여기서 선택 가능한 기준 전압 레벨들 각각은 제어 신호의 상이한 값에 대응한다. 이 예에서, 전압 기준 회로(1360)는 기준 전압(Vref)의 전압 레벨을 제어 신호의 현재 값에 대응하는 선택 가능한 기준 전압 레벨들 중 하나로 설정한다. 아래에서 추가로 논의되는 바와 같이, 조절 전압(Vreg)은 전압 제어 신호를 사용하여 기준 전압(Vref)을 조정함으로써 조정된다. 조절 전압(Vreg)은 위에서 제공된 식(2)에 따른 기준 전압(Vref)과 관련될 수 있다. 전압 제어 신호가 (디지털 코드로도 또한 지칭되는) 디지털 신호인 예의 경우, 전압 기준 회로(1360)는 DAC(digital-to-analog converter)로 구현될 수 있다. 전압 기준 회로(1360)의 예시적인 구현들이 아래에서 논의된다.
[0109] 전압 기준 회로(1360)의 출력(1364)은 제1 증폭기(1340)의 제2 입력(1344) 및 제2 증폭기(1350)의 제2 입력(1354)에 결합된다. 따라서 기준 전압(Vref)은 제1 증폭기(1340)의 제2 입력(1344) 및 제2 증폭기(1350)의 제2 입력(1354)에 입력된다.
[0110] 아래에서 추가로 논의되는 바와 같이, 스위치들(1322, 1324, 1328, 1332, 1334, 1338)은 하이브리드 LDO 조절기(1310)를 제1 조절 모드와 제2 조절 모드 간에 스위칭하도록 구성된다. 제1 조절 모드에서, 패스 NFET(1320)는 패스 PFET(1330)가 오프 전환된 상태로 하이브리드 LDO 조절기(1310)의 패스 트랜지스터로서 사용되며, 제2 조절 모드에서, 패스 PFET(1330)는 패스 NFET(1320)가 오프 전환된 상태로 하이브리드 LDO 조절기(1310)의 패스 트랜지스터로서 사용된다. 일례로, 하이브리드 LDO 조절기(1310)는 조절 전압이 제1 조절 전압 범위 내에 있을 때 제1 조절 모드에서 동작되고, 조절 전압이 제2 조절 전압 범위 내에 있을 때 제2 조절 모드에서 동작될 수 있다. 이 예에서, 하이브리드 LDO 조절기(1310)의 조절 전압 범위는 제1 조절 전압 범위와 제2 조절 전압 범위의 조합이며, 이는 아래에서 추가로 논의되는 바와 같이 하이브리드 LDO 조절기(1310)가 넓은 조절 전압 범위를 달성할 수 있게 한다.
[0111] 스위치 제어 회로(1380)는 (예컨대, 전압 제어 신호에 기초하여) 제1 조절 모드 또는 제2 조절 노드에서 하이브리드 LDO 조절기(1310)를 선택적으로 동작시키도록 스위치들(1322, 1324, 1328, 1332, 1334, 1338)을 제어한다. 예시의 편의상, 스위치 제어 회로(1380)와 스위치들(1322, 1324, 1328, 1332, 1334, 1338) 사이의 개별 접속들은 도 13에 명시적으로 도시되지 않는다. 일부 구현들에서, 스위치 제어 회로(1380)는 아래에서 추가로 논의되는 바와 같이, 하이브리드 드라이버(610, 805, 905 또는 1005)의 드라이버 모드를 제어하는 데 사용되는 스위치 제어 회로(680)와 동일할 수 있다.
[0112] 제1 조절 모드에서 하이브리드 LDO 조절기(1310)를 동작시키기 위해, 스위치 제어 회로(1380)는 제1 스위치(1322)를 온 전환하고, 제2 스위치(1324)를 오프 전환하고, 제3 스위치(1332)를 오프 전환하고, 제4 스위치(1334)를 온 전환한다. 이는 제1 증폭기(1340)의 출력을 패스 NFET(1320)의 게이트에 결합하고 패스 PFET(1330)를 오프 전환한다. 또한, 스위치 제어 회로(1380)는 제5 스위치(1328)를 온 전환하고 제6 스위치(1338)를 오프 전환한다. 이는 피드백 노드(1333)를 제1 증폭기(1340)의 제1 입력(1342)에 결합하고, 피드백 노드(1333)를 제2 증폭기(1350)의 제1 입력(1352)으로부터 분리한다.
[0113] 제1 조절 모드에서, 제1 증폭기(1340)는 제1 입력(1342)에서 피드백 전압(Vfb)을 수신하고 제2 입력(1344)에서 기준 전압(Vref)을 수신한다. 제1 증폭기(1340)는 제1 전압 레일(655) 상의 조절 전압(Vreg)이 (예컨대, 식(2)에 기초하여) 기준 전압(Vref)에 대략 비례하도록, 기준 전압과 피드백 전압(Vfb) 간의 차이를 감소시키는 방향으로 패스 NFET(1320)의 게이트를 드라이브한다. 기준 전압(Vref)이 전압 제어 신호에 의해 제어되고 조절 전압(Vreg)이 기준 전압(Vref)에 비례하기 때문에, 전압 제어 신호는 조절 전압(Vreg)을 조정하는 데 사용될 수 있다. 제1 조절 모드에서, 패스 NFET(1320)는 하이브리드 LDO 조절기(1310)가 높은 공급 잡음 제거로 낮은 조절 전압을 달성할 수 있게 한다.
[0114] 제2 조절 모드에서 하이브리드 LDO 조절기(1310)를 동작시키기 위해, 스위치 제어 회로(1380)는 제1 스위치(1322)를 오프 전환하고, 제2 스위치(1324)를 온 전환하고, 제3 스위치(1332)를 온 전환하고, 제4 스위치(1334)를 오프 전환한다. 이는 제2 증폭기(1350)의 출력을 패스 PFET(1330)의 게이트에 결합하고 패스 NFET(1320)를 오프 전환한다. 또한, 스위치 제어 회로(1380)는 제5 스위치(1328)를 오프 전환하고 제6 스위치(1338)를 온 전환한다. 이는 피드백 노드(1333)를 제2 증폭기(1350)의 제1 입력(1352)에 결합하고, 피드백 노드(1333)를 제1 증폭기(1340)의 제1 입력(1342)으로부터 분리한다.
[0115] 제2 조절 모드에서, 제2 증폭기(1350)는 제1 입력(1352)에서 피드백 전압(Vfb)을 수신하고 제2 입력(1354)에서 기준 전압(Vref)을 수신한다. 제2 증폭기(1350)는 제1 전압 레일(655) 상의 조절 전압(Vreg)이 (예컨대, 식(2)에 기초하여) 기준 전압(Vref)에 대략 비례하도록, 기준 전압과 피드백 전압(Vfb) 간의 차이를 감소시키는 방향으로 패스 PFET(1330)의 게이트를 드라이브한다. 기준 전압(Vref)이 전압 제어 신호에 의해 제어되고 조절 전압(Vreg)이 기준 전압(Vref)에 비례하기 때문에, 전압 제어 신호는 조절 전압(Vreg)을 조정하는 데 사용될 수 있다. 제2 조절 모드에서, 패스 PFET(1330)는 하이브리드 LDO 조절기(1310)가 (예컨대, Vdd에 가까운) 높은 조절 전압을 달성할 수 있게 한다.
[0116] 위에서 논의된 바와 같이, 스위치 제어 회로(1380)는 전압 제어 신호에 기초하여 제1 조절 모드 또는 제2 조절 모드에서 하이브리드 LDO 조절기(1310)를 동작시킬 수 있다. 이와 관련하여, 도 13은 전압 제어 신호가 스위치 제어 회로(1380)에 입력되는 예를 도시한다. 이 예에서, 스위치 제어 회로(1380)는 전압 제어 신호가 조절 전압(Vreg)을 제1 조절 전압 범위 내의 전압 레벨로 설정할 때 제1 조절 모드에서 하이브리드 LDO 조절기(1310)를 동작시키고, 전압 제어 신호가 조절 전압(Vreg)을 제2 조절 전압 범위 내의 전압 레벨로 설정할 때 제2 조절 모드에서 하이브리드 LDO 조절기(1310)를 동작시킨다. 일례로, 제1 조절 전압 범위는 하이브리드 드라이버(610, 805, 905 또는 1005)의 제1 진폭 범위(예컨대, 50㎷ 내지 400㎷)에 대응하고, 제2 조절 전압 범위는 하이브리드 드라이버(610, 805, 905 또는 1005)의 제2 진폭 범위(예컨대, 425㎷ 내지 700㎷)에 대응한다. 이 예에서, 스위치 제어 회로(1380)는 하이브리드 드라이버(610, 805, 905 또는 1005)가 N-오버-N 드라이버 모드에 있을 때 제1 조절 모드에서 하이브리드 LDO 조절기(1310)를 동작시키고, 하이브리드 드라이버(610, 805, 905 또는 1005)가 P-오버-N 드라이버 모드에 있을 때 제2 조절 모드에서 하이브리드 LDO 조절기(1310)를 동작시킨다. 따라서 이 예에서, 제1 조절 모드는 N-오버-N 드라이버 모드와 일치하고, 제2 조절 모드는 P-오버-N 드라이버 모드와 일치하며, 이는 하이브리드 LDO 조절기(1310)의 조절 모드 및 하이브리드 드라이버의 드라이버 모드가 동일한 스위치 제어 회로에 의해 제어될 수 있게 한다. 이에 따라, 이 예에서, 스위치 제어 회로(1380)는 하이브리드 드라이버(610, 805, 905 또는 1005)의 드라이버 모드를 제어하는 데 사용되는 스위치 제어 회로(680)와 동일할 수 있다. 그러나 본 개시내용은 이러한 예로 제한되지 않는다고 인식되어야 한다.
[0117] 특정 양상들에서, 전압 제어 신호는 조절 전압(Vreg)의 전압 레벨이 전압 제어 신호의 값에 의해 설정되는 (디지털 코드로도 또한 지칭되는) 디지털 신호이다. 일례로, 전압 제어 신호에 대한 제1 세트의 값들은 제1 조절 전압 범위 내의 전압 레벨들에 대응하고, 전압 제어 신호에 대한 제2 세트의 값들은 제2 조절 전압 범위 내의 전압 레벨들에 대응한다. 이 예에서, 스위치 제어 회로(1380)는 전압 제어 신호의 현재 값이 제1 세트의 값들 내에 있다면 제1 조절 모드에서 하이브리드 LDO 조절기(1310)를 동작시키고, 전압 제어 신호의 현재 값이 제2 세트의 값들 내에 있다면 하이브리드 LDO 조절기(1310)를 동작시키도록 구성될 수 있다. 스위치 제어 회로(1380)는 또한, 전압 제어 신호의 현재 값이 제1 세트의 값들 내에 있다면 N-오버-N 드라이버 모드에서 하이브리드 드라이버(610, 805, 905 또는 1005)를 동작시키고, 전압 제어 신호의 현재 값이 제2 세트의 값들 내에 있다면 P-오버-N 드라이버 모드에서 하이브리드 드라이버를 동작시키도록 구성될 수 있다.
[0118] 하이브리드 LDO 조절기(1310)는 하이브리드 LDO 조절기(1310)가 하이브리드 드라이버에 조절 전압(Vreg)을 제공하는 예를 사용하여 위에서 논의되지만, 하이브리드 LDO 조절기(1310)가 이러한 예로 제한되지 않는다고 인식되어야 한다. 하이브리드 LDO 조절기(1310)는 넓은 전압 범위에 걸쳐 조정될 수 있는 조절 전압을 제공하는 것이 바람직한 다른 애플리케이션들에서 사용될 수 있다.
[0119] 도 14는 제1 보상 회로(1410), 제7 스위치(1415) 및 제2 보상 회로(1420)를 더 포함하는 하이브리드 LDO 조절기(1310)의 일례를 도시한다. 제1 보상 회로(1410)는 패스 NFET(1320)의 게이트와 접지 사이에 결합된다. 도 14의 예에서, 제1 보상 회로(1410)는 직렬로 결합된 저항기(1414)와 보상 커패시터(1412)를 포함한다. 제1 보상 회로(1410)는 제1 조절 모드에서 LDO 조절기(1310)의 위상 마진 및 루프 안정성을 증가시키기 위해 루프 보상을 제공하도록 구성될 수 있다.
[0120] 제2 보상 회로(1420)는 패스 PFET(1330)의 게이트와 제7 스위치(1415) 사이에 결합되고, 제7 스위치(1415)는 제2 보상 회로(1420)와 패스 PFET(1330)의 드레인 사이에 결합된다. 도 14의 예에서, 제2 보상 회로(1420)는 직렬로 결합된 저항기(1424)와 보상 커패시터(1422)를 포함한다.
[0121] (도 13에 도시된) 스위치 제어 회로(1380)는 제1 조절 모드에서 제7 스위치(1415)를 오프 전환하고 제2 조절 모드에서 제7 스위치(1415)를 온 전환하도록 구성될 수 있다. 따라서 이 예에서, 제2 보상 회로(1420)는 개선된 루프 안정성을 위한 밀러 보상을 제공하기 위해 제2 조절 모드에서 패스 PFET(1330)의 게이트와 패스 PFET(1330)의 드레인 사이에 결합된다.
[0122] 따라서 이 예에서, 두 조절 모드들 모두에 대한 공유 보상 회로 대신에, 제1 조절 모드 및 제2 조절 모드에 대해 개별 보상 회로들(즉, 제1 보상 회로(1410) 및 제2 조절 모드(1420))이 사용된다. 이는, 제1 조절 모드 및 제2 조절 모드에 대한 보상 방식들이, 제1 조절 모드에 대한 양호한 루프 안정성 및 제2 조절 모드에 대한 양호한 루프 안정성을 제공하도록 독립적으로 설계될 수 있게 한다.
[0123] 도 15는 본 개시내용의 특정 양상들에 따른 전압 기준 회로(1360)의 예시적인 구현을 도시한다. 이 예에서, 전압 기준 회로(1360)는 전류 소스(1510) 및 가변 저항기(1520)를 포함한다. 전류 소스(1510)는 전압 기준 회로(1360)의 출력(1364)과 제2 전압 레일(660) 사이에 결합되고, 가변 저항기(1520)는 전압 기준 회로(1360)의 출력(1364)과 접지 사이에 결합된다.
[0124] 이 예에서, 가변 저항기(1520)는 입력(1362)에서 수신된 전압 제어 신호에 의해 제어되는 디지털 제어 저항을 갖는다. 가변 저항기(1520)는 다수의 저항기들 및 다수의 스위치들을 포함할 수 있으며, 스위치들은 주어진 시점에 저항기들 중 어느 것이 가변 저항기(1520)의 저항에 기여하는지를 제어한다. 이 예에서, 스위치들 각각은 전압 제어 신호의 개개의 비트에 의해 제어될 수 있다. 이 예에서, 기준 전압(Vref)은 다음과 같이 주어지며:
Vref = I·Rv (3)
여기서 I는 전류 소스(1510)의 전류이고, Rv는 가변 저항기(1520)의 저항이다. 식(3)에 도시된 바와 같이, 전압 제어 신호는 가변 저항기(1520)의 저항을 제어함으로써 기준 전압을 제어한다.
[0125] 도 16은 본 개시내용의 특정 양상들에 따른 전압 기준 회로(1360)의 다른 예시적인 구현을 도시한다. 이 예에서, 전압 기준 회로(1360)는 기준 저항기(1610) 및 가변 저항기(1520)를 포함한다. 기준 저항기(1610)는 전압 기준 회로(1360)의 출력(1364)과 제2 전압 레일(660) 사이에 결합되고, 가변 저항기(1520)는 전압 기준 회로(1360)의 출력(1364)과 접지 사이에 결합된다. 기준 저항기(1610)는 고정된 저항을 가질 수 있다.
[0126] 위에서 논의된 바와 같이, 가변 저항기(1520)는 입력(1362)에서 수신된 전압 제어 신호에 의해 제어되는 디지털 제어 저항을 갖는다. 이 예에서, 기준 전압(Vref)은 다음과 같이 주어지며:
Figure pct00003
(4)
여기서 Rf는 기준 저항기(1610)의 저항이고, Rv는 가변 저항기(1520)의 저항이다. 식(4)에 도시된 바와 같이, 전압 제어 신호는 가변 저항기(1520)의 저항을 제어함으로써 기준 전압을 제어한다.
[0127] 도 17은 본 개시내용의 특정 양상들에 따른, 도 15 및 도 16에 도시된 예시적인 구현들의 엘리먼트들을 조합하는 전압 기준 회로(1360)의 예시적인 구현을 도시한다. 이 예에서, 전압 기준 회로(1360)는 전류 소스(1510), 기준 저항기(1610), 가변 저항기(1520), 제1 트랜지스터(1710), 제2 트랜지스터(1720) 및 인버터(1715)를 포함한다. 도 17의 예에서, 제1 트랜지스터(1710) 및 제2 트랜지스터(1720) 각각은 PFET로 구현된다.
[0128] 전류 소스(1510)는 제2 전압 레일(660)과 제1 트랜지스터(1710) 사이에 결합되고, 제1 트랜지스터(1710)는 전압 기준 회로(1360)의 출력(1364)과 전류 소스(1510) 사이에 결합된다. 제2 트랜지스터(1720)는 제2 전압 레일(660)과 기준 저항기(1610) 사이에 결합되고, 기준 저항기(1610)는 전압 기준 회로(1360)의 출력(1364)과 제2 트랜지스터(1720) 사이에 결합된다. 가변 저항기(1520)는 전압 기준 회로(1360)의 출력(1364)과 접지 사이에 결합된다.
[0129] 제1 트랜지스터(1710)의 게이트는 기준 모드 선택 입력(1735)에 결합된다. 인버터(1715)의 입력은 기준 모드 선택 입력(1735)에 결합되고, 인버터(1715)의 출력은 제2 트랜지스터(1720)의 게이트에 결합된다.
[0130] 전압 기준 회로(1360)는 기준 모드 선택 입력(1735)에서 수신된 ("Ref_mode"로 표기된) 기준 모드 선택 신호에 기초하여 제1 기준 모드 또는 제2 기준 모드에서 동작하도록 구성된다. 도 17의 예에서, 전압 기준 회로(1360)는 기준 모드 선택 신호가 로우일 때 제1 기준 모드에서 동작한다. 이 경우, 제1 트랜지스터(1710)는 온 전환되고, 제2 트랜지스터(1720)는 오프 전환된다. 이는 제1 트랜지스터(1710)로 하여금 전류 소스(1510)를 가변 저항기(1520)에 결합하게 한다. 이 모드에서, 기준 전압(Vref)은 식(3)에 의해 주어진다. 전압 기준 회로(1360)는 기준 모드 선택 신호가 하이일 때 제2 기준 모드에서 동작한다. 이 경우, 제1 트랜지스터(1710)는 오프 전환되고 제2 트랜지스터(1720)는 온 전환된다. 이는 제2 트랜지스터(1720)로 하여금 제2 전압 레일(660)과 가변 저항기(1520) 사이에 기준 저항기(1610)를 결합하게 한다. 이 모드에서, 기준 전압(Vref)은 식(4)에 의해 주어진다.
[0131] 예시적인 하이브리드 드라이버(610, 805, 905 또는 1005) 및 하이브리드 LDO 조절기(1310)는 아래에서 추가로 논의되는 바와 같이, ESD 견고성을 제공한다. 도 18에 도시된 바와 같이, (예컨대, 칩의 처리 동안) 외부 소스로부터 칩(예컨대, 칩(110 또는 120))의 출력 핀(1890)으로 의도치 않게 정전기가 전달될 때, ESD가 발생할 수 있다. 출력 핀(1890)은 출력 핀(690, 890, 990A, 990B, 1090A 또는 1090B)에 대응할 수 있다. 출력 핀(1890)에 결합된 저항기(1848)는 저항기(648, 848, 948A, 948B, 1048A 또는 1048B)에 대응할 수 있다.
[0132] 도 18을 참조하면, 칩은 ESD 보호를 제공하기 위해 다이오드(1810) 및 클램프 디바이스(1820)를 포함할 수 있다. 다이오드(1810)는 출력 핀(1890)과 제2 전압 레일(660) 사이에 결합되고, 클램프 디바이스(1820)는 제2 전압 레일(660)과 접지 사이에 결합된다. 클램프 디바이스(1820)는 클램프 트랜지스터 및 RC 과도 검출기를 포함할 수 있으며, 여기서 RC 과도 검출기는 ESD 이벤트를 검출하고, 접지로의 방전 경로를 제공하기 위해 ESD 이벤트가 검출될 때 클램프 트랜지스터를 온 전환하도록 구성된다. 이 예에서, ESD 이벤트 동안, 다이오드(1810) 및 클램프 디바이스(1820)는 출력 핀(1890) 상의 정전기를 방전시키기 위해 출력 핀(1890)으로부터 접지로의 방전 경로를 제공한다.
[0133] 그러나 출력 핀(1890) 상의 전압은 여전히 큰 전압에 도달할 수 있으며, 이는 출력 핀(1890)에 결합된 트랜지스터들로 하여금 트랜지스터들을 손상시킬 수 있는 큰 게이트-드레인 전압들을 발생시키게 할 수 있다. 이를 방지하기 위해, 하이브리드 드라이버(610, 805, 905 또는 1005)의 하나 이상의 풀-업 PFET들(635) 및 하이브리드 LDO 조절기(1310)의 패스 PFET(1330)가 ESD 이벤트 동안 온 전환되어, 하이브리드 드라이버 및 하이브리드 LDO 조절기를 통한 방전 경로(1805)를 생성한다. 이는, ESD 이벤트 동안 PFET들이 온 전환되도록, 전력이 오프될 때 PFET들의 게이트들이 접지를 향해 드리프트(drift)한다고 가정한다. 대응하는 방전 전류가 저항기(1848)를 통과하여, 저항기(1848)에 걸친 IR 전압 강하를 야기한다. 저항기(1848)에 걸친 IR 전압 강하는 ESD 이벤트 동안 하이브리드 드라이버 및 하이브리드 LDO 조절기의 트랜지스터들이 노출되는 전압을 감소시키며, 이는 하이브리드 드라이버 및 하이브리드 LDO 조절기의 트랜지스터들의 게이트-드레인 전압들을 감소시킴으로써, 더 많은 ESD 견고성을 제공한다. 예시의 편의상, 방전 경로(1805) 내의 하이브리드 드라이버 및 하이브리드 LDO 조절기의 트랜지스터들만이 도 18에 도시된다는 점을 주목한다.
[0134] 위에서 논의된 바와 같이, 하이브리드 LDO 조절기(1310)의 제1 조절 모드는 하이브리드 드라이버(610, 805, 905 또는 1005)의 N-오버-N 드라이버 모드와 일치할 수 있고, 하이브리드 LDO 조절기(1310)의 제2 조절 모드는 하이브리드 드라이버(610, 805, 905 또는 1005)의 P-오버-N 드라이버 모드와 일치할 수 있다. 이는 하이브리드 LDO 조절기(1310)의 조절 모드 및 하이브리드 드라이버의 드라이버 모드가 동일한 스위치 제어 회로에 의해 제어될 수 있게 한다. 이것의 일례가 도 19a 및 도 19b에 예시되며, 여기서 도 19a는 특정 양상들에 따른 하이브리드 드라이버(905)의 예시적인 구현을 도시하고, 도 19b는 하이브리드 LDO 조절기(1310)의 예시적인 구현을 도시한다. 이 예에서, 스위치 제어 회로(680)는 (예컨대, 전압 제어 회로(695)로부터의) 전압 제어 신호에 기초하여 출력(1910)에서 제어 신호(enp)를 생성하고 출력(1920)에서 제어 신호(enn)를 생성한다. 제어 신호들(enp, enn)은 하이브리드 드라이버(905)의 드라이버 모드 및 하이브리드 LDO 조절기(1310)의 조절 모드를 제어하는 데 사용된다. 따라서 이 예에서, 하이브리드 드라이버(905)의 드라이버 모드 및 하이브리드 LDO 조절기(1310)의 조절 모드는 동일한 세트의 제어 신호들(enp, enn)에 의해 제어된다.
[0135] 도 19a의 예에서, 스위치(640A)는 NFET로 구현되고, 스위치(640B)는 NFET로 구현되고, 스위치(642A)는 PFET로 구현되며, 스위치(642B)는 PFET로 구현된다. 이러한 트랜지스터들 각각의 게이트는 제어 신호(enp)를 수신하도록 스위치 제어 회로(680)의 출력(1910)에 결합된다. 스위치들(644A, 644B) 각각은 병렬로 결합된 PFET 및 NFET를 포함하는 개개의 송신 게이트로 구현되며, 여기서 PFET의 게이트는 제어 신호(enn)를 수신하도록 스위치 제어 회로(680)의 출력(1920)에 결합되고 NFET의 게이트는 제어 신호(enp)를 수신하도록 스위치 제어 회로(680)의 출력(1910)에 결합된다. 스위치들(646A, 646B) 각각은 병렬로 결합된 PFET 및 NFET를 포함하는 개개의 송신 게이트로 구현되며, 여기서 PFET의 게이트는 제어 신호(enp)를 수신하도록 스위치 제어 회로(680)의 출력(1910)에 결합되고 NFET의 게이트는 제어 신호(enn)를 수신하도록 스위치 제어 회로(680)의 출력(1920)에 결합된다.
[0136] 도 19b의 예에서, 스위치(1332)는 NFET로 구현되고 스위치(1334)는 PFET로 구현되며, 여기서 NFET 및 PFET 각각의 게이트는 (도 19a에 도시된) 제어 신호(enp)를 수신하도록 스위치 제어 회로(680)의 출력(1910)에 결합된다. 스위치들(1322, 1328) 각각은 병렬로 결합된 PFET 및 NFET를 포함하는 개개의 송신 게이트로 구현되며, 여기서 PFET의 게이트는 제어 신호(enp)를 수신하도록 스위치 제어 회로(680)의 출력(1910)에 결합되고 NFET의 게이트는 제어 신호(enn)를 수신하도록 스위치 제어 회로(680)의 출력(1920)에 결합된다. 스위치들(1324, 1338) 각각은 병렬로 결합된 PFET 및 NFET를 포함하는 개개의 송신 게이트로 구현되며, 여기서 PFET의 게이트는 제어 신호(enn)를 수신하도록 스위치 제어 회로(680)의 출력(1920)에 결합되고 NFET의 게이트는 제어 신호(enp)를 수신하도록 스위치 제어 회로(680)의 출력(1910)에 결합된다. 보상 회로들(1410, 1420)은 예시의 편의상 도 19b에 도시되지 않는다는 점을 주목한다.
[0137] 이 예에서, 스위치 제어 회로(680)는 제어 신호(enp)를 0으로 설정하고 제어 신호(enn)를 1로 설정함으로써 하이브리드 드라이버(905)를 N-오버-N 드라이버 모드에서 그리고 하이브리드 LDO 조절기(1310)를 제1 조절 모드에서 동작시킨다. 스위치 제어 회로(680)는 예를 들어, 전압 제어 신호의 현재 값이 제1 세트의 값들(예컨대, 0 내지 23) 내에 있다면 이를 수행할 수 있다. 스위치 제어 회로(680)는 제어 신호(enp)를 1로 설정하고 제어 신호(enn)를 0으로 설정함으로써 하이브리드 드라이버(905)를 P-오버-N 드라이버 모드에서 그리고 하이브리드 LDO 조절기(1310)를 제2 조절 모드에서 동작시킨다. 스위치 제어 회로(680)는 예를 들어, 전압 제어 신호의 현재 값이 제2 세트의 값들(예컨대, 24 내지 31) 내에 있다면 이를 수행할 수 있다.
[0138] 하이브리드 드라이버(905)의 스위치들 및 하이브리드 LDO 조절기(1310)의 스위치들은 도 19a 및 도 19b에 도시된 예시적인 구현들로 제한되지 않는다고 인식되어야 한다.
[0139] 도 20은 본 개시내용의 특정 양상들에 따라 하이브리드 드라이버를 동작시키기 위한 방법(2000)을 예시한다. 하이브리드 드라이버(예컨대, 하이브리드 드라이버(610))는 출력(예컨대, 출력(625))과 접지 사이에 결합된 풀-다운 트랜지스터(예컨대, 풀-다운 NFET(620)), 전압 레일(예컨대, 제1 전압 레일(655))과 출력 사이에 결합된 풀-업 NFET(n-type field effect transistor)(예컨대, 풀-업 NFET(630)), 및 전압 레일과 출력 사이에 결합된 풀-업 PFET(p-type field effect transistor)(예컨대, 풀-업 PFET(635))를 포함한다.
[0140] 블록(2010)에서는, 제1 드라이버 모드에서, 풀-업 PFET가 오프 전환된다. 예를 들어, 풀-업 PFET는 풀-업 PFET의 게이트와 제2 전압 레일(예컨대, 제2 전압 레일(660)) 사이에 결합된 스위치(예컨대, 제2 스위치(642))를 온 전환함으로써 오프 전환될 수 있다. 스위치는 스위치 제어 회로(680)에 의해 온 전환될 수 있다. 제1 드라이버 모드는 N-오버-N 드라이버 모드에 대응할 수 있다.
[0141] 블록(2020)에서는, 제1 드라이버 모드에서, 풀-다운 트랜지스터의 게이트가 제1 입력 신호로 드라이브되고, 풀-업 NFET의 게이트가 제2 입력 신호로 드라이브된다. 제1 신호는 입력 신호(inn)에 대응할 수 있고, 제2 입력 신호는 입력 신호(inp)에 대응할 수 있다. 제1 입력 신호와 제2 신호는 상보적일 수 있다. 풀-다운 트랜지스터의 게이트 및 풀-업 NFET의 게이트는 프리 드라이버 회로(670)에 의해 드라이브될 수 있다.
[0142] 블록(2030)에서는, 제2 드라이버 모드에서, 풀-업 NFET가 오프 전환된다. 예를 들어, 풀-업 NFET는 풀-업 NFET의 게이트와 접지 사이에 결합된 스위치(예컨대, 제1 스위치(640))를 온 전환함으로써 오프 전환될 수 있다. 스위치는 스위치 제어 회로(680)에 의해 온 전환될 수 있다. 제2 드라이버 모드는 P-오버-N 드라이버 모드에 대응할 수 있다.
[0143] 블록(2040)에서는, 제2 드라이버 모드에서, 풀-다운 트랜지스터의 게이트가 제1 입력 신호로 드라이브되고, 풀-업 PFET의 게이트가 제1 입력 신호로 드라이브된다. 제1 신호는 입력 신호(inn)에 대응할 수 있다. 풀-다운 트랜지스터의 게이트 및 풀-업 PFET의 게이트는 프리 드라이버 회로(670)에 의해 드라이브될 수 있다.
[0144] 본 개시내용이 본 개시내용의 양상들을 설명하기 위해 위에서 사용된 예시적인 용어로 제한되지 않는다고 인식되어야 한다. 예를 들어, 드라이버는 또한 송신기, 드라이버 회로 또는 다른 용어로 지칭될 수 있다. 다른 예에서, 링크는 또한 채널, 송신 라인 또는 다른 용어로 지칭될 수 있다. 슬라이스는 또한 슬라이스 유닛 또는 다른 용어로 지칭될 수 있다. 다른 예에서, NFET는 또한 NMOS(n-type metal oxide semiconductor) 트랜지스터로 지칭될 수 있고, PFET는 또한 PMOS(p-type metal oxide semiconductor) 트랜지스터로 지칭될 수 있다. 다른 예에서, 패스 트랜지스터는 또한 패스 엘리먼트, 패스 디바이스 또는 다른 용어로 지칭될 수 있다. 출력 핀은 또한 출력 패드 또는 다른 용어로 지칭될 수 있고, 입력 핀은 또한 입력 패드 또는 다른 용어로 지칭될 수 있다.
[0145] "제1," "제2" 등과 같은 표기들을 사용하는 본 명세서의 엘리먼트들에 대한 어떠한 참조들도 일반적으로 그러한 엘리먼트들의 양 또는 순서를 한정하지 않는다. 그보다, 이러한 표기들은 2개 이상의 엘리먼트들 간에 또는 엘리먼트의 인스턴스들 간에 구분하는 편리한 방식으로서 본 명세서에서 사용된다. 이에 따라, 청구항들에서의 "제1", "제2" 등의 표기들은 기재된 설명에서 반드시 동일한 표기들에 대응하는 것은 아니라고 인식되어야 한다. 추가로, 제1 엘리먼트 및 제2 엘리먼트에 대한 참조는 단 2개의 엘리먼트들만이 이용될 수 있거나 제1 엘리먼트가 제2 엘리먼트에 선행해야 한다는 것을 의미하는 것은 아니라고 인식되어야 한다.
[0146] "결합된"이라는 용어는 본 명세서에서 2개의 구조들 사이의 직접적인 또는 간접적인 전기 결합을 의미하는 데 사용된다. 예컨대, 간접적인 전기 결합의 일례로, 하나의 구조가 저항기를 통해 다른 구조에 결합될 수 있다.
[0147] 본 개시내용 내에서, "예시적인"이라는 단어는 "일례, 실례 또는 예시로서의 역할"을 의미하는데 사용된다. 본 명세서에서 "예시적인" 것으로서 설명된 어떠한 구현 또는 양상도 반드시 본 개시내용의 다른 양상들에 비해 선호되거나 유리한 것으로 해석되는 것은 아니다. 마찬가지로, "양상들"이라는 용어는 본 개시내용의 모든 양상들이 논의된 특징, 이점 또는 동작 모드를 포함할 것을 요구하지 않는다. 명시된 값 또는 특성과 관련하여 본 명세서에서 사용되는 "대략"이라는 용어는, 명시된 값 또는 특성의 10% 내에 있음을 표시하는 것으로 의도된다.
[0148] 본 개시내용의 상기의 설명은 당해 기술분야에서 통상의 지식을 가진 임의의 자가 본 개시내용을 이용하거나 실시할 수 있게 하도록 제공된다. 본 개시내용에 대한 다양한 변형들이 당해 기술분야에서 통상의 지식을 가진 자들에게 자명할 것이며, 본 명세서에 정의된 일반 원리들은 본 개시내용의 사상 또는 범위를 벗어나지 않으면서 다른 변형들에 적용될 수 있다. 그러므로 본 개시내용은 본 명세서에서 설명된 예시들로 한정되는 것으로 의도되는 것이 아니라, 본 명세서에 개시된 원리들 및 신규한 특징들에 부합하는 가장 넓은 범위에 따르는 것이다.
[0149] 다음에서, 본 개시내용의 추가 구현들이 설명된다.
[0150] 구현 1. 칩은:
드라이버를 포함하며, 드라이버는:
출력과 접지 사이에 결합된 풀-다운 트랜지스터;
제1 전압 레일과 출력 사이에 결합된 풀-업 NFET(n-type field effect transistor);
제1 전압 레일과 출력 사이에 결합된 풀-업 PFET(p-type field effect transistor);
풀-업 NFET의 게이트와 접지 사이에 결합된 제1 스위치; 및
풀-업 PFET의 게이트와 제2 전압 레일 사이에 결합된 제2 스위치를 포함한다.
[0151] 구현 2. 구현 1의 칩은:
출력 핀; 및
출력 핀과 드라이버의 출력 사이에 결합된 저항기를 더 포함한다.
[0152] 구현 3. 구현 1 또는 2의 칩은, 제2 전압 레일과 제1 전압 레일 사이에 결합된 전압 조절기를 더 포함하며, 전압 조절기는 제2 전압 레일 상의 공급 전압으로부터 조절 전압을 생성하고 제1 전압 레일 상에 조절 전압을 출력하도록 구성된다.
[0153] 구현 4. 구현 3의 칩은 제어 회로를 더 포함하며, 제어 회로는:
조절 전압이 제1 조절 전압 범위 내에 있다면 제1 스위치를 오프 전환하고 제2 스위치를 온 전환하고; 그리고
조절 전압이 제2 조절 전압 범위 내에 있다면 제1 스위치를 온 전환하고 제2 스위치를 오프 전환하도록 구성된다.
[0154] 구현 5. 구현 3 또는 4의 칩에서, 전압 조절기는 제1 전압 레일과 제2 전압 레일 사이에 결합된 패스 PFET(p-type field effect transistor)를 포함한다.
[0155] 구현 6. 구현 1 내지 구현 5 중 어느 한 구현의 칩은 제어 회로를 더 포함하며, 제어 회로는:
제어 신호를 수신하고;
제어 신호가 제1 세트의 값들 중 하나를 갖는다면 제1 스위치를 오프 전환하고 제2 스위치를 온 전환하고; 그리고
제어 신호가 제2 세트의 값들 중 하나를 갖는다면 제1 스위치를 온 전환하고 제2 스위치를 오프 전환하도록 구성된다.
[0156] 구현 7. 구현 1 내지 구현 6 중 어느 한 구현의 칩에서, 풀-다운 트랜지스터의 게이트는 제1 입력에 결합되고, 드라이버는:
풀-업 PFET의 게이트와 제1 입력 사이에 결합된 제3 스위치; 및
풀-업 NFET의 게이트와 제2 입력 사이에 결합된 제4 스위치를 더 포함한다.
[0157] 구현 8. 구현 7의 칩에서, 제1 입력과 제2 입력은 상보적 입력들이다.
[0158] 구현 9. 구현 7 또는 8의 칩은 제어 회로를 더 포함하며, 제어 회로는:
제어 신호를 수신하고;
제어 신호가 제1 세트의 값들 중 하나를 갖는다면 제1 스위치를 오프 전환하고, 제2 스위치를 온 전환하고, 제3 스위치를 오프 전환하고, 제4 스위치를 온 전환하고; 그리고
제어 신호가 제2 세트의 값들 중 하나를 갖는다면 제1 스위치를 온 전환하고, 제2 스위치를 오프 전환하고, 제3 스위치를 온 전환하고, 제4 스위치를 오프 전환하도록 구성된다.
[0159] 구현 10. 칩은:
멀티 슬라이스 드라이버를 포함하며, 멀티 슬라이스 드라이버는 다수의 슬라이스들을 포함하고, 슬라이스들 각각은:
개개의 출력과 접지 사이에 결합된 개개의 풀-다운 트랜지스터;
제1 전압 레일과 개개의 출력 사이에 결합된 개개의 풀-업 NFET(n-type field effect transistor);
제1 전압 레일과 개개의 출력 사이에 결합된 개개의 풀-업 PFET(p-type field effect transistor);
개개의 풀-업 NFET의 게이트와 접지 사이에 결합된 개개의 제1 스위치; 및
개개의 풀-업 PFET의 게이트와 제2 전압 레일 사이에 결합된 개개의 제2 스위치를 포함한다.
[0160] 구현 11. 구현 10의 칩은:
출력 핀; 및
슬라이스들 각각의 출력과 출력 핀 사이에 결합된 저항기를 더 포함한다.
[0161] 구현 12. 구현 10 또는 11의 칩은, 제2 전압 레일과 제1 전압 레일 사이에 결합된 전압 조절기를 더 포함하며, 전압 조절기는 제2 전압 레일 상의 공급 전압으로부터 조절 전압을 생성하고 제1 전압 레일 상에 조절 전압을 출력하도록 구성된다.
[0162] 구현 13. 구현 12의 칩은 제어 회로를 더 포함하며, 제어 회로는:
조절 전압이 제1 조절 전압 범위 내에 있다면 슬라이스들 각각에서 제1 스위치를 오프 전환하고 제2 스위치를 온 전환하고; 그리고
조절 전압이 제2 조절 전압 범위 내에 있다면 슬라이스들 각각에서 제1 스위치를 온 전환하고 제2 스위치를 오프 전환하도록 구성된다.
[0163] 구현 14. 구현 10 내지 구현 13 중 어느 한 구현의 칩은 제어 회로를 더 포함하며, 제어 회로는:
제어 신호를 수신하고;
제어 신호가 제1 세트의 값들 중 하나를 갖는다면 슬라이스들 각각에서 제1 스위치를 오프 전환하고 제2 스위치를 온 전환하고; 그리고
제어 신호가 제2 세트의 값들 중 하나를 갖는다면 슬라이스들 각각에서 제1 스위치를 온 전환하고 제2 스위치를 오프 전환하도록 구성된다.
[0164] 구현 15. 칩은:
드라이버를 포함하며, 드라이버는:
제1 출력과 접지 사이에 결합된 제1 풀-다운 트랜지스터;
제2 출력과 접지 사이에 결합된 제2 풀-다운 트랜지스터;
제1 전압 레일과 제1 출력 사이에 결합된 제1 풀-업 NFET(n-type field effect transistor);
제1 전압 레일과 제2 출력 사이에 결합된 제2 풀-업 NFET;
제1 전압 레일과 제1 출력 사이에 결합된 제1 풀-업 PFET(p-type field effect transistor);
제1 전압 레일과 제2 출력 사이에 결합된 제2 풀-업 PFET;
제1 풀-업 NFET의 게이트와 접지 사이에 결합된 제1 스위치;
제2 풀-업 NFET의 게이트와 접지 사이에 결합된 제2 스위치;
제1 풀-업 PFET의 게이트와 제2 전압 레일 사이에 결합된 제3 스위치; 및
제1 풀-업 PFET의 게이트와 제2 전압 레일 사이에 결합된 제4 스위치를 포함한다.
[0165] 구현 16. 구현 15의 칩은:
제1 출력 핀;
제1 출력 핀과 드라이버의 제1 출력 사이에 결합된 제1 저항기;
제2 출력 핀; 및
제2 출력 핀과 드라이버의 제2 출력 사이에 결합된 제2 저항기를 더 포함한다.
[0166] 구현 17. 구현 15 또는 16의 칩은, 제2 전압 레일과 제1 전압 레일 사이에 결합된 전압 조절기를 더 포함하며, 전압 조절기는 제2 전압 레일 상의 공급 전압으로부터 조절 전압을 생성하고 제1 전압 레일 상에 조절 전압을 출력하도록 구성된다.
[0167] 구현 18. 구현 17의 칩은 제어 회로를 더 포함하며, 제어 회로는:
조절 전압이 제1 조절 전압 범위 내에 있다면 제1 스위치를 오프 전환하고, 제2 스위치를 오프 전환하고, 제3 스위치를 온 전환하고, 제4 스위치를 온 전환하고; 그리고
조절 전압이 제2 조절 전압 범위 내에 있다면 제1 스위치를 온 전환하고, 제2 스위치를 온 전환하고, 제3 스위치를 오프 전환하고, 제4 스위치를 오프 전환하도록 구성된다.
[0168] 구현 19. 구현 17 또는 18의 칩에서, 전압 조절기는 제1 전압 레일과 제2 전압 레일 사이에 결합된 패스 PFET(p-type field effect transistor)를 포함한다.
[0169] 구현 20. 구현 15 내지 구현 19 중 어느 한 구현의 칩은 제어 회로를 더 포함하며, 제어 회로는:
제어 신호를 수신하고;
제어 신호가 제1 세트의 값들 중 하나를 갖는다면 제1 스위치를 오프 전환하고, 제2 스위치를 오프 전환하고, 제3 스위치를 온 전환하고, 제4 스위치를 온 전환하고; 그리고
제어 신호가 제2 세트의 값들 중 하나를 갖는다면 제1 스위치를 온 전환하고, 제2 스위치를 온 전환하고, 제3 스위치를 오프 전환하고, 제4 스위치를 오프 전환하도록 구성된다.
[0170] 구현 21. 구현 15 내지 구현 20 중 어느 한 구현의 칩에서, 제1 풀-다운 트랜지스터의 게이트는 제1 입력에 결합되고, 제2 풀-다운 트랜지스터의 게이트는 제2 입력에 결합되며, 그리고 드라이버는:
제1 풀-업 PFET의 게이트와 제1 입력 사이에 결합된 제5 스위치;
제2 풀-업 PFET의 게이트와 제2 입력 사이에 결합된 제6 스위치;
제1 풀-업 NFET의 게이트와 제2 입력 사이에 결합된 제7 스위치; 및
제2 풀-업 NFET의 게이트와 제1 입력 사이에 결합된 제8 스위치를 더 포함한다.
[0171] 구현 22. 구현 21의 칩에서, 제1 입력과 제2 입력은 상보적 입력들이다.
[0172] 구현 23. 구현 21 또는 22의 칩은 제어 회로를 더 포함하며, 제어 회로는:
제어 신호를 수신하고;
제어 신호가 제1 세트의 값들 중 하나를 갖는다면 제1 스위치를 오프 전환하고, 제2 스위치를 오프 전환하고, 제3 스위치를 온 전환하고, 제4 스위치를 온 전환하고, 제5 스위치를 오프 전환하고, 제6 스위치를 오프 전환하고, 제7 스위치를 온 전환하고, 제8 스위치를 온 전환하고; 그리고
제어 신호가 제2 세트의 값들 중 하나를 갖는다면 제1 스위치를 온 전환하고, 제2 스위치를 온 전환하고, 제3 스위치를 오프 전환하고, 제4 스위치를 오프 전환하고, 제5 스위치를 온 전환하고, 제6 스위치를 온 전환하고, 제7 스위치를 오프 전환하고, 제8 스위치를 오프 전환하도록 구성된다.
[0173] 구현 24. 하이브리드 드라이버를 동작시키기 위한 방법으로서, 하이브리드 드라이버는 출력과 접지 사이에 결합된 풀-다운 트랜지스터, 전압 레일과 출력 사이에 결합된 풀-업 NFET(n-type field effect transistor), 및 전압 레일과 출력 사이에 결합된 풀-업 PFET(p-type field effect transistor)를 포함하고, 이 방법은:
제1 드라이버 모드에서, 풀-업 PFET를 오프 전환하는 단계;
제1 드라이버 모드에서, 풀-다운 트랜지스터의 게이트를 제1 입력 신호로 드라이브하고 풀-업 NFET의 게이트를 제2 입력 신호로 드라이브하는 단계;
제2 드라이버 모드에서, 풀-업 NFET를 오프 전환하는 단계; 및
제2 드라이버 모드에서, 풀-다운 트랜지스터의 게이트를 제1 입력 신호로 드라이브하고 풀-업 PFET의 게이트를 제1 입력 신호로 드라이브하는 단계를 포함한다.
[0174] 구현 25. 구현 24의 방법에서, 제1 입력 신호와 제2 입력 신호는 상보적 신호들이다.
[0175] 구현 26. 구현 24 또는 25의 방법은:
전압 조절기를 사용하여 조절 전압을 생성하는 단계; 및
전압 레일 상에 조절 전압을 출력하는 단계를 더 포함한다.
[0176] 구현 27. 구현 26의 방법은:
조절 전압이 제1 조절 전압 범위 내에 있다면 드라이버를 제1 드라이버 모드에서 동작시키는 단계; 및
조절 전압이 제2 조절 전압 범위 내에 있다면 드라이버를 제2 드라이버 모드에서 동작시키는 단계를 더 포함한다.
[0177] 구현 28. 구현 24 내지 구현 27 중 어느 한 구현의 방법은:
제어 신호를 수신하는 단계;
제어 신호가 제1 세트의 값들 중 하나를 갖는다면 드라이버를 제1 드라이버 모드에서 동작시키는 단계; 및
제어 신호가 제2 세트의 값들 중 하나를 갖는다면 드라이버를 제2 드라이버 모드에서 동작시키는 단계를 더 포함한다.

Claims (28)

  1. 칩으로서,
    드라이버를 포함하며,
    상기 드라이버는:
    출력과 접지 사이에 결합된 풀-다운(pull-down) 트랜지스터;
    제1 전압 레일과 상기 출력 사이에 결합된 풀-업(pull-up) NFET(n-type field effect transistor);
    상기 제1 전압 레일과 상기 출력 사이에 결합된 풀-업 PFET(p-type field effect transistor);
    상기 풀-업 NFET의 게이트와 상기 접지 사이에 결합된 제1 스위치; 및
    상기 풀-업 PFET의 게이트와 제2 전압 레일 사이에 결합된 제2 스위치를 포함하는,
    칩.
  2. 제1 항에 있어서,
    출력 핀; 및
    상기 출력 핀과 상기 드라이버의 출력 사이에 결합된 저항기를 더 포함하는,
    칩.
  3. 제1 항에 있어서,
    상기 제2 전압 레일과 상기 제1 전압 레일 사이에 결합된 전압 조절기를 더 포함하며,
    상기 전압 조절기는 상기 제2 전압 레일 상의 공급 전압으로부터 조절 전압을 생성하고 상기 제1 전압 레일 상에 상기 조절 전압을 출력하도록 구성되는,
    칩.
  4. 제3 항에 있어서,
    제어 회로를 더 포함하며,
    상기 제어 회로는:
    상기 조절 전압이 제1 조절 전압 범위 내에 있다면 상기 제1 스위치를 오프 전환하고 상기 제2 스위치를 온 전환하고; 그리고
    상기 조절 전압이 제2 조절 전압 범위 내에 있다면 상기 제1 스위치를 온 전환하고 상기 제2 스위치를 오프 전환하도록 구성되는,
    칩.
  5. 제3 항에 있어서,
    상기 전압 조절기는 상기 제1 전압 레일과 상기 제2 전압 레일 사이에 결합된 패스(pass) PFET(p-type field effect transistor)를 포함하는,
    칩.
  6. 제1 항에 있어서,
    제어 회로를 더 포함하며,
    상기 제어 회로는:
    제어 신호를 수신하고;
    상기 제어 신호가 제1 세트의 값들 중 하나를 갖는다면 상기 제1 스위치를 오프 전환하고 상기 제2 스위치를 온 전환하고; 그리고
    상기 제어 신호가 제2 세트의 값들 중 하나를 갖는다면 상기 제1 스위치를 온 전환하고 상기 제2 스위치를 오프 전환하도록 구성되는,
    칩.
  7. 제1 항에 있어서,
    상기 풀-다운 트랜지스터의 게이트는 제1 입력에 결합되고, 상기 드라이버는:
    상기 풀-업 PFET의 게이트와 상기 제1 입력 사이에 결합된 제3 스위치; 및
    상기 풀-업 NFET의 게이트와 제2 입력 사이에 결합된 제4 스위치를 더 포함하는,
    칩.
  8. 제7 항에 있어서,
    상기 제1 입력과 상기 제2 입력은 상보적 입력들인,
    칩.
  9. 제7 항에 있어서,
    제어 회로를 더 포함하며,
    상기 제어 회로는:
    제어 신호를 수신하고;
    상기 제어 신호가 제1 세트의 값들 중 하나를 갖는다면 상기 제1 스위치를 오프 전환하고, 상기 제2 스위치를 온 전환하고, 상기 제3 스위치를 오프 전환하고, 상기 제4 스위치를 온 전환하고; 그리고
    상기 제어 신호가 제2 세트의 값들 중 하나를 갖는다면 상기 제1 스위치를 온 전환하고, 상기 제2 스위치를 오프 전환하고, 상기 제3 스위치를 온 전환하고, 상기 제4 스위치를 오프 전환하도록 구성되는,
    칩.
  10. 칩으로서,
    멀티 슬라이스 드라이버(multi-slice driver)를 포함하며,
    상기 멀티 슬라이스 드라이버는 다수의 슬라이스들을 포함하고,
    슬라이스들 각각은:
    개개의 출력과 접지 사이에 결합된 개개의 풀-다운 트랜지스터;
    제1 전압 레일과 상기 개개의 출력 사이에 결합된 개개의 풀-업 NFET(n-type field effect transistor);
    상기 제1 전압 레일과 상기 개개의 출력 사이에 결합된 개개의 풀-업 PFET(p-type field effect transistor);
    상기 개개의 풀-업 NFET의 게이트와 상기 접지 사이에 결합된 개개의 제1 스위치; 및
    상기 개개의 풀-업 PFET의 게이트와 제2 전압 레일 사이에 결합된 개개의 제2 스위치를 포함하는,
    칩.
  11. 제10 항에 있어서,
    출력 핀; 및
    상기 슬라이스들 각각의 출력과 상기 출력 핀 사이에 결합된 저항기를 더 포함하는,
    칩.
  12. 제10 항에 있어서,
    상기 제2 전압 레일과 상기 제1 전압 레일 사이에 결합된 전압 조절기를 더 포함하며,
    상기 전압 조절기는 상기 제2 전압 레일 상의 공급 전압으로부터 조절 전압을 생성하고 상기 제1 전압 레일 상에 상기 조절 전압을 출력하도록 구성되는,
    칩.
  13. 제12 항에 있어서,
    제어 회로를 더 포함하며,
    상기 제어 회로는:
    상기 조절 전압이 제1 조절 전압 범위 내에 있다면 상기 슬라이스들 각각에서 상기 제1 스위치를 오프 전환하고 상기 제2 스위치를 온 전환하고; 그리고
    상기 조절 전압이 제2 조절 전압 범위 내에 있다면 상기 슬라이스들 각각에서 상기 제1 스위치를 온 전환하고 상기 제2 스위치를 오프 전환하도록 구성되는,
    칩.
  14. 제10 항에 있어서,
    제어 회로를 더 포함하며,
    상기 제어 회로는:
    제어 신호를 수신하고;
    상기 제어 신호가 제1 세트의 값들 중 하나를 갖는다면 상기 슬라이스들 각각에서 상기 제1 스위치를 오프 전환하고 상기 제2 스위치를 온 전환하고; 그리고
    상기 제어 신호가 제2 세트의 값들 중 하나를 갖는다면 상기 슬라이스들 각각에서 상기 제1 스위치를 온 전환하고 상기 제2 스위치를 오프 전환하도록 구성되는,
    칩.
  15. 칩으로서,
    드라이버를 포함하며,
    상기 드라이버는:
    제1 출력과 접지 사이에 결합된 제1 풀-다운 트랜지스터;
    제2 출력과 상기 접지 사이에 결합된 제2 풀-다운 트랜지스터;
    제1 전압 레일과 상기 제1 출력 사이에 결합된 제1 풀-업 NFET(n-type field effect transistor);
    상기 제1 전압 레일과 상기 제2 출력 사이에 결합된 제2 풀-업 NFET;
    상기 제1 전압 레일과 상기 제1 출력 사이에 결합된 제1 풀-업 PFET(p-type field effect transistor);
    상기 제1 전압 레일과 상기 제2 출력 사이에 결합된 제2 풀-업 PFET;
    상기 제1 풀-업 NFET의 게이트와 상기 접지 사이에 결합된 제1 스위치;
    상기 제2 풀-업 NFET의 게이트와 상기 접지 사이에 결합된 제2 스위치;
    상기 제1 풀-업 PFET의 게이트와 제2 전압 레일 사이에 결합된 제3 스위치; 및
    상기 제1 풀-업 PFET의 게이트와 상기 제2 전압 레일 사이에 결합된 제4 스위치를 포함하는,
    칩.
  16. 제15 항에 있어서,
    제1 출력 핀;
    상기 제1 출력 핀과 상기 드라이버의 제1 출력 사이에 결합된 제1 저항기;
    제2 출력 핀; 및
    상기 제2 출력 핀과 상기 드라이버의 제2 출력 사이에 결합된 제2 저항기를 더 포함하는,
    칩.
  17. 제15 항에 있어서,
    상기 제2 전압 레일과 상기 제1 전압 레일 사이에 결합된 전압 조절기를 더 포함하며,
    상기 전압 조절기는 상기 제2 전압 레일 상의 공급 전압으로부터 조절 전압을 생성하고 상기 제1 전압 레일 상에 상기 조절 전압을 출력하도록 구성되는,
    칩.
  18. 제17 항에 있어서,
    제어 회로를 더 포함하며,
    상기 제어 회로는:
    상기 조절 전압이 제1 조절 전압 범위 내에 있다면 상기 제1 스위치를 오프 전환하고, 상기 제2 스위치를 오프 전환하고, 상기 제3 스위치를 온 전환하고, 상기 제4 스위치를 온 전환하고; 그리고
    상기 조절 전압이 제2 조절 전압 범위 내에 있다면 상기 제1 스위치를 온 전환하고, 상기 제2 스위치를 온 전환하고, 상기 제3 스위치를 오프 전환하고, 상기 제4 스위치를 오프 전환하도록 구성되는,
    칩.
  19. 제18 항에 있어서,
    상기 전압 조절기는 상기 제1 전압 레일과 상기 제2 전압 레일 사이에 결합된 패스 PFET(p-type field effect transistor)를 포함하는,
    칩.
  20. 제15 항에 있어서,
    제어 회로를 더 포함하며,
    상기 제어 회로는:
    제어 신호를 수신하고;
    상기 제어 신호가 제1 세트의 값들 중 하나를 갖는다면 상기 제1 스위치를 오프 전환하고, 상기 제2 스위치를 오프 전환하고, 상기 제3 스위치를 온 전환하고, 상기 제4 스위치를 온 전환하고; 그리고
    상기 제어 신호가 제2 세트의 값들 중 하나를 갖는다면 상기 제1 스위치를 온 전환하고, 상기 제2 스위치를 온 전환하고, 상기 제3 스위치를 오프 전환하고, 상기 제4 스위치를 오프 전환하도록 구성되는,
    칩.
  21. 제15 항에 있어서,
    상기 제1 풀-다운 트랜지스터의 게이트는 제1 입력에 결합되고, 상기 제2 풀-다운 트랜지스터의 게이트는 제2 입력에 결합되며, 그리고
    상기 드라이버는:
    상기 제1 풀-업 PFET의 게이트와 상기 제1 입력 사이에 결합된 제5 스위치;
    상기 제2 풀-업 PFET의 게이트와 상기 제2 입력 사이에 결합된 제6 스위치;
    상기 제1 풀-업 NFET의 게이트와 상기 제2 입력 사이에 결합된 제7 스위치; 및
    상기 제2 풀-업 NFET의 게이트와 상기 제1 입력 사이에 결합된 제8 스위치를 더 포함하는,
    칩.
  22. 제21 항에 있어서,
    상기 제1 입력과 상기 제2 입력은 상보적 입력들인,
    칩.
  23. 제21 항에 있어서,
    제어 회로를 더 포함하며,
    상기 제어 회로는:
    제어 신호를 수신하고;
    상기 제어 신호가 제1 세트의 값들 중 하나를 갖는다면 상기 제1 스위치를 오프 전환하고, 상기 제2 스위치를 오프 전환하고, 상기 제3 스위치를 온 전환하고, 상기 제4 스위치를 온 전환하고, 상기 제5 스위치를 오프 전환하고, 상기 제6 스위치를 오프 전환하고, 상기 제7 스위치를 온 전환하고, 상기 제8 스위치를 온 전환하고; 그리고
    상기 제어 신호가 제2 세트의 값들 중 하나를 갖는다면 상기 제1 스위치를 온 전환하고, 상기 제2 스위치를 온 전환하고, 상기 제3 스위치를 오프 전환하고, 상기 제4 스위치를 오프 전환하고, 상기 제5 스위치를 온 전환하고, 상기 제6 스위치를 온 전환하고, 상기 제7 스위치를 오프 전환하고, 상기 제8 스위치를 오프 전환하도록 구성되는,
    칩.
  24. 하이브리드 드라이버를 동작시키기 위한 방법으로서,
    상기 하이브리드 드라이버는 출력과 접지 사이에 결합된 풀-다운 트랜지스터, 전압 레일과 상기 출력 사이에 결합된 풀-업 NFET(n-type field effect transistor), 및 상기 전압 레일과 상기 출력 사이에 결합된 풀-업 PFET(p-type field effect transistor)를 포함하고,
    상기 방법은:
    제1 드라이버 모드에서, 상기 풀-업 PFET를 오프 전환하는 단계;
    상기 제1 드라이버 모드에서, 상기 풀-다운 트랜지스터의 게이트를 제1 입력 신호로 드라이브하고 상기 풀-업 NFET의 게이트를 제2 입력 신호로 드라이브하는 단계;
    제2 드라이버 모드에서, 상기 풀-업 NFET를 오프 전환하는 단계; 및
    상기 제2 드라이버 모드에서, 상기 풀-다운 트랜지스터의 게이트를 상기 제1 입력 신호로 드라이브하고 상기 풀-업 PFET의 게이트를 상기 제1 입력 신호로 드라이브하는 단계를 포함하는,
    하이브리드 드라이버를 동작시키기 위한 방법.
  25. 제24 항에 있어서,
    상기 제1 입력 신호와 상기 제2 입력 신호는 상보적 신호들인,
    하이브리드 드라이버를 동작시키기 위한 방법.
  26. 제24 항에 있어서,
    전압 조절기를 사용하여 조절 전압을 생성하는 단계; 및
    상기 전압 레일 상에 상기 조절 전압을 출력하는 단계를 더 포함하는,
    하이브리드 드라이버를 동작시키기 위한 방법.
  27. 제26 항에 있어서,
    상기 조절 전압이 제1 조절 전압 범위 내에 있다면 상기 드라이버를 상기 제1 드라이버 모드에서 동작시키는 단계; 및
    상기 조절 전압이 제2 조절 전압 범위 내에 있다면 상기 드라이버를 상기 제2 드라이버 모드에서 동작시키는 단계를 더 포함하는,
    하이브리드 드라이버를 동작시키기 위한 방법.
  28. 제24 항에 있어서,
    제어 신호를 수신하는 단계;
    상기 제어 신호가 제1 세트의 값들 중 하나를 갖는다면 상기 드라이버를 상기 제1 드라이버 모드에서 동작시키는 단계; 및
    상기 제어 신호가 제2 세트의 값들 중 하나를 갖는다면 상기 드라이버를 상기 제2 드라이버 모드에서 동작시키는 단계를 더 포함하는,
    하이브리드 드라이버를 동작시키기 위한 방법.
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