WO2019087602A1 - 電子回路および電子機器 - Google Patents

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WO2019087602A1
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electronic circuit
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bias voltage
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有輝 瀬尾
良文 宮島
志偉 周
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ソニーセミコンダクタソリューションズ株式会社
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines

Definitions

  • the present disclosure relates to an electronic circuit and an electronic device.
  • Patent Document 1 is a document disclosing a technology using such a high-speed interface.
  • Examples of standards used to interface devices in an electronic device include those established by Mobile Industry Processor Interface (MIPI) Alliance.
  • MIPI Mobile Industry Processor Interface
  • An interface conforming to such a standard is provided with drivers for performing high-speed communication and low-speed communication, respectively. As the voltage of the driver for high speed communication is lowered, the output level of the driver for low speed communication is affected.
  • the first driver has a configuration in which a plurality of transistors are connected in series in parallel, and a first driver for transmitting data at a predetermined communication speed and a transistor are connected in series; A second driver for transmitting data at a lower communication speed than the first driver, wherein the output level of the second driver is applied to the body of the transistor of the first driver to satisfy a predetermined standard.
  • the potential provides an electronic circuit operating at the same time parallel number where the output impedance of the first driver meets a predetermined criteria.
  • an electronic device comprising the above electronic circuit.
  • the influence on the output level of the driver for low speed communication due to the reduction in voltage of the driver for high speed communication is avoided. It is possible to provide new and improved electronic circuits and electronic devices that can.
  • circuit composition of HS-Driver It is an explanatory view showing an example of circuit composition of HS-Driver. It is an explanatory view showing an example of composition of electronic equipment provided with an interface concerning an embodiment of this indication. It is an explanatory view showing an example of circuit composition of HS driver 124 concerning an embodiment of this indication. It is explanatory drawing which shows the example of the relationship between the body bias voltage applied to the body of MOSFET, and the threshold voltage Vth with a graph. It is an explanatory view explaining the influence of the leak current which flows from HS driver. It is explanatory drawing which shows the example of the relationship between a body bias voltage, the output impedance of HS driver, and the output level of LP driver.
  • Embodiment of the present disclosure [1.1. Overview] Before describing the embodiments of the present disclosure in detail, an overview of the embodiments of the present disclosure will be provided.
  • standards used to interface devices in an electronic device are, for example, standards established by the MIPI Alliance.
  • standards include those such as MIPI C-PHY and MIPI D-PHY.
  • HS High Speed
  • LP Low Power
  • FIG. 1 is an explanatory view showing a circuit configuration example of the HS-Driver.
  • the output impedance of the HS-Driver is in inverse proportion to the gate-source potential Vgs of the MOSFET.
  • the MOSFET is driven by a buffer connected to the gate, and the gate potential during operation becomes the power supply voltage. Also, although the source potential is determined by the amplitude voltage, the amplitude is determined by the standard and can not be freely determined by the designer.
  • the HS-Driver is connected to the LP-Driver at the output end. And, the leakage current from the HS-Driver may deteriorate the output level of the LP-Driver. Therefore, there is a risk that the output level of the LP-Driver will not meet the specification due to the voltage reduction of the HS-Driver.
  • both the output impedance of HS-Driver and the output level of LP-Driver can be specified even if the voltage of HS-Driver is lowered. It is important to meet.
  • the present disclosure person has intensively studied a technique for complying with a standard used for an interface of interconnection of devices in an electronic device.
  • the present disclosure person came to devise a technique for conforming to the standard used for the interface of interconnection of devices in the electronic device as described below.
  • FIG. 2 is an explanatory view showing a configuration example of an electronic device provided with an interface according to the embodiment of the present disclosure.
  • FIG. 2 is an explanatory view showing a configuration example of an electronic device provided with an interface according to the embodiment of the present disclosure.
  • a configuration example of the electronic device provided with the interface according to the embodiment of the present disclosure will be described using FIG. 2.
  • the electronic device 100 includes a control circuit 110, a driver unit 120, a clock control circuit 130, and regulators 140 and 150.
  • the driver unit 120 includes a serializer 122, an HS driver 124, and an LP driver 126.
  • the control circuit 110 is a circuit that inputs data from each part of the electronic device 100 and outputs data and control signals to each part.
  • a signal line 111 for transmitting data at high speed from the control circuit 110 and a signal line 112 for transmitting data at low speed from the control circuit 110 are connected to the control circuit 110.
  • a mode for transmitting data at high speed is also referred to as a high speed mode
  • a mode for transmitting data at low speed is also referred to as a low power mode.
  • the serializer 122 is a circuit that converts parallel signals sent from the control circuit 110 through the signal line 111 into one serial signal.
  • the serializer 122 outputs the serial signal to the HS driver 124.
  • the HS driver 124 is a circuit that outputs a signal at high speed in the high speed mode.
  • the HS driver 124 is supplied with power from the regulator 140.
  • a body bias voltage is supplied from the regulator 150 to the body of the MOSFET of the HS driver 124.
  • a plurality of HS drivers 124 are provided in parallel.
  • the unit of one HS driver 124 is also referred to as a unit.
  • the LP driver 126 is a circuit that outputs a signal at low speed in the low power mode.
  • the output end of the LP driver 126 is connected to the output end of the HS driver 124.
  • Each of the HS driver 124 and the LP driver 126 is a driver that outputs a signal conforming to data communication according to a predetermined communication standard, for example, MIPI C-PHY or MIPI D-PHY.
  • the clock control circuit 130 is a circuit that switches between an output state in which the input PLL (Phase Locked Loop) clock is output to the driver unit 120 and a stopped state in which the input is not output to the driver unit 120.
  • PLL Phase Locked Loop
  • the regulator 140 is a circuit that supplies power to the HS driver 124.
  • the regulator 150 is a circuit for supplying a body bias voltage to the body of the MOSFET of the HS driver 124.
  • FIG. 3 is an explanatory view showing a circuit configuration example of the HS driver 124 according to the embodiment of the present disclosure.
  • the HS driver 124 includes amplifiers 161 and 162 and MOSFETs T11 and T12.
  • the voltage VREG is supplied from the regulator 140 to the MOSFET T11.
  • the body bias voltage VBias is supplied from the regulator 150 to the bodies of the MOSFETs T11 and T12, respectively. As the body bias voltage VBias is supplied from the regulator 150, the threshold voltage Vth of the MOSFETs T11 and T12 changes.
  • FIG. 4 is a graph showing an example of the relationship between the body bias voltage applied to the body of the MOSFET and the threshold voltage Vth. As shown in FIG. 4, when the body bias voltage increases, the threshold voltage Vth of the MOSFET decreases.
  • the output impedance Z out of the MOSFET T11 can be expressed by the following equation, with the gate-source potential as V gs .
  • the gate-source potential V gs of the MOSFET T11 is significantly reduced.
  • the output impedance Z out will increase, as can be understood from the above equation. Therefore, when the power supply voltage drops, the output impedance Z out rises, and the HS driver 124 does not meet the required specifications.
  • the threshold voltage Vth of the MOSFET can be changed by controlling the value of the body bias voltage, so that the output impedance of the HS driver 124 can be controlled. That, if lower the threshold voltage Vth, it is possible to reduce the output impedance Z out.
  • the leakage current from the MOSFET T11 will increase.
  • the leak current flowing from the HS driver 124 flows into the LP driver 126.
  • the leakage current flowing from the HS driver 124 leads to an increase in the low-side output potential level of the LP driver 126.
  • FIG. 5 is an explanatory diagram for explaining the influence of the leak current flowing from the HS driver 124.
  • the LP driver 126 includes MOSFETs T21 and T22. When the MOSFET T21 is off, the desired output potential level of the LP driver 126 is 0 V, but the leakage current flowing from the HS driver 124 causes the output potential level of the LP driver 126 to rise from the desired output potential level. . In other words, when the leak current flowing from the HS driver 124 is large, the LP driver 126 can not meet the specification of the output potential level.
  • FIG. 6 is an explanatory drawing showing an example of the relationship between the body bias voltage VBias and the output impedance of the HS driver and the output level of the LP driver. It is required to set the body bias voltage VBias so that both the output impedance of the HS driver and the output level of the LP driver do not exceed the specification limit value.
  • the resistance values constituting the HS driver and the LP driver and the characteristics of the MOSFET vary depending on the process. That is, it may happen that under certain conditions the optimal body bias voltage is not necessarily optimal under the other conditions.
  • the body bias voltage is trimmed.
  • the specifications of both the output impedance of the HS driver and the output level of the LP driver are satisfied.
  • the body bias voltage VBias is set with the HS driver 124 turned off. At this time, the body bias voltage VBias is set so that the output level of the LP driver 126, which changes with the leak current flowing from the HS driver 124, falls below the reference value. At this time, with the MOSFET T21 turned off, the body bias voltage VBias is set such that the output level of the LP driver 126 falls below the reference value.
  • FIG. 7 is a graph showing an example of the relationship between the body bias voltage VBias and the output level of the LP driver 126.
  • the body bias voltage VBias is determined at one point such that the output level of the LP driver 126 falls below the reference value.
  • the reference value here is a value of the output level which falls within the specification even under PVT conditions where the leak current is maximum, that is, the change of the output level is maximum.
  • FIG. 8 is a graph showing an example of the relationship between the reference value of the output level of the LP driver 126 and the temperature at the time of trimming.
  • the reference value of the output level of the LP driver 126 and the temperature at the time of trimming are in direct proportion, if the temperature at the time of trimming is determined, the reference value of the output level of the LP driver 126 is determined by one point.
  • the body bias voltage VBias that falls below the reference value of the output level of the driver 126 is also determined at one point.
  • the output impedance of the HS driver 124 due to the body bias voltage VBias falls below the specification limit value.
  • the number of parallel drivers 124 is selected.
  • the resistance value per unit is determined. Once the resistance per unit is determined, the required number of parallels can be determined for the desired output impedance.
  • both the output level of the LP driver 126 and the output impedance of the HS driver 124 are obtained. Can be adjusted to meet the specifications.
  • FIG. 9 is an explanatory view showing on a graph plots of simulation results when trimming of the body bias voltage VBias is not performed and when trimming of the body bias voltage VBias is performed.
  • FIG. 9 shows a graph of the amplitude of the output level of the LP driver 126 on the horizontal axis and the output impedance of the HS driver 124 on the vertical axis.
  • both the output level (amplitude) of the LP driver 126 and the output impedance of the HS driver 124 can not be within the specification range.
  • both the output level (amplitude) of the LP driver 126 and the output impedance of the HS driver 124 can be within the specification range.
  • the electronic device 100 is configured to satisfy both the output impedance of the HS driver and the output level of the LP driver by trimming the body bias voltage. Can be provided.
  • the electronic device 100 satisfies the specifications of both the output impedance of the HS driver and the output level of the LP driver during the low voltage operation by thus trimming the body bias voltage. Is possible.
  • a first driver having a plurality of parallel configurations of transistors connected in series and transmitting data at a predetermined communication speed
  • a second driver having a configuration in which transistors are connected in series and transmitting data at a lower communication speed than the first driver
  • Equipped with The potential applied to the body of the transistor of the first driver for the output level of the second driver to meet the predetermined standard enables the output impedance of the first driver to meet the predetermined standard at the same time in parallel Electronic circuit to operate.
  • (2) The electronic circuit according to (1), wherein the potential is applied in a state where only the low potential side transistor of the second driver is turned on.
  • control circuit 111 signal line 112: signal line 120: driver section 122: serializer 124: HS driver 126: LP driver 130: clock control circuit 140: regulator 150: regulator 161: amplifier 162: amplifier

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Abstract

【課題】電子機器内のデバイスの相互接続のインタフェースにおいて、高速通信のためのドライバの低電圧化による、低速通信のためのドライバの出力レベルへの影響を回避することが可能な電子回路を提供する。 【解決手段】トランジスタを直列に接続した構成を複数個並列に有し、所定の通信速度でデータを伝送する第１のドライバと、トランジスタを直列に接続した構成を有し、前記第１のドライバより低速の通信速度でデータを伝送する第２のドライバと、を備え、前記第２のドライバの出力レベルが所定の基準を満たすための、前記第１のドライバのトランジスタのボディに印加する電位により、前記第１のドライバの出力インピーダンスが所定の基準を満たす同時並列数で動作する、電子回路が提供される。

Description

電子回路および電子機器
　本開示は、電子回路および電子機器に関する。
　近年の電子機器の高機能化および多機能化に伴い、電子機器には、半導体チップ、センサ、表示デバイスなどの様々なデバイスが搭載される。これらのデバイス間では、多くのデータのやり取りが行われ、そのデータ量は、電子機器の高機能化および多機能化に応じて多くなってきている。そこで、しばしば、例えば数Ｇｂｐｓでデータを送受信可能な高速インタフェースを用いて、データのやりとりが行われる。そのような高速インタフェースを用いた技術を開示した文献として、例えば特許文献１等がある。
特開２０１７－０３８２１２号公報
　電子機器内のデバイスの相互接続のインタフェースに用いられる規格には、例えばMIPI（Mobile　Industry　Processor　Interface）Allianceが制定する規格がある。そのような規格に準拠するインタフェースには、高速通信と低速通信のそれぞれを実行するためのドライバが設けられる。高速通信のためのドライバの低電圧化に伴い、低速通信のためのドライバの出力レベルに影響を及ぼす。
　そこで、本開示では、電子機器内のデバイスの相互接続のインタフェースにおいて、高速通信のためのドライバの低電圧化による、低速通信のためのドライバの出力レベルへの影響を回避することが可能な、新規かつ改良された電子回路および電子機器を提案する。
　本開示によれば、トランジスタを直列に接続した構成を複数個並列に有し、所定の通信速度でデータを伝送する第１のドライバと、トランジスタを直列に接続した構成を有し、前記第１のドライバより低速の通信速度でデータを伝送する第２のドライバと、を備え、前記第２のドライバの出力レベルが所定の基準を満たすための、前記第１のドライバのトランジスタのボディに印加する電位により、前記第１のドライバの出力インピーダンスが所定の基準を満たす同時並列数で動作する、電子回路が提供される。
　また本開示によれば、上記電子回路を備える、電子機器が提供される。
　以上説明したように本開示によれば、電子機器内のデバイスの相互接続のインタフェースにおいて、高速通信のためのドライバの低電圧化による、低速通信のためのドライバの出力レベルへの影響を回避することが可能な、新規かつ改良された電子回路および電子機器を提供することが出来る。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
HS-Driverの回路構成例を示す説明図である。 本開示の実施の形態に係るインタフェースを備えた電子機器の構成例を示す説明図である。 本開示の実施の形態に係るＨＳドライバ１２４の回路構成例を示す説明図である。 ＭＯＳＦＥＴのボディに印加されるボディバイアス電圧と閾値電圧Ｖｔｈとの関係の例をグラフで示す説明図である。 ＨＳドライバから流れるリーク電流の影響について説明する説明図である。 ボディバイアス電圧と、ＨＳドライバの出力インピーダンスおよびＬＰドライバの出力レベルとの関係の例を示す説明図である。 ボディバイアス電圧と、ＬＰドライバの出力レベルとの関係例をグラフで示す説明図である。 ＬＰドライバの出力レベルの基準値とトリミング時の温度との関係例をグラフで示す説明図である。 ボディバイアス電圧のトリミングを行わない場合と、ボディバイアス電圧のトリミングを行った場合のシミュレーション結果をグラフ上にプロットしたものを示す説明図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　１．本開示の実施の形態
　　１．１．概要
　　１．２．構成例および動作例
　２．まとめ
　＜１．本開示の実施の形態＞
　［１．１．概要］
　本開示の実施の形態について詳細に説明する前に、本開示の実施の形態の概要を説明する。
　上述したように、近年の電子機器の高機能化および多機能化に伴い、電子機器には、半導体チップ、センサ、表示デバイスなどの様々なデバイスが搭載される。これらのデバイス間では、多くのデータのやり取りが行われ、そのデータ量は、電子機器の高機能化および多機能化に応じて多くなってきている。そこで、しばしば、例えば数Ｇｂｐｓでデータを送受信可能な高速インタフェースを用いて、データのやりとりが行われる。
　電子機器内のデバイスの相互接続のインタフェースに用いられる規格には、例えばＭＩＰＩ　Ａｌｌｉａｎｃｅが制定する規格がある。そのような規格に、ＭＩＰＩ　Ｃ－ＰＨＹやＭＩＰＩ　Ｄ－ＰＨＹといった規格がある。
　そのような規格に準拠するインタフェースには、高速通信と低速通信のそれぞれを実行するためのドライバが設けられる。高速通信のドライバはＨＳ（Ｈｉｇｈ　Ｓｐｅｅｄ）－Ｄｒｉｖｅｒ（ＨＳドライバ）、低速通信のドライバはＬＰ（Ｌｏｗ　Ｐｏｗｅｒ）－Ｄｒｉｖｅｒ（ＬＰドライバ）と称される。
　ＭＩＰＩ　Ｃ－ＰＨＹやＭＩＰＩ　Ｄ－ＰＨＹといった規格に準拠するＨＳ－Ｄｒｉｖｅｒの低電圧化において、ＨＳ－Ｄｒｉｖｅｒを構成するＭＯＳＦＥＴのゲートソース間電位の低下によって、出力インピーダンスが大幅に上昇する。図１は、ＨＳ－Ｄｒｉｖｅｒの回路構成例を示す説明図である。
　ＨＳ－Ｄｒｉｖｅｒの出力インピーダンスは、ＭＯＳＦＥＴのゲートソース間電位Ｖｇｓと反比例の関係にある。またＭＯＳＦＥＴは、ゲートに接続されたバッファによって駆動されており、動作中のゲート電位は電源電圧になる。また、ソース電位は振幅電圧によって決まるが、振幅は規格で定められているため、設計者が自由に決めることはできない。
　従って、ＨＳ－Ｄｒｉｖｅｒを低電圧化するとゲートソース間電位Ｖｇｓの低下に繋がり、ひいては出力インピーダンスの上昇に繋がる。従って、ＨＳ－Ｄｒｉｖｅｒの低電圧化により、ＨＳ－Ｄｒｉｖｅｒの出力インピーダンスが仕様を満たさなくなってしまうおそれがある。
　また、後述するようにＨＳ－ＤｒｉｖｅｒはＬＰ－Ｄｒｉｖｅｒと出力端で繋がっている。そして、ＨＳ－Ｄｒｉｖｅｒからのリーク電流は、ＬＰ－Ｄｒｉｖｅｒの出力レベルを劣化させるおそれがある。従って、ＨＳ－Ｄｒｉｖｅｒの低電圧化により、ＬＰ－Ｄｒｉｖｅｒの出力レベルが仕様を満たさなくなってしまうおそれがある。
　このように、ＭＩＰＩ　Ｃ－ＰＨＹやＭＩＰＩ　Ｄ－ＰＨＹといった規格に準拠するために、ＨＳ－Ｄｒｉｖｅｒを低電圧化しても、ＨＳ－Ｄｒｉｖｅｒの出力インピーダンスとＬＰ－Ｄｒｉｖｅｒの出力レベルとの双方の仕様を満たすようにすることが重要である。
　そこで本件開示者は、上述した点に鑑み、電子機器内のデバイスの相互接続のインタフェースに用いられる規格に準拠するための技術について鋭意検討を行った。その結果、本件開示者は、以下で説明するように電子機器内のデバイスの相互接続のインタフェースに用いられる規格に準拠するための技術を考案するに至った。
　以上、本開示の実施の形態の概要について説明した。続いて、本開示の実施の形態について詳細に説明する。
　［１．２．構成例および動作例］
　図２は、本開示の実施の形態に係るインタフェースを備えた電子機器の構成例を示す説明図である。以下、図２を用いて本開示の実施の形態に係るインタフェースを備えた電子機器の構成例について説明する。
　図２に示したように、本開示の実施の形態に係る電子機器１００は、制御回路１１０と、ドライバ部１２０と、クロック制御回路１３０と、レギュレータ１４０、１５０と、を含んで構成される。そしてドライバ部１２０は、シリアライザ１２２と、ＨＳドライバ１２４と、ＬＰドライバ１２６と、を含んで構成される。
　制御回路１１０は、電子機器１００の各部からのデータの入力や、各部へのデータおよび制御信号を出力する回路である。本実施形態では、制御回路１１０には、制御回路１１０から高速でデータを伝送するための信号線１１１および制御回路１１０から低速でデータを伝送するための信号線１１２が接続されている。以下の説明では、高速でデータを伝送するモードをハイスピードモード、低速でデータを伝送するモードのことをローパワーモードとも称する。
　シリアライザ１２２は、信号線１１１を通じて制御回路１１０から送られるパラレル信号を１本のシリアル信号に変換する回路である。シリアライザ１２２は、シリアル信号をＨＳドライバ１２４へ出力する。
　ＨＳドライバ１２４は、ハイスピードモード時に高速で信号を出力する回路である。ＨＳドライバ１２４には、レギュレータ１４０から電源が供給される。またＨＳドライバ１２４のＭＯＳＦＥＴのボディには、レギュレータ１５０からボディバイアス電圧が供給される。そしてＨＳドライバ１２４は複数個並列に設けられる。１つのＨＳドライバ１２４の単位のことをユニットとも称する。
　ＬＰドライバ１２６は、ローパワーモード時に低速で信号を出力する回路である。ＬＰドライバ１２６の出力端は、ＨＳドライバ１２４の出力端と接続されている。ＨＳドライバ１２４、ＬＰドライバ１２６は、いずれも、所定の通信規格、例えば、ＭＩＰＩ　Ｃ－ＰＨＹやＭＩＰＩ　Ｄ－ＰＨＹによるデータ通信に準拠した信号を出力するドライバである。
　クロック制御回路１３０は、入力されるＰＬＬ（Phase　Locked　Loop）クロックをドライバ部１２０へ出力する状態である出力状態と、ドライバ部１２０へ出力しない状態である停止状態と、を切り替える回路である。
　レギュレータ１４０は、ＨＳドライバ１２４に電源を供給する回路である。またレギュレータ１５０は、ＨＳドライバ１２４のＭＯＳＦＥＴのボディにボディバイアス電圧を供給する回路である。
　ここで、レギュレータ１５０からＨＳドライバ１２４のＭＯＳＦＥＴのボディにボディバイアス電圧を供給することの効果について説明する。
　図３は、本開示の実施の形態に係るＨＳドライバ１２４の回路構成例を示す説明図である。図３に示したように、ＨＳドライバ１２４は、アンプ１６１、１６２と、ＭＯＳＦＥＴ　Ｔ１１、Ｔ１２と、を含んで構成される。ＭＯＳＦＥＴ　Ｔ１１には、レギュレータ１４０から電圧ＶＲＥＧが供給されている。
　またＭＯＳＦＥＴ　Ｔ１１、Ｔ１２のボディには、それぞれ、レギュレータ１５０からボディバイアス電圧ＶＢｉａｓが供給される。レギュレータ１５０からボディバイアス電圧ＶＢｉａｓが供給されることで、ＭＯＳＦＥＴ　Ｔ１１、Ｔ１２は閾値電圧Ｖｔｈが変化する。
　図４は、ＭＯＳＦＥＴのボディに印加されるボディバイアス電圧と閾値電圧Ｖｔｈとの関係の例をグラフで示す説明図である。図４に示したように、ボディバイアス電圧が増加すると、ＭＯＳＦＥＴの閾値電圧Ｖｔｈが低下する。
　ＭＯＳＦＥＴ　Ｔ１１の出力インピーダンスＺｏｕｔは、ゲートソース間電位をＶｇｓとして、以下の数式で表すことができる。
Figure JPOXMLDOC01-appb-M000001
　電源電圧が低下すると、ＭＯＳＦＥＴ　Ｔ１１のゲートソース間電位Ｖｇｓが大幅に低下することになる。ゲートソース間電位Ｖｇｓが低下すると、上述の式から分かるように、出力インピーダンスＺｏｕｔが上昇することになる。従って、電源電圧が低下すると出力インピーダンスＺｏｕｔが上昇し、ＨＳドライバ１２４は要求される仕様を満たさなくなってしまう。
　そこで、ボディバイアス電圧の値を制御することでＭＯＳＦＥＴの閾値電圧Ｖｔｈを変化させることが出来るので、ＨＳドライバ１２４の出力インピーダンスを制御することが出来る。すなわち、閾値電圧Ｖｔｈを低下させれば、出力インピーダンスＺｏｕｔを低下させることが可能になる。
　一方、ＭＯＳＦＥＴの閾値電圧Ｖｔｈを低下させると、ＭＯＳＦＥＴ　Ｔ１１からのリーク電流が増加してしまう。上述したように、ＨＳドライバ１２４の出力端とＬＰドライバ１２６の出力端とは接続されているので、ＨＳドライバ１２４から流れるリーク電流はＬＰドライバ１２６に流れ込んでしまう。ＨＳドライバ１２４から流れるリーク電流は、ＬＰドライバ１２６のロー側の出力電位レベルが上昇することに繋がる。
　図５は、ＨＳドライバ１２４から流れるリーク電流の影響について説明する説明図である。ＬＰドライバ１２６は、ＭＯＳＦＥＴ　Ｔ２１、Ｔ２２を有する。ＭＯＳＦＥＴ　Ｔ２１がオフになっている場合、ＬＰドライバ１２６の所望の出力電位レベルは０Ｖであるが、ＨＳドライバ１２４から流れるリーク電流により、ＬＰドライバ１２６の出力電位レベルが所望の出力電位レベルから上昇する。換言すれば、ＨＳドライバ１２４から流れるリーク電流が大きいと、ＬＰドライバ１２６は出力電位レベルの仕様を満たせなくなってしまう。
　すなわち、ＨＳドライバの出力インピーダンスの調整と、リーク電流の増加とはトレードオフの関係にある。そのため、最適なボディバイアス電圧ＶＢｉａｓの設定が要求される。図６は、ボディバイアス電圧ＶＢｉａｓと、ＨＳドライバの出力インピーダンスおよびＬＰドライバの出力レベルとの関係の例を示す説明図である。ＨＳドライバの出力インピーダンスおよびＬＰドライバの出力レベルの両方が仕様制限値を超えない値となるように、ボディバイアス電圧ＶＢｉａｓを設定することが求められる。
　しかし、ＨＳドライバやＬＰドライバを構成する抵抗値や、ＭＯＳＦＥＴの特性は、プロセスによって変わってくる。つまり、ある条件では最適なボディバイアス電圧が、別の条件では必ずしも最適では無いということが起こりうる。
　そこで本実施形態では、ボディバイアス電圧のトリミングを行う。ボディバイアス電圧のトリミングを行うことで、ＨＳドライバの出力インピーダンスとＬＰドライバの出力レベルとの双方の仕様を満たすようにしたことを特徴とする。
　本実施形態では、まずＨＳドライバ１２４をオフにした状態でボディバイアス電圧ＶＢｉａｓを設定する。その際、ＨＳドライバ１２４から流れるリーク電流によって変化する、ＬＰドライバ１２６の出力レベルが基準値以下に収まるようなボディバイアス電圧ＶＢｉａｓを設定する。この際、ＭＯＳＦＥＴ　Ｔ２１をオフにした状態で、ＬＰドライバ１２６の出力レベルが基準値以下に収まるようなボディバイアス電圧ＶＢｉａｓを設定する。
　図７は、ボディバイアス電圧ＶＢｉａｓと、ＬＰドライバ１２６の出力レベルとの関係例をグラフで示す説明図である。このように、ボディバイアス電圧ＶＢｉａｓと、ＬＰドライバ１２６の出力レベルとは正比例関係にあるため、ＬＰドライバ１２６の出力レベルが基準値以下に収まるようなボディバイアス電圧ＶＢｉａｓが１点で決まる。ここでの基準値とは、リーク電流が最大，つまり出力レベルの変化が最大となるＰＶＴ条件でも仕様内に収まる出力レベルの値である。
　そして、この基準値はトリミング時の温度によって変化する。図８は、ＬＰドライバ１２６の出力レベルの基準値とトリミング時の温度との関係例をグラフで示す説明図である。このように、ＬＰドライバ１２６の出力レベルの基準値とトリミング時の温度とは正比例関係にあるため、トリミング時の温度が決まればＬＰドライバ１２６の出力レベルの基準値は１点で決まり、従ってＬＰドライバ１２６の出力レベルの基準値以下に収まるようなボディバイアス電圧ＶＢｉａｓも１点で決まる。
　このようにＬＰドライバ１２６の出力レベルが基準値以下に収まるようなボディバイアス電圧ＶＢｉａｓが決まると、続いて、ボディバイアス電圧ＶＢｉａｓによるＨＳドライバ１２４の出力インピーダンスが仕様制限値以下となるような、ＨＳドライバ１２４の並列数を選択する。
　ボディバイアス電圧ＶＢｉａｓのトリミングによって、ＨＳドライバ１２４のＭＯＳＦＥＴの閾値電圧が定まると、１つのユニットあたりの抵抗値が定まる。１つのユニットあたりの抵抗値が定まると、所望の出力インピーダンスに対して必要な並列数を決定することができる。
　このように、トリミングの順序として、まずボディバイアス電圧ＶＢｉａｓのトリミングを行い、その後に並列に動作するユニット数のトリミングを行うことで、ＬＰドライバ１２６の出力レベルと、ＨＳドライバ１２４の出力インピーダンスの双方が仕様を満たすように調整することが可能となる。
　トリミングの有無による、ＬＰドライバ１２６の出力レベルと、ＨＳドライバ１２４の出力インピーダンスとの違いについて説明する。図９は、ボディバイアス電圧ＶＢｉａｓのトリミングを行わない場合と、ボディバイアス電圧ＶＢｉａｓのトリミングを行った場合のシミュレーション結果をグラフ上にプロットしたものを示す説明図である。図９には、横軸がＬＰドライバ１２６の出力レベルの振幅、縦軸がＨＳドライバ１２４の出力インピーダンスのグラフが示されている。
　このように、ボディバイアス電圧ＶＢｉａｓのトリミングを行わない場合は、ＬＰドライバ１２６の出力レベル（振幅）と、ＨＳドライバ１２４の出力インピーダンスとの双方を仕様範囲に入れることが出来ない。これに対して、ボディバイアス電圧ＶＢｉａｓのトリミングを行わない場合は、ＬＰドライバ１２６の出力レベル（振幅）と、ＨＳドライバ１２４の出力インピーダンスとの双方を仕様範囲に入れることが出来る。
　＜２．まとめ＞
　以上説明したように本開示の実施の形態によれば、ボディバイアス電圧のトリミングを行うことで、ＨＳドライバの出力インピーダンスとＬＰドライバの出力レベルとの双方の仕様を満たすようにした電子機器１００を提供することが出来る。
　本開示の実施の形態に係る電子機器１００は、このようにボディバイアス電圧のトリミングを行うことで、低電圧動作時においてＨＳドライバの出力インピーダンスとＬＰドライバの出力レベルとの双方の仕様を満たすことが可能となる。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　トランジスタを直列に接続した構成を複数個並列に有し、所定の通信速度でデータを伝送する第１のドライバと、
　トランジスタを直列に接続した構成を有し、前記第１のドライバより低速の通信速度でデータを伝送する第２のドライバと、
　を備え、
　前記第２のドライバの出力レベルが所定の基準を満たすための、前記第１のドライバのトランジスタのボディに印加する電位により、前記第１のドライバの出力インピーダンスが所定の基準を満たす同時並列数で動作する、電子回路。
（２）
　前記電位は、前記第２のドライバの低電位側のトランジスタのみをオンにした状態で印加される、前記（１）に記載の電子回路。
（３）
　前記第１のドライバ及び前記第２のドライバは、ＭＩＰＩ　Ｃ－ＰＨＹによるデータ通信に準拠した信号を伝送する、前記（１）または（２）に記載の電子回路。
（４）
　前記第１のドライバ及び前記第２のドライバは、ＭＩＰＩ　Ｄ－ＰＨＹによるデータ通信に準拠した信号を伝送する、前記（１）または（２）に記載の電子回路。
（５）
　前記（１）～（４）のいずれかに記載の電子回路を備える、電子機器。
１００　　　：電子機器
１１０　　　：制御回路
１１１　　　：信号線
１１２　　　：信号線
１２０　　　：ドライバ部
１２２　　　：シリアライザ
１２４　　　：ＨＳドライバ
１２６　　　：ＬＰドライバ
１３０　　　：クロック制御回路
１４０　　　：レギュレータ
１５０　　　：レギュレータ
１６１　　　：アンプ
１６２　　　：アンプ

Claims (5)

  1. 　トランジスタを直列に接続した構成を複数個並列に有し、所定の通信速度でデータを伝送する第１のドライバと、
    　トランジスタを直列に接続した構成を有し、前記第１のドライバより低速の通信速度でデータを伝送する第２のドライバと、
    　を備え、
    　前記第２のドライバの出力レベルが所定の基準を満たすための、前記第１のドライバのトランジスタのボディに印加する電位により、前記第１のドライバの出力インピーダンスが所定の基準を満たす同時並列数で動作する、電子回路。
  2. 　前記電位は、前記第２のドライバの低電位側のトランジスタのみをオンにした状態で印加される、請求項１に記載の電子回路。
  3. 　前記第１のドライバ及び前記第２のドライバは、ＭＩＰＩ　Ｃ－ＰＨＹによるデータ通信に準拠した信号を伝送する、請求項１に記載の電子回路。
  4. 　前記第１のドライバ及び前記第２のドライバは、ＭＩＰＩ　Ｄ－ＰＨＹによるデータ通信に準拠した信号を伝送する、請求項１に記載の電子回路。
  5. 　請求項１に記載の電子回路を備える、電子機器。
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