CN111279659A - 电子电路和电子设备 - Google Patents

Abstract

[问题]提供一种电子电路，能够避免在电子设备的互连装置的接口中用于高速通信的驱动器的电压降低对用于低速通信的驱动器的输出电平的影响。[解决方案]提供了一种电子电路，配备有：第一驱动器，在该第一驱动器中，并联连接多个结构，结构包括串联连接的晶体管，并且第一驱动器以预定的通信速度传输数据；以及第二驱动器，具有晶体管串联连接的结构，并且第二驱动器以比第一驱动器更低的通信速度传输数据。在电子电路中，施加到第一驱动器的晶体管的本体的电势能够使得第二驱动器的输出电平能够满足预定标准，这促使第一驱动器中同时并行操作，进而使得第一驱动器的输出阻抗满足预定标准。

Description

电子电路和电子设备

技术领域

本公开涉及一种电子电路和电子设备。

背景技术

近年来，增强了电子设备的复杂性和多功能性。由于这种增强，诸如半导体芯片、传感器和显示装置的各种装置已经安装在电子设备上。在这些装置之间交换大量数据。随着电子设备的复杂性和多功能性的增强，数据量一直在增加。因此，通常使用能够以例如几Gbps的速率传输和接收数据的高速接口来交换数据。公开使用这种高速接口的技术的文献包括例如PTL 1。

引用列表

专利文献

PTL 1日本未审查专利申请公开号2017-038212

发明内容

技术问题

例如，移动工业处理器接口(MIPI)联盟已经为电子设备中互连装置的接口建立了标准。符合这种标准的接口具有执行高速通信和低速通信的驱动器。用于高速通信的驱动器的电压降低已经影响了用于低速通信的驱动器的输出电平。

因此，本公开提出了一种新颖且改进的电子电路和电子设备，其能够避免由于在电子设备中的装置互连的接口中用于高速通信的驱动器的电压降低而对用于低速通信的驱动器的输出电平的影响。

问题的解决方案

根据本公开，提供了一种电子电路，包括：并联耦接的多个第一驱动器，每个第一驱动器包括串联耦接的晶体管，第一驱动器以预定的通信速度传输数据；以及第二驱动器，包括晶体管串联耦接的结构，并且以低于第一驱动器的通信速度的通信速度传输数据，其中，施加到第一驱动器的晶体管的本体的电势，使得同时并行操作的第一驱动器的数量足以使第一驱动器的输出阻抗满足预定标准，该电势使得第二驱动器的输出电平满足预定标准。

另外，根据本公开，提供了一种包括上述电子电路的电子设备。

本发明的效果

根据上述公开内容，提供了一种新颖且改进的电子电路和电子设备，其能够避免由于在电子设备中的装置互连的接口中用于高速通信的驱动器的电压降低而对用于低速通信的驱动器的输出电平的影响。

注意，上述效果不一定受到限制，说明书中描述的任何效果或从说明书中可以理解的其他效果可以与上述效果一起提供或代替上述效果。

附图说明

[图1]图1是示出HS驱动器的电路配置示例的说明图；

[图2]图2是示出根据本公开实施方式的包括接口的电子设备的配置示例的说明图；

[图3]图3是示出根据本公开实施方式的HS驱动器124的电路配置示例的说明图；

[图4]图4是以曲线图的形式示出施加到MOSFET本体的本体偏置电压和阈值电压Vth之间的示例关系的说明图；

[图5]图5是示出来自HS驱动器的漏电流的影响的说明图；

[图6]图6是示出本体偏置电压、HS驱动器的输出阻抗和LP驱动器的输出电平之间的关系的示例的说明图；

[图7]图7是以曲线图的形式示出本体偏置电压和LP驱动器的输出阻抗之间的示例关系的说明图；

[图8]图8是以曲线图的形式示出LP驱动器的输出电平的参考值和调整时的温度之间的关系的示例的说明图；

[图9]图9是示出绘制未调整本体偏置电压的情况和调整本体偏置电压的情况的模拟结果的曲线图的说明图。

具体实施方式

现在将参考附图详细描述本公开的优选实施方式。在整个说明书和附图中，具有基本相同功能配置的元件用相同的数字表示，以避免任何多余的描述。

注意，将按照以下顺序提供描述：

1.本公开的实施方式

1.1.概述

1.2.配置示例和操作示例

2.结论

<1.本公开的实施方式>

[1.1.概述]

在详细描述本公开的实施方式之前，下面将描述本公开的实施方式的概述。

如上所述，已经增强了电子设备的复杂性和多功能性。由于这种增强，诸如半导体芯片、传感器和显示装置的各种装置已经安装在电子设备上。在这些装置之间交换大量数据。随着电子设备的复杂性和多功能性的增强，数据量一直在增加。因此，通常使用能够以例如几Gbps的速率传输和接收数据的高速接口来交换数据。

例如，MIPI联盟已经为电子设备中互连装置的接口建立了标准。这些标准包括MIPI C-PHY和MIPI D-PHY。

符合这种标准的接口具有分别用于执行高速通信和低速通信的驱动器。用于高速通信的驱动器称为高速(HS)驱动器，以及用于低速通信的驱动器称为低功率(LP)驱动器。

符合诸如MIPI C-PHY和MIPI D-PHY的标准的HS驱动器的电压降低导致HS驱动器的MOSFET的栅极-源极电势降低，从而导致输出阻抗显著增加。图1是示出HS驱动器的电路配置示例的说明图。

HS驱动器的输出阻抗与MOSFET的栅极-源极电势Vgs成反比。MOSFET由耦接到栅极的缓冲器驱动，并且在操作期间栅极电势是电源电压。此外，电源电势由幅度电压决定。然而，设计者不能自由确定幅度，因为幅度是由标准规定的。

因此，HS驱动器电压的降低导致栅极-源极电势的降低，从而导致输出阻抗的增加。因此，HS驱动器的电压降低可能导致HS驱动器的输出阻抗不符合规格。

如下所述，HS驱动器经由输出端耦接到LP驱动器。HS驱动器的漏电流可能会影响LP驱动器的输出电平。因此，HS驱动器的电压的降低可能导致LP驱动器的输出电平不符合规格。

即使当HS驱动器的电压被降低，符合如上所述诸如MIPI C-PHY和MIPI D-PHY的标准时，满足HS驱动器的输出阻抗和LP驱动器的输出电平的规格也是重要的。

鉴于上述问题，披露方已经努力研究了符合用于电子设备中互连装置的接口的标准的技术。结果，如下所述，披露方已经构思了一种符合用于电子设备中互连装置的接口的标准的技术。

上面已经描述了本公开的实施方式的概述。现在将描述本公开的实施方式的细节。

[1.2.配置示例和操作示例]

图2是示出根据本公开实施方式的包括接口的电子设备的配置示例的说明图。现在将参考图2描述根据本公开实施方式的包括接口的电子设备的配置示例。

如图2所示，根据本公开实施方式的电子设备100包括控制电路110、驱动单元120、时钟控制电路130以及调节器140和150。驱动单元120包括串行器122、HS驱动器124和LP驱动器126。

控制电路110从电子设备100的组件接收数据，并向组件输出数据和控制信号。在该实施方式中，控制电路110耦接到信号线111和信号线112。信号线111用于从控制电路110高速传输数据。信号线112用于从控制电路110低速传输数据。在下面的描述中，高速传输数据的模式称为高速模式，低速传输数据的模式称为低速模式。

串行器122是将从控制电路110经由信号线111发送的并行信号转换成单个串行信号的电路。串行器122向HS驱动器124输出串行信号。

HS驱动器124是在高速模式下高速输出信号的电路。HS驱动器124由调节器140供电。此外，从调节器150向HS驱动器124的每个MOSFET的本体馈送本体偏置电压。并行设置多个HS驱动器124。一个HS驱动器124的单位也称为一个单元。

LP驱动器126是在低速模式下以低速输出信号的电路。LP驱动器126的输出端耦接到HS驱动器124的输出端。HS驱动器124和LP驱动器126都是根据预定标准输出符合数据通信的信号的驱动器，例如，MIPI C-PHY或MIPI D-PHY。

时钟控制电路130是在输出状态和停止状态之间切换的电路。在输出状态下，时钟控制电路130向驱动单元120输出输入的锁相环(PLL)时钟。在停止状态下，时钟控制电路130不向驱动单元120输出时钟。

调节器140是向HS驱动器124供电的电路。调节器150是将本体偏置电压馈送到HS驱动器124的MOSFET的本体的电路。

现在将描述将本体偏置电压从调节器150馈送到HS驱动器124的MOSFET的本体的效果。

图3是示出根据本公开实施方式的HS驱动器124的电路配置示例的说明图。如图3所示，HS驱动器124包括放大器161和162以及MOSFET T11和T12。MOSFET T11从调节器140接收电压VREG。

MOSFET T11和T12的每个本体从调节器150接收本体偏置电压VBias。从调节器150馈送的本体偏置电压VBias引起MOSFET T11和T12的阈值电压Vth的变化。

图4是以曲线图的形式示出施加到MOSFET本体的本体偏置电压和阈值电压Vth之间的示例关系的说明图。如图4所示，本体偏置电压的增加导致MOSFET的阈值电压Vth的降低。

可以用以下表达式表示MOSFET T11的输出阻抗Zout，其中，Vgs是栅极-源极电势。

[表达式1]

电源电压的降低导致MOSFET T11的栅极-源极电势Vgs的显著降低。栅极-源极电势Vgs的降低导致输出阻抗Zout的增加，如以上表达式所定义。因此，电源电压的降低导致输出阻抗Zout的增加，并且HS驱动器124不满足要求的规格。

现在，可以通过控制本体偏置电压的值来改变MOSFET的阈值电压Vth。因此，可以控制HS驱动器124的输出阻抗。即，可以通过降低阈值电压Vth来降低输出阻抗Zout。

相反，MOSFET的阈值电压Vth的降低导致MOSFET T11的漏电流增加。如上所述，HS驱动器124的输出端和LP驱动器126的输出端耦接。因此，来自HS驱动器124的漏电流流入LP驱动器126。来自HS驱动器124的漏电流导致LP驱动器126的低侧的输出电势电平增加。

图5是示出来自HS驱动器124的漏电流的影响的说明图。LP驱动器126包括MOSFETT21和T22。当MOSFET T21关断时，LP驱动器126的期望输出电势电平是0V。然而，来自HS驱动器124的漏电流导致LP驱动器126的输出电势电平超过期望的输出电势电平。换言之，来自HS驱动器124的大漏电流妨碍LP驱动器满足输出电势电平的规格。

即，HS驱动器的输出阻抗的调整和漏电流的增加是一种折衷关系。为此，需要将本体偏置电压VBias设置为最佳值。图6是示出本体偏置电压VBias与HS驱动器的输出阻抗和LP驱动器的输出电平的示例关系的说明图。需要设置本体偏置电压VBias，以使HS驱动器的输出阻抗和LP驱动器的输出电平都不超过规格限制。

然而，HS驱动器和LP驱动器的电阻以及MOSFET的特性随工艺而变化。即，在特定条件下的最佳本体偏置电压可能不一定是另一条件下的最佳值。

因此，在该实施方式中，调整本体偏置电压。该实施方式的特征在于，通过调整本体偏置电压，HS驱动器的输出阻抗和LP驱动器的输出电平都满足规格。

在该实施方式中，当HS驱动器124关断时，设置本体偏置电压VBias。此时，设置本体偏置电压VBias，使得根据来自HS驱动器124的漏电流而变化的LP驱动器126的输出电平变得低于或等于参考值。此时，本体偏置电压VBias被设置为使得在MOSFET T21关断时LP驱动器126的输出电平变得低于或等于参考值。

图7是以曲线图的形式示出本体偏置电压VBias和LP驱动器126的输出电平之间的示例关系的说明图。如图所示，本体偏置电压VBias和LP驱动器126的输出电平成正比关系。因此，在LP驱动器126的输出电平变得低于或等于参考值处确定离散的本体偏置电压VBias。在此处，参考值是即使在漏电流最大化(即输出电平的变化最大化)的PVT条件下也落在规格内的输出电平值。

参考值根据调整时的温度而变化。图8是以曲线图的形式示出LP驱动器126的输出电平的参考值和调整时的温度之间的示例关系的说明图。如图所示，LP驱动器126的输出电平的参考值和调整时的温度成正比关系。因此，如果确定了调整时的温度，则确定了LP驱动器126的输出电平的离散的参考值，从而也确定了低于或等于LP驱动器126的输出电平的参考值处的离散的本体偏置电压VBias。

在以这种方式确定低于或等于LP驱动器126的输出电平的参考值处的本体偏置电压VBias之后，选择并行设置的HS驱动器124的数量，使得由本体偏置电压VBias确定的HS驱动器124的输出阻抗变得低于或等于规格限制。

当通过调整本体偏置电压VBias来确定HS驱动器124的MOSFET的阈值电压时，确定每个单元的阻抗。当确定每个单元的阻抗时，可以确定期望的输出阻抗所需的并联数量。

以这种方式，以以下顺序执行调整：首先，对本体偏置电压VBias执行调整，然后执行调整的次数等于并行操作的单元的数量。因此，可以调节LP驱动器126的输出电平和HS驱动器124的输出阻抗，以使其满足规格。

现在将描述有调整和没有调整情况下的LP驱动器126的输出电平和HS驱动器124的输出阻抗的差异。图9是示出绘制未调整本体偏置电压VBias的情况和调整本体偏置电压VBias的情况的模拟结果的曲线图的说明图。图9示出了曲线图，其中，横轴表示LP驱动器126的输出电平的幅度，纵轴表示HS驱动器124的输出阻抗。

如图所示，当未调整本体偏置电压VBias时，不能使LP驱动器126的输出电平(幅度)和HS驱动器124的输出阻抗都落在规格范围内。相反，当未调整本体偏置电压VBias时，可以使LP驱动器126的输出电平(幅度)和HS驱动器124的输出阻抗都落在规格范围内。

<2.结论>

在本公开的上述实施方式中，通过调整本体偏置电压，可以提供满足HS驱动器的输出阻抗和LP驱动器的输出电平的规格的电子设备100。

通过以这种方式调整本体偏置电压，根据本公开实施方式的电子设备100能够在低电压操作期间满足HS驱动器的输出阻抗和LP驱动器的输出电平的规格。

已经参考附图详细描述了本公开的优选实施方式。注意，本公开的技术范围不限于实施方式。显然，本公开领域的普通技术人员将能够在权利要求陈述的技术思想的范围内构思各种变化或修改，这些变化或修改也被理解为落入本公开的技术范围内。

说明书中描述的效果仅仅是描述或示例，并不受限制。即，除了上述效果之外或者代替上述效果，根据本公开的技术还可以具有本领域普通技术人员通过本文的描述显而易见的其他效果。

注意，以下配置也属于本公开的技术范围。

(1)一种电子电路，包括：

并联耦接的多个第一驱动器，每个第一驱动器包括串联耦接的晶体管，每个第一驱动器以预定的通信速度传输数据；以及

第二驱动器，包括串联耦接的晶体管，并且以低于第一驱动器的通信速度的通信速度传输数据，

其中，施加到第一驱动器的晶体管的本体的电势，使得并行操作的第一驱动器的数量足以使第一驱动器的输出阻抗满足预定标准，电势使得第二驱动器的输出电平满足预定标准。

(2)根据(1)的电子电路，其中，当第二驱动器的仅低电势侧的晶体管导通时，施加电势。

(3)根据(1)或(2)的电子电路，其中，第一驱动器和第二驱动器传输符合MIPI C-PHY的数据通信的信号。

(4)根据(1)或(2)的电子电路，其中，第一驱动器和第二驱动器传输符合MIPI D-PHY的数据通信的信号。

(5)一种电子设备，包括根据(1)至(4)中任一项的电子电路。

符号说明

100 电子设备

110 控制电路

111 信号线

112 信号线

120 驱动单元

122 串行器

124 HS驱动器

126 LP驱动器

130 时钟控制电路

140 调节器

150 调节器

161 放大器

162 放大器。

Claims (5)

1.一种电子电路，包括：

并联耦接的多个第一驱动器，每个所述第一驱动器包括串联耦接的晶体管，每个所述第一驱动器以预定的通信速度传输数据；以及

第二驱动器，包括串联耦接的晶体管，并且以低于所述第一驱动器的通信速度的通信速度传输数据，

其中，通过施加到所述第一驱动器的晶体管的本体的电势，使得同时并行操作的所述第一驱动器的数量足以使所述第一驱动器的输出阻抗满足预定标准，所述电势使得所述第二驱动器的输出电平满足预定标准。

2.根据权利要求1所述的电子电路，其中，当所述第二驱动器的仅低电势侧的晶体管被导通时，施加所述电势。

3.根据权利要求1所述的电子电路，其中，所述第一驱动器和所述第二驱动器传输符合MIPI C-PHY的数据通信的信号。

4.根据权利要求1所述的电子电路，其中，所述第一驱动器和所述第二驱动器传输符合MIPID-PHY的数据通信的信号。

5.一种电子设备，包括根据权利要求1所述的电子电路。

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