JP2000312433A

JP2000312433A - スイッチング・デバイス

Info

Publication number: JP2000312433A
Application number: JP2000016686A
Authority: JP
Inventors: Kazuyoshi Ogasawara; 一賀小笠原
Original assignee: Yazaki Corp
Current assignee: Yazaki Corp
Priority date: 1999-02-26
Filing date: 2000-01-26
Publication date: 2000-11-07
Also published as: US6377428B1

Abstract

(57)【要約】【課題】簡素化したスイッチング・デバイスを提供す
る。【解決手段】負荷の駆動を指令する指令手段８１３,
Ｑ５１、駆動指令信号に応答して駆動信号を出力する駆
動手段１１１、電源１０１と負荷１０２とを結ぶ電源回
路中に挿入されて駆動信号により導通して電源回路を閉
じる第１のスイッチング手段ＱＡ、電源から電流の供給
を受けて基準電圧を発生する基準抵抗Ｒｒ１,２、電源
と基準抵抗Ｒｒ１,２とを結ぶ分流回路中に挿入されて
駆動信号により導通して分流回路を閉じる第２のスイッ
チング手段ＱＢ, ＱＣ、第１のスイッチング手段ＱＡの
出力電圧と基準電圧とを比較して異常を判定する異常判
定手段ＣＭＰ１, ２、異常の判定信号に応答して駆動手
段１１１に入力される駆動指令信号を停止指令信号に変
更してラッチする遮断ラッチ手段３０６, Ｑ５３、そし
て駆動手段１１１に入力される指令信号の状態により負
荷１０２の状態を監視する監視手段８１１を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチング・デ
バイスに係り、特に、異常を検出して電源から負荷への
電力供給を制御するスイッチング・デバイスに関する。

【０００２】

【従来の技術】スイッチング・デバイスは、例えば自動
車などにおいて電源から各負荷への電力供給を制御する
のに用いられており、従来のスイッチング・デバイス
は、電力の供給と遮断を切り換える半導体素子とその駆
動回路、短絡などの異常時の電流を検出するため、電源
と半導体素子の間に挿入されたシャント抵抗とシャント
抵抗前後の電圧を比較するコンパレータなどからなる異
常判定回路、異常判定回路からの判定信号をアナログ−
デジタル変換するためのＡ／Ｄ変換器、そして変換され
た判定信号に基づき駆動回路に指令して半導体素子のオ
ン／オフを制御するマイクロコンピュータ（以下マイコ
ンと略称する）などの制御手段などで構成されている。

【０００３】制御手段からの指令信号に応答して駆動回
路が駆動信号を出力することで半導体素子がオンされ、
電源から負荷への電源回路が閉じ、負荷へ電力が供給さ
れる。このとき、過電流などの異常が発生すると、シャ
ント抵抗の電圧降下に基づき異常判定回路で正常値を上
回る異常電流が発生したことを検知し、制御手段が駆動
信号の出力を停止し、半導体素子をオフ、すなわち非導
通状態にすることで、半導体素子や負荷を保護してい
る。

【０００４】

【発明が解決しようとする課題】しかし、従来のスイッ
チング・デバイスでは、マイコンなどの制御手段、シャ
ント抵抗を含む異常判定回路、Ａ／Ｄ変換器などが必要
であるため、装置が複雑化するという問題がある。

【０００５】本発明の課題は、簡素化されたスイッチン
グ・デバイスを提供することである。

【０００６】

【課題を解決するための手段】ここで、本発明の基本と
なるスイッチング・デバイスとして、指令信号に応答し
て駆動信号を出力する駆動回路、電源と負荷とを結ぶ電
源回路中に挿入されて駆動信号により導通して電源回路
を閉じる第１のスイッチング手段、電源から電流の供給
を受けて基準電圧を発生する基準抵抗、電源と基準抵抗
とを結ぶ分流回路中に挿入されて駆動信号により導通し
て分流回路を閉じる第２のスイッチング手段、第１のス
イッチング手段の出力電圧と基準電圧を比較して異常を
判定し、駆動回路に駆動信号の出力を停止させる異常判
定手段、第１のスイッチング手段の状態を監視して負荷
の状態によって第１のスイッチング手段が導通・非導通
を設定回数繰り返したときにラッチ指令信号を出力する
ＯＮ／ＯＦＦ計数回路、そしてラッチ指令信号に応答し
て第１のスイッチング手段を非導通状態にするとともに
この非導通状態をラッチする遮断ラッチ回路などから構
成されるものが考えられている。

【０００７】このようなスイッチング・デバイスでは、
例えば電源回路の短絡などの異常時に、正常時よりも大
きな電流が電源回路に流れると、第１のスイッチング手
段の出力電圧が基準電圧よりも低くなることで異常判定
手段が異常を示す判定信号を駆動回路に出力する。駆動
回路は、駆動信号の出力を停止し、第１のスイッチング
手段がオフ、すなわち非導通状態になり、電源から負荷
への電力の供給が停止される。電力の供給が停止され、
第１のスイッチング手段の出力電圧と第２のスイッチン
グ手段の出力電圧がほぼ同じになるまで降下すると、異
常判定手段は、正常を示す判定信号を出力し、駆動手段
が再び駆動信号を出力することで、第１のスイッチング
手段がオンし、負荷に電力が供給される。このような、
駆動信号の出力と停止を繰り返すことにより、第１のス
イッチング手段が導通・非導通を繰り返し、この繰返し
の回数をＯＮ／ＯＦＦ計数回路が計数し、所定の回数に
達すると遮断ラッチ回路により第１のスイッチング手段
がオフ状態にラッチされる。つまり、負荷への電力の供
給と異常時の電力供給の遮断などの制御を、マイコンな
どの制御手段、シャント抵抗を含む異常判定回路、Ａ／
Ｄ変換器などを用いずに、ハードウエア回路のみで行な
っている。さらに、スイッチング・デバイスを構成する
ハードウエア回路などのほとんどの構成要素を１つの半
導体チップに集積化することができる。すなわち、スイ
ッチング・デバイスを簡素化することができる。

【０００８】ところで、この本発明の基本となるスイッ
チング・デバイスでは、異常判定手段からの判定信号や
遮断ラッチ手段でのラッチの実施の情報は、半導体チッ
プ外部の、例えば各負荷のスイッチングを管理している
マイコンなどに出力するようになっており、半導体チッ
プには、これらの出力端子を含め複数端子が設けられて
いる。

【０００９】したがって、本発明のスイッチング・デバ
イスは、負荷の駆動を指令する指令手段と、指令手段か
らの駆動指令信号に応答して駆動信号を出力する駆動手
段と、電源と負荷とを結ぶ電源回路中に挿入されて駆動
信号により導通して電源回路を閉じる第１のスイッチン
グ手段と、電源から電流の供給を受けて基準電圧を発生
する基準抵抗と、電源と基準抵抗とを結ぶ分流回路中に
挿入されて駆動信号により導通して分流回路を閉じる第
２のスイッチング手段と、第１のスイッチング手段の出
力電圧と基準電圧とを比較して異常を判定する異常判定
手段と、異常判定手段の異常の判定信号に応答して駆動
手段に出力される駆動指令信号を停止指令信号に変更し
てラッチする遮断ラッチ手段と、駆動手段に入力される
指令信号の状態により負荷の状態を監視する監視手段と
を備える構成としている。

【００１０】このようにスイッチング・デバイスを構成
すれば、負荷での異常が発生すると、異常判定手段から
の信号により、遮断ラッチ回路が駆動指令信号を停止指
令信号に変更し、駆動手段を駆動信号の出力が停止した
状態にラッチする。さらに、駆動手段への指令信号が駆
動指令信号と停止指令信号のどちらかを監視手段で監視
し、監視手段は、指令手段が駆動を指令しているとき
に、駆動手段に入力される指令信号が停止指令信号に変
更されることで異常の発生と、第１のスイッチング手段
が、非導通状態にラッチされていることを検知すること
ができる。このため、異常判定やラッチの実施の情報出
力は、駆動手段に指令信号を与えるための端子で行なえ
るようになり、異常判定手段からの判定信号の出力や、
遮断ラッチ手段でのラッチ実施の情報出力端子が必要な
くなる。つまり、接続を増やし装置を複雑化させる半導
体チップの端子数を削減できる。すなわち、さらにスイ
ッチング・デバイスを簡素化できる。

【００１１】また、異常判定手段は、第１のスイッチン
グ手段の出力電圧が基準電圧よりも低いときに異常と判
定する第１の異常判定手段である。

【００１２】さらに、第１のスイッチング手段の出力電
圧が基準電圧よりも高いときに異常と判定する第２の異
常判定手段を備えていてもよい。

【００１３】

【発明の実施の形態】まず、本発明の実施の形態を説明
する前に、本発明の基本となる電流振動型遮断機能付き
スイッチング・デバイスの概略構成およびその動作の概
略について図１乃至図３を参照して説明する。図１は、
本発明を適用してなる電流振動型遮断機能付きスイッチ
ング・デバイスのブロック構成図である。図２は、スイ
ッチング・デバイスの要部回路構成図である。図３
（ａ）は、スイッチング・デバイスの作用を説明するた
めの負荷電流の波形図、（ｂ）は、ＦＥＴＱＡのドレイ
ン・ソース端子間の電圧の波形図である。

【００１４】電流振動型遮断機能付きスイッチング・デ
バイスは、図１に示すように、半導体チップ１１０上に
各種の回路素子を集積化した半導体集積回路（パワーＩ
Ｃ）として構成されており、電源端子Ｔ１が出力電圧Ｖ
Ｂ（例えば＋１２ボルト）の電源１０１に接続され、接
地端子Ｔ２が接地され、出力端子Ｔ３が負荷１０２に接
続されている。

【００１５】この半導体チップ１１０上には、感熱遮断
機能を有する半導体素子（パワーデバイス）として、ｎ
チャネル温度センサー内蔵ＦＥＴＱＡが集積化されてい
る。この温度センサー内蔵ＦＥＴＱＡは、ドレイン電極
がドレイン端子Ｄ、電源端子Ｔ１を介して電源１０１に
接続され、ソース電極がソース端子Ｓ、出力端子Ｔ３を
介して負荷１０２に接続され、ゲート電極がゲート端子
ＴＧ、抵抗ＲＧを介して駆動回路１１１に接続されてい
る。この温度センサー内蔵ＦＥＴＱＡは、電源１０１と
負荷１０２とを結ぶ電源回路中に挿入されてゲート端子
ＴＧに入力される駆動信号（オンパルス信号）に応答し
て導通（オン）して、電源回路を閉じる第１のスイッチ
ング手段として構成されている。そしてこの温度センサ
ー内蔵ＦＥＴＱＡと並列に基準デバイスとして、ｎチャ
ネルＦＥＴＱＢ、ＦＥＴＱＣが集積化されている。

【００１６】ＦＥＴＱＢはドレイン電極がドレイン端子
Ｄ、電源端子Ｔ１を介して電源１０１に接続され、ソー
ス電極が出力端子Ｔ４を介して第１の基準抵抗Ｒｒ１に
接続され、ゲート電極がゲート端子ＴＧを介して抵抗Ｒ
Ｇに接続されている。ＦＥＴＱＣは、ドレイン電極がド
レイン端子Ｄ、電源端子Ｔ１を介して電源１０１に接続
され、ソース電極が出力端子Ｔ５を介して第２の基準抵
抗Ｒｒ２に接続され、ゲート電極がゲート端子ＴＧを介
して抵抗ＲＧに接続されている。ＦＥＴＱＢは、ゲート
端子ＴＧに入力される駆動信号（オンパルス信号）によ
り導通して、電源端子Ｔ１と第１の基準抵抗Ｒｒ１とを
結ぶ分流回路を閉じる第２のスイッチング手段として構
成されている。ＦＥＴＱＣは、ゲート端子ＴＧに入力さ
れる駆動信号（オンパルス信号）により導通して、電源
端子Ｔ１と第２の基準抵抗Ｒｒ２とを結ぶ分流回路を閉
じる第３のスイッチング手段として構成されている。

【００１７】ＦＥＴＱＡ、ＱＢ、ＱＣとしては、例え
ば、ＤＭＯＳ構造、ＶＭＯＳ構造あるいはＵＭＯＳ構造
のパワーＭＯＳＦＥＴやこれらと類似な構造のＭＯＳＦ
ＥＴを用いることができるとともに、ＥＳＴ、ＭＣＴな
どのＭＯＳ複合型デバイスやＩＧＢＴなど他の絶縁ゲー
ト型パワーデバイスを用いることができる。また、常に
ゲートを逆バイアスで使うものであれば、接合型ＦＥ
Ｔ、接合型ＳＩＴやＳＩサイリスタなどを使用すること
もできる。さらに、パワーＩＣに用いるＦＥＴＱＡ、Ｑ
Ｂ、ＱＣとしては、ｎチャネル型でもｐチャネル型でも
用いることができる。

【００１８】また、温度センサー内蔵ＦＥＴＱＡ、Ｑ
Ｂ、ＱＣは、例えば、複数個のユニットセル（単位セ
ル）が並列接続されたマルチ・チャネル構造のパワーデ
バイスを用いて構成されており、各ＦＥＴが隣接して配
置されている。そしてＦＥＴＱＢ、ＱＣの電流容量はＦ
ＥＴＱＡの電流容量よりも小さく設定されている。この
設定は、ＦＥＴＱＢ、ＱＣを構成する並列接続のユニッ
トセル数で調整されている。例えば、ＦＥＴＱＢのユニ
ットセル数１に対して、ＦＥＴＱＡのユニットセル数が
１０００となるように構成されており、ＦＥＴＱＢとＦ
ＥＴＱＡのチャネル幅Ｗの比は、例えば１：１０００と
なっている。

【００１９】さらに、ＦＥＴＱＡのソース端子Ｓはコン
パレータＣＭＰ１とコンパレータＣＭＰ２のプラス入力
端子にそれぞれ接続されており、ＦＥＴＱＢのソース電
極はコンパレータＣＭＰ１のマイナス入力端子に接続さ
れ、ＦＥＴＱＣのソース電極はコンパレータＣＭＰ２の
マイナス入力端子に接続されている。コンパレータＣＭ
Ｐ１の出力端子は駆動回路１１１に接続され、コンパレ
ータＣＭＰ２の出力端子は半導体チップ１１０の出力端
子Ｔ６を介して、過小電流検出、ランプ断線検出、オー
プン検出を行なう異常検出部５０１に接続されている。
なお、ＦＥＴＱＡのソース端子Ｓはツェナーダイオード
ＺＤ１を介して駆動回路１１１に接続されており、この
ツェナーダイオードＺＤ１は、ＦＥＴＱＡ、ＦＥＴＱ
Ｂ、ＦＥＴＱＣのゲート端子ＴＧ・ソース端子Ｓ間を１
２ボルトに保ち、ゲート端子ＴＧに過電圧が印加された
ときに、この過電圧をバイパスするように構成されてい
る。

【００２０】一方、半導体チップ１１０上の他の領域に
は、電源Ｅｎａｂｌｅ部３０２、マスキング回路３０
３、ＯＮ／ＯＦＦ計数回路３０４、チャージポンプ回路
３０５、遮断ラッチ回路３０６（特開平６−２４４４１
４号公報参照）が集積化されており、電源Ｅｎａｂｌｅ
部３０２が端子Ｔ７に接続され、マスキング回路３０３
が端子Ｔ８を介してコンデンサＣ１１に接続され、ＯＮ
／ＯＦＦ計数回路３０４が端子Ｔ９を介してコンデンサ
Ｃ１２に接続され、駆動回路１１１が入力端子Ｔ１０を
介してスイッチＳＷ１と抵抗Ｒ１１に接続され、遮断ラ
ッチ回路３０６が出力端子Ｔ１１を介してダイアグ出力
部（診断結果出力部）５０２に接続されている。

【００２１】なお、マスキング回路３０３は、ＦＥＴＱ
Ａがオンされ負荷に電流が流れ始めたときに生ずる突入
電流をなくす、すなわちマスキングするためのものであ
り、突入電流が問題とならない場合には、マスキング回
路３０３とこれに付随する端子Ｔ８やコンデンサＣ１１
は備えていなくてもよい。また、ダイアグ出力部（診断
結果出力部）５０２とこれに付随する端子Ｔ１１は、診
断結果出力の必要がなければ備えていなくてもよい。

【００２２】駆動回路１１１は、図２に示すように、ソ
ーストランジスタＱ５とシンクトランジスタＱ６を備え
ているとともに、各トランジスタをオンオフ制御する駆
動素子とインバータなどを備えており、各トランジスタ
Ｑ５、Ｑ６が互いに直列接続されている。そしてソース
トランジスタＱ５のコレクタが電位ＶＰの端子に接続さ
れ、エミッタが抵抗ＲＧを介してゲート端子ＴＧに接続
されている。シンクトランジスタＱ６はコレクタが抵抗
ＲＧを介してゲート端子ＴＧに接続され、エミッタが接
地電位（ＧＮＤ）に接続されている。電位ＶＰの端子
は、チャージポンプ回路３０５に接続されており、この
端子の電位ＶＰは、チャージポンプ回路３０５の出力に
よって、電源１０１よりも高い電圧、例えば、電源１０
１の電圧を１２Ｖとしたとき、１２Ｖ＋１０Ｖに設定さ
れている。

【００２３】駆動回路１１１は、スイッチＳＷ１が投入
されて入力端子Ｔ１０がスイッチＳＷ１を介して接地さ
れたときに、入力端子Ｔ１０からの指令信号に応答して
ソーストランジスタＱ５がオンになり、出力端子（トラ
ンジスタＱ５とトランジスタＱ６との接続点）にハイレ
ベルの駆動信号（オンパルス信号）を出力する駆動手段
として構成されている。一方、スイッチＳＷ１が開かれ
たときには、入力端子Ｔ１０に抵抗Ｒ１１を介して電源
１０１の電圧が印加されるので、シンクトランジスタＱ
６がオンになって出力端子（トランジスタＱ５とトラン
ジスタＱ６との接続点）のレベルをローレベルに遷移さ
せるようになっている。なお、駆動回路１１１として
は、バイポーラトランジスタの代わりに、ＣＭＯＳＦＥ
Ｔを用いて構成することも可能である。

【００２４】上記構成による駆動回路１１１からの駆動
信号（オンパルス信号）がゲート端子ＴＧに入力される
と各ＦＥＴＱＡ、ＱＢ、ＱＣは導通し、図３に示すよう
に、各ＦＥＴのドレイン・ソース電極間の電圧７０１
は、２Ｖ以下に低下する。このとき負荷１０２が正常状
態の場合、駆動回路１１１から駆動信号が出力されてい
る間は各ＦＥＴのドレイン・ソース電極間は２Ｖ以下に
維持され、ＦＥＴＱＡのドレイン電流７０５が一定にな
る。

【００２５】ここで、負荷１０２などが短絡すると、負
荷１０２などに大電流が流れ、負荷１０２やＦＥＴＱＡ
が損傷する恐れがある。そこで、ＦＥＴＱＡ、ＱＢのソ
ース電圧をコンパレータＣＭＰ１で監視し、両者の電圧
が閾値を超えたときには駆動回路１１１に駆動信号の出
力を強制的に停止させる構成が採用されている。

【００２６】すなわち、コンパレータＣＭＰ１のプラス
入力端子には、ＦＥＴＱＡのソース電圧が入力されてお
り、マイナス入力端子にはＦＥＴＱＢのソース電圧が入
力されている。そしてコンパレータＣＭＰ１は、プラス
入力端子およびマイナス入力端子に入力された電圧を比
較し、ＦＥＴＱＡのソース電圧がＦＥＴＱＢのソース電
圧よりも高いかほぼ等しいときには“Ｈ”レベルの出力
信号を出力し、ＦＥＴＱＡのソース電圧がＦＥＴＱＢの
ソース電圧よりも低くなったとき、例えば、負荷１０２
に通常よりも大きな電流が流れ、第１の基準抵抗Ｒｒ１
によるＦＥＴＱＢのソース電圧、すなわち閾値電圧より
も、ＦＥＴＱＡのソース電圧の方が低くなると、ＦＥＴ
ＱＡに異常電流が流れたとして“Ｌ”レベルの信号を駆
動回路１１１に出力するようになっている。駆動回路１
１１はコンパレータＣＭＰ１から“Ｈ”レベルの信号が
入力されているときには駆動信号の出力が可能になって
いるが、“Ｌ”レベルの信号が入力されたときには駆動
信号の出力が強制的に停止されるようになっている。こ
のように、コンパレータＣＭＰ１は、駆動回路１１１に
駆動信号の出力を強制的に停止させるための異常判定手
段として構成されている。なお、閾値電圧は、負荷の抵
抗をＬ、検出したい異常により負荷を流れる電流値を通
常時の電流値のα倍、ＦＥＴＱＢとＦＥＴＱＡの個数
比、すなわちチャネル幅Ｗの比１：Ｎとすると、基準抵
抗Ｒｒ１の抵抗値をＮ・Ｌ／αに設定することで決ま
る。

【００２７】コンパレータＣＭＰ２も同様に、プラス入
力端子には、ＦＥＴＱＡのソース電圧が、マイナス入力
端子には、ＦＥＴＱＣのソース電圧が入力されている。
そして、プラス入力端子およびマイナス入力端子に入力
された電圧を比較し、ＦＥＴＱＡのソース電圧がＦＥＴ
ＱＣのソース電圧よりも低いかほぼ等しいときには
“Ｌ”レベルの出力信号を出力し、ＦＥＴＱＡのソース
電圧がＦＥＴＱＣのソース電圧よりも高いとき、例え
ば、負荷１０２が複数の電球であり、電球の１つが断線
することにより通常よりも小さな電流が流れ、第２の基
準抵抗Ｒｒ２のＦＥＴＱＣのソース電圧、すなわち閾値
電圧よりも、ＦＥＴＱＡのソース電圧の方が高くなる
と、ＦＥＴＱＡに異常電流が流れたとして“Ｈ”レベル
の信号を異常検出部５０１に出力するようになってい
る。このようにコンパレータＣＭＰ２は、異常の検出を
異常検出部５０１に出力する異常判定手段として構成さ
れている。なお、閾値電圧は、負荷の抵抗をＬ、検出し
たい異常により負荷を流れる電流値を通常時の電流値の
１／β倍、ＦＥＴＱＢとＦＥＴＱＡの個数比、すなわち
チャネル幅Ｗの比１：Ｎとすると、基準抵抗Ｒｒ２の抵
抗値をβ・Ｎ・Ｌに設定することで決まる。

【００２８】一方、ＦＥＴＱＡがオン状態からオフ状態
に遷移すると、トランジスタＱ６がオンになることによ
ってダイオードＤ１が導通する。この結果、抵抗Ｒ１、
ダイオードＤ１の経路で電流が流れ、コンパレータＣＭ
Ｐ１のプラス入力端子の電位は駆動回路１１１がオン制
御しているときよりも低下する。したがって、オフ状態
に遷移した直後より小さい特定のドレイン・ソース間電
圧の差が生じるまで、すなわちＦＥＴＱＡのソース電圧
がＦＥＴＱＢのソース電圧とほぼ同じになるまで、ＦＥ
ＴＱＡはオフ状態に維持される。

【００２９】ところが、配線の短絡などでＦＥＴＱＡが
オフ状態になった場合でも、ドレイン電流が増加し、Ｆ
ＥＴＱＡは、ピンチオフ領域を経由して、例えば、３極
管特性領域での動作状態を経てオフ状態へ遷移する。こ
の結果、一定時間経過後には、コンパレータＣＭＰ１の
プラス入力端子の電位が高くなり、コンパレータＣＭＰ
１の出力レベルは“Ｌ”レベルから“Ｈ”レベルに変化
し、ＦＥＴＱＡは再びオン状態に遷移する。図３に示す
ように、このような負荷１０２の短絡などの異常時のＦ
ＥＴＱＡのドレイン・ソース間電圧７０３の周期的な遷
移は、スイッチＳＷ１が閉じている間は継続され、これ
により、ＦＥＴＱＡのドレイン電流７０７が周期的に変
動する。ＦＥＴＱＡのドレイン・ソース間電圧７０３の
遷移の周期は配線のインダクタンスや配線抵抗、ＦＥＴ
ＱＡのコンデンサ容量などに基づく時定数によって決定
される。

【００３０】そこで、ＦＥＴＱＡがオンオフする回数を
計数し、この計数値が設定値に達したときにはＦＥＴＱ
Ａを強制的に遮断し、この遮断状態を保持することとし
ている。

【００３１】具体的には、ＦＥＴＱＡのオンオフ状態を
計数するための回路としてＯＮ／ＯＦＦ計数回路３０４
と遮断ラッチ回路３０６が設けられている。

【００３２】ＯＮ／ＯＦＦ計数回路３０４は、図２に示
すように、バイポーラトランジスタＱ４１、Ｑ４２、Ｑ
４３、ｎチャネルＦＥＴＱ４４、ダイオードＤ４１、Ｄ
４２、Ｄ４３、ツェナーダイオードＺＤ４１、抵抗Ｒ４
１〜Ｒ４６を備えて構成されている。

【００３３】ツェナーダイオードＺＤ４１のカソード側
はＦＥＴＱＡのソース端子Ｓに接続されており、ソース
端子Ｓの電圧が正常状態にあるときにはトランジスタＱ
４３のベースには順バイアス電圧が印加され、トランジ
スタＱ４３はオン状態にある。このためトランジスタＱ
４２もオン状態にある。一方、トランジスタＱ４１はベ
ースが抵抗Ｒ４１、ダイオードＤ４２を介して駆動回路
１１１の出力端子に接続されているため、トランジスタ
Ｑ５がオンのとき、すなわち、ＦＥＴＱＡがオンのとき
には、トランジスタＱ４１はオフの状態にある。

【００３４】一方、トランジスタＱ６がオンになったと
き、すなわちＦＥＴＱＡがオフになったときにはダイオ
ードＤ４２がトランジスタＱ６を介して接地されるた
め、トランジスタＱ４１がオンになる。トランジスタＱ
４１がオンになると電源１０１からの電流がトランジス
タＱ４１、Ｑ４２、抵抗Ｒ４４を介してコンデンサＣ１
２に流れ、コンデンサＣ１２が充電される。

【００３５】次に、トランジスタＱ５がオフからオンに
遷移するとトランジスタＱ４１がオフとなり、コンデン
サＣ１２に充電された電荷は抵抗Ｒ４６を介して放電す
る。このあと再びトランジスタＱ６がオンとなってトラ
ンジスタＱ４１がオンになると、コンデンサＣ１２がさ
らに充電される。

【００３６】このようなオンオフ動作を繰り返す過程
で、コンデンサＣ１２に充電された電荷によってＦＥＴ
Ｑ４４のゲート電圧がしきい値を超えると、ＦＥＴＱ４
４がオンになり、ダイオードＤ４２が導通する。これに
より、温度センサ１２１の両端がダイオードＤ４３を介
して短絡され、遮断ラッチ回路３０６にラッチ指令信号
が出力されることになる。すなわち、ＯＮ／ＯＦＦ計数
回路３０４はラッチ指令手段として構成されている。な
お、ＯＮ／ＯＦＦ回数が設定値に達するまでの時間は、
抵抗Ｒ４６とコンデンサＣ１２による時定数によって調
整することができる。

【００３７】遮断ラッチ回路３０６は、ｎチャネルＦＥ
ＴＱＳ、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４、温度センサ
１２１、抵抗Ｒ３１〜Ｒ３５を備えて構成されており、
ＦＥＴＱＳのドレイン電極がＦＥＴＱＡのゲート端子Ｔ
Ｇに接続され、ソース電極がＦＥＴＱＡのソース端子Ｓ
に接続されている。温度センサ１２１は、４個のダイオ
ードが直列接続されて構成されており、半導体チップ１
１０の温度が設定温度を超えたときには、両端の電圧が
設定電圧よりも低くなるように構成されている。すなわ
ち、温度センサ１２１の両端の電圧は、正常時には、Ｆ
ＥＴＱ１１のソース・ゲート電極間のしきい値よりも高
く設定されており、ＦＥＴＱ１１は常時オン状態に維持
されている。そして、ＦＥＴＱ１１がオンのときには、
ＦＥＴＱ１４はオフに、ＦＥＴＱ１３がオンに、ＦＥＴ
Ｑ１２、ＦＥＴＱＳがオフ状態に維持されている。

【００３８】一方、ＦＥＴＱ４４がオンになって温度セ
ンサ１２１の両端がダイオードＤ４３を介して短絡され
たり、あるいは半導体チップ１１０の温度が設定温度を
超えて温度センサ１２１の両端の電圧が設定電圧以下に
低下したりすると、ＦＥＴＱ１１がオンからオフになっ
て、ＦＥＴＱ１４がオンになる。ＦＥＴＱ１４がオンに
なると、ＦＥＴＱ１３がオンになるとともにＦＥＴＱＳ
がオンになり、ＦＥＴＱＡのソース・ゲート電極間がＦ
ＥＴＱＳによって短絡され、ＦＥＴＱＡが遮断状態にな
る。この短絡状態はラッチ回路を構成するＦＥＴＱ１
２、Ｑ１３によってラッチされる。すなわち、遮断ラッ
チ回路３０６は、ＯＮ／ＯＦＦ計数回路３０４のＯＮ／
ＯＦＦ回数が設定値に達したとき、あるいは温度センサ
１２１によて半導体チップ１１０の温度が前述のように
周期的に変動する電流７０７（電流振動）による加熱に
より設定温度を超えたときに、ＦＥＴＱＡを非導通状態
にするとともに、この非導通状態をラッチする遮断ラッ
チ手段として構成されている。

【００３９】このように、半導体チップ１１０を用いた
スイッチング・デバイスでは、ハードウエア回路で、過
電流や過小電流などの異常電流を検出し、その異常の状
態に応じてＦＥＴＱＡを非導通状態にラッチしたり、ま
た異常の発生を示す信号を外部、例えば、負荷全体のス
イッチングを管理する制御手段などに出力することがで
きる。つまり、従来のように、マイコンなどの制御手
段、シャント抵抗を含む異常判定回路、Ａ／Ｄ変換器な
どが不用となり、負荷への電力の供給と異常時の電力供
給の遮断などの制御がハードウエア回路のみで行なえ、
さらにスイッチング・デバイスを構成するハードウエア
回路などのほとんどの構成要素を１つの半導体チップに
集積化することができる。すなわち、スイッチング・デ
バイスを簡素化できる。

【００４０】次に、本発明を適用してなるスイッチング
・デバイスの一実施形態と本発明の特徴部について図４
及び図５を参照して説明する。図４は、本実施形態のス
イッチング・デバイスのブロック構成図である。図５
は、各ポート電圧、ＦＥＴ負荷出力状態、電源の状態を
示す図である。本実施形態のスイッチング・デバイス
は、構成及び動作において基本的に前述の図１のスイッ
チング・デバイスと同じであるが、図４に示すように、
ＳＷ１の代わりにトランジスタＱ５１を備え、べースが
マイコンなどからなる制御部８１１のコントロールポー
ト８１３に、エミッタが抵抗Ｒ１１に、そしてコレクタ
が指令信号を入力する端子Ｔ１０と制御部８１１の監視
ポート８１５に接続されている。さらに、本実施形態の
駆動回路１１１は、前述の本発明の基本となるスイッチ
ング・デバイスとは異なり、ハイレベルの指令信号が入
力されることにより駆動信号を出力する構成となってい
る。また、本実施形態の半導体チップ８１０は、基本的
に前述の図１の半導体チップ１１０と同じであるが、電
源Ｅｎａｂｌｅ３０２、コンパレータＣＭＰ１、コンパ
レータＣＭＰ２の出力が直接遮断ラッチ回路３０６に作
用するように構成されている。さらに、半導体チップ８
１０には、トランジスタＱ５３が集積化されており、ベ
ースが遮断ラッチ回路３０６からのラッチ信号端子に、
コレクタが端子Ｔ１０に、そしてエミッタが接地電位に
接続されている。すなわち、制御部８１１とトランジス
タＱ５１が負荷の駆動を指令する指令手段として機能
し、さらに、制御部８１１は、指令信号の状態により負
荷の状態を監視する監視手段としても機能している。ま
た、トランジスタＱ５３は、遮断ラッチ回路と共に、遮
断ラッチ手段を構成している。なお、トランジスタＱ５
１とＱ５３は、バイポーラトランジスタの代わりに、Ｃ
ＭＯＳＦＥＴを用いることも可能である。

【００４１】本実施形態のスイッチング・デバイスで
は、図５に示すように、制御部８１１が負荷の駆動を指
令するため、コントロールポート８１３をローレベルに
すると、トランジスタＱ５１が導通する。トランジスタ
Ｑ５１が導通することによって、ハイレベルの駆動指令
信号が駆動回路１１１に入力され、駆動回路１１１から
ハイレベルの駆動信号がＦＥＴＱＡに出力される。駆動
信号によりＦＥＴＱＡは、導通状態、すなわちＦＥＴＱ
Ａの負荷出力がオンになる。ここで、異常が発生する
と、過電流の場合にはコンパレータＣＭＰ１が “Ｌ”
レベルの判定信号を、過小電流の場合にはコンパレータ
ＣＭＰ２が“Ｈ”レベルの判定信号を遮断ラッチ回路３
０６に出力する。これらの判定信号により、遮断ラッチ
回路３０６は、トランジスタＱ５３のベースにハイレベ
ルのラッチ信号を出力してトランジスタＱ５３を導通さ
せ、駆動回路１１１に入力されているハイレベルの駆動
指令信号を接地電位に遷移させてローレベルの停止指令
信号に変更して駆動回路１１１の出力を停止し、ＦＥＴ
ＱＡを非導通状態にラッチする。一方、制御部８１１
は、監視ポート８１５で端子Ｔ１０の電圧、すなわち指
令信号を監視しており、コントロールポート８１３より
負荷の駆動を指令しているときに、端子Ｔ１０の電圧が
ローレベル、すなわち停止指令信号に遷移したことで異
常が発生し、ＦＥＴＱＡが非導通状態になったことを検
知する。異常発生から所定時間経過後、制御部８１１
は、コントロールポート８１３の電圧をローレベルに
し、負荷の駆動指令を解除する。遮断ラッチ回路３０６
のリセット、すなわちラッチ状態の解除は、電源がオフ
されるか、または端子Ｔ７からスタンバイ信号が入力さ
れ電源Ｅｎａｂｌｅ３０２がスタンバイモードになるこ
とで行なわれる。

【００４２】このように、本実施形態のスイッチング・
デバイスでは、制御部８１１が、端子Ｔ１０の指令信号
の状態を監視して、ＦＥＴＱＡが非導通状態になったこ
とを検知するため、図１の半導体チップ１１０の過小電
流検出などのための異常検出部５０１を接続する端子Ｔ
６やダイアグ出力部５０２を接続する端子Ｔ１１をなく
すことができる。つまり、接続を増やし装置を複雑化さ
せる半導体チップの端子数を削減することができるの
で、スイッチング・デバイスを簡素化することができ
る。また、半導体チップのコストは、端子数に比例する
ため、端子数が減ることにより、半導体チップ、すなわ
ちスイッチング・デバイスのコストを低減することもで
きる。

【００４３】また、本実施形態では、コントロールポー
ト８１３と監視ポート８１５を同じ各負荷のスイッチン
グを制御している制御部８１１に設けたが、各々別個の
回路や制御部８１１以外の制御手段などに設けてもよ
い。

【００４４】また、本実施形態では、コンパレータＣＭ
Ｐ１とコンパレータＣＭＰ２の両方を備えているが、ス
イッチング・デバイスの用途に応じコンパレータＣＭＰ
２を備えていなくてもよい。

【００４５】また、本実施形態は、直流回路であるが、
本発明のスイッチング・デバイスは、交流回路にも適用
することができる。

【００４６】

【発明の効果】本発明によれば、スイッチング・デバイ
スを簡素化することができる。

【図面の簡単な説明】

【図１】本発明の基本となる電流振動型遮断機能付きス
イッチング・デバイスの一実施形態のブロック構成図で
ある。

【図２】図１に示すスイッチング・デバイスの要部回路
構成図である。

【図３】（ａ）は、図１に示すスイッチング・デバイス
の作用を説明するための負荷電流の波形図、（ｂ）は、
ＦＥＴＱＡのドレイン・ソース端子間の電圧の波形図で
ある。

【図４】本発明を適用してなるスイッチング・デバイス
の一実施形態のブロック構成図である。

【図５】各ポート電圧、ＦＥＴ負荷出力状態、電源の状
態を示す図である。

【符号の説明】

１０１電源１０２負荷１１０, ８１０半導体チップ１１１駆動回路３０６遮断ラッチ回路８１１制御部ＱＡ,ＱＢ,ＱＣＦＥＴＱ５１, Ｑ５３トランジスタＲｒ１, Ｒｒ２基準抵抗ＣＭＰ１, ＣＭＰ２コンパレータ

Claims

【特許請求の範囲】

【請求項１】負荷の駆動を指令する指令手段と、前記
指令手段からの駆動指令信号に応答して駆動信号を出力
する駆動手段と、電源と負荷とを結ぶ電源回路中に挿入
されて前記駆動信号により導通して前記電源回路を閉じ
る第１のスイッチング手段と、前記電源から電流の供給
を受けて基準電圧を発生する基準抵抗と、前記電源と前
記基準抵抗とを結ぶ分流回路中に挿入されて前記駆動信
号により導通して前記分流回路を閉じる第２のスイッチ
ング手段と、前記第１のスイッチング手段の出力電圧と
前記基準電圧とを比較して異常を判定する異常判定手段
と、前記異常判定手段の異常の判定信号に応答して前記
駆動手段に出力される前記駆動指令信号を停止指令信号
に変更してラッチする遮断ラッチ手段と、前記駆動手段
に入力される指令信号の状態により負荷の状態を監視す
る監視手段とを備えるスイッチング・デバイス。