JP2000242342A

JP2000242342A - スイッチング・デバイス

Info

Publication number: JP2000242342A
Application number: JP11042321A
Authority: JP
Inventors: Masayuki Nakayama; 雅之中山
Original assignee: Yazaki Corp
Current assignee: Yazaki Corp
Priority date: 1999-02-19
Filing date: 1999-02-19
Publication date: 2000-09-08

Abstract

(57)【要約】【課題】マイコンなしに負荷駆動開始時の突入電流を
なくすことができるスイッチング・デバイスを提供す
る。【解決手段】指令信号ＳＷ１に応答して駆動信号を出
力する駆動手段１１１と、指令信号ＳＷ１に応答して駆
動信号の電圧を昇圧する昇圧手段３０２, ３０５と、電
源１０１と負荷１０２とを結ぶ電源回路中に挿入されて
駆動信号により導通して電源回路を閉じる第１の半導体
スイッチＱＡを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチング・デ
バイスに係り、特に、電源から負荷への電力供給を制御
するスイッチング・デバイスに関する。

【０００２】

【従来の技術】スイッチング・デバイスは、自動車など
において電源から各負荷への電力供給を制御するもので
あり、電力の供給と遮断を切り換える半導体スイッチ、
半導体スイッチのオン／オフを制御する制御部などで構
成されている。このようなスイッチング・デバイスで
は、半導体スイッチがオンになり電流が流れ始めると、
負荷を駆動させるために必要な通常の電流よりも大きな
突入電流がパルス的に発生する場合がある。この突入電
流は、ノイズを発生させ、また負荷の寿命を短くするな
ど、負荷などの故障の原因となっている。

【０００３】このような、突入電流をなくすため、従来
のスイッチング・デバイスでは、制御部にマイコンを用
い、駆動開始初期の駆動信号波形をパルス幅変調するこ
とで突入電流が発生しないようにしている。

【０００４】

【発明が解決しようとする課題】しかし、従来のスイッ
チング回路では、突入電流をなくすためにマイコンが必
要になるという問題がある。

【０００５】本発明の課題は、マイコンなしに負荷駆動
開始時の突入電流をなくすことができるスイッチング・
デバイスを提供することである。

【０００６】

【課題を解決するための手段】本発明のスイッチング・
デバイスは、上記課題を、指令信号に応答して駆動信号
を出力する駆動手段と、前記指令信号に応答して前記駆
動信号を昇圧する昇圧手段と、電源と負荷とを結ぶ電源
回路中に挿入されて前記駆動信号により導通して前記電
源回路を閉じる第１の半導体スイッチを備えることによ
り解決する。

【０００７】このようなスイッチング・デバイスとすれ
ば、指令信号に応答して、駆動手段が駆動信号を発生
し、この駆動信号により、半導体スイッチは、オンにな
り電源から負荷へ電流が流れる。このとき、駆動信号
は、指令信号を受けた昇圧手段により電源電圧よりも高
い所定の電圧に達するまで漸次昇圧され、半導体スイッ
チの特性により、ゲート・ソース間電圧が大きい領域で
は、電源から負荷に流れる電流は、駆動信号の昇圧にほ
ぼ比例して大きくなる。つまり、負荷に流れる電流が漸
増するため、突入電流が発生しない。すなわち、マイコ
ンなしに負荷駆動開始時の突入電流をなくすことができ
る。

【０００８】また、電源から電流の供給を受けて基準電
圧を発生する基準抵抗と、電源と基準抵抗とを結ぶ分流
回路中に挿入されて駆動信号により導通して分流回路を
閉じる第２の半導体スイッチと、第１の半導体スイッチ
の出力電圧と基準電圧とを比較して駆動手段に駆動信号
の出力を停止させる駆動停止手段と、第１の半導体スイ
ッチの状態を監視して負荷の状態によって第１の半導体
スイッチが導通・非導通を設定回数繰り返したときにラ
ッチ指令信号を出力するラッチ指令手段と、前記ラッチ
指令信号に応答して第１の半導体スイッチを非導通状態
にするとともにこの非導通状態をラッチする遮断ラッチ
手段とを備えれば、短絡などの異常により通常よりも大
きな電流が流れると、これを検知して第１の半導体スイ
ッチを遮断し電源から負荷への電力供給を遮断できるの
で好ましい。

【０００９】ここで、駆動停止手段は、第１のスイッチ
ング手段の出力電圧が基準電圧よりも低いときに駆動手
段に駆動信号の出力を停止させる。

【００１０】さらに、第１のスイッチング手段の出力電
圧が基準電圧よりも高いときに異常と判定する異常判定
手段を備えていてもよい。

【００１１】

【発明の実施の形態】まず、本発明の実施の形態を説明
する前に、本発明を適用した電流振動型遮断機能付きス
イッチング・デバイスの基本構成およびその基本的な動
作について図１乃至図３を参照して説明する。図１は、
本発明を適用してなる電流振動型遮断機能付きスイッチ
ング・デバイスのブロック構成図である。図２は、スイ
ッチング・デバイスの要部回路構成図である。図３
（ａ）は、スイッチング・デバイスの作用を説明するた
めの負荷電流の波形図、（ｂ）は、ＦＥＴＱＡのドレイ
ン・ソース端子間の電圧の波形図である。

【００１２】電流振動型遮断機能付きスイッチング・デ
バイスは、図１に示すように、半導体チップ１１０上に
各種の回路素子を集積化した半導体集積回路（パワーＩ
Ｃ）として構成されており、電源端子Ｔ１が出力電圧Ｖ
Ｂ（例えば＋１２ボルト）の電源１０１に接続され、接
地端子Ｔ２が接地され、出力端子Ｔ３が負荷１０２に接
続されている。

【００１３】この半導体チップ１１０上には、感熱遮断
機能を有する半導体素子（パワーデバイス）として、ｎ
チャネルサーマルＦＥＴＱＡが集積化されている。この
サーマルＦＥＴＱＡは、ドレイン電極がドレイン端子
Ｄ、電源端子Ｔ１を介して電源１０１に接続され、ソー
ス電極がソース端子Ｓ、出力端子Ｔ３を介して負荷１０
２に接続され、ゲート電極がゲート端子ＴＧ、抵抗ＲＧ
を介して駆動回路１１１に接続されている。このサーマ
ルＦＥＴＱＡは、電源１０１と負荷１０２とを結ぶ電源
回路中に挿入されてゲート端子ＴＧに入力される駆動信
号（オンパルス信号）に応答して導通（オン）して、電
源回路を閉じる第１のスイッチング手段として構成され
ている。そしてこのサーマルＦＥＴＱＡと並列に基準デ
バイスとして、ｎチャネルＦＥＴＱＢ、ＦＥＴＱＣが集
積化されている。

【００１４】ＦＥＴＱＢはドレイン電極がドレイン端子
Ｄ、電源端子Ｔ１を介して電源１０１に接続され、ソー
ス電極が出力端子Ｔ４を介して第１の基準抵抗Ｒｒ１に
接続され、ゲート電極がゲート端子ＴＧを介して抵抗Ｒ
Ｇに接続されている。ＦＥＴＱＣは、ドレイン電極がド
レイン端子Ｄ、電源端子Ｔ１を介して電源１０１に接続
され、ソース電極が出力端子Ｔ５を介して第２の基準抵
抗Ｒｒ２に接続され、ゲート電極がゲート端子ＴＧを介
して抵抗ＲＧに接続されている。ＦＥＴＱＢは、ゲート
端子ＴＧに入力される駆動信号（オンパルス信号）によ
り導通して、電源端子Ｔ１と第１の基準抵抗Ｒｒ１とを
結ぶ分流回路を閉じる第２のスイッチング手段として構
成されている。ＦＥＴＱＣは、ゲート端子ＴＧに入力さ
れる駆動信号（オンパルス信号）により導通して、電源
端子Ｔ１と第２の基準抵抗Ｒｒ２とを結ぶ分流回路を閉
じる第３のスイッチング手段として構成されている。

【００１５】ＦＥＴＱＡ、ＱＢ、ＱＣとしては、例え
ば、ＤＭＯＳ構造、ＶＭＯＳ構造あるいはＵＭＯＳ構造
のパワーＭＯＳＦＥＴやこれらと類似な構造のＭＯＳＦ
ＥＴを用いることができるとともに、ＥＳＴ、ＭＣＴな
どのＭＯＳ複合型デバイスやＩＧＢＴなど他の絶縁ゲー
ト型パワーデバイスを用いることができる。また、常に
ゲートを逆バイアスで使うものであれば、接合型ＦＥ
Ｔ、接合型ＳＩＴやＳＩサイリスタなどを使用すること
もできる。さらに、パワーＩＣに用いるＦＥＴＱＡ、Ｑ
Ｂ、ＱＣとしては、ｎチャネル型でもｐチャネル型でも
用いることができる。

【００１６】また、サーマルＦＥＴＱＡ、ＱＢ、ＱＣ
は、例えば、複数個のユニットセル（単位セル）が並列
接続されたマルチ・チャネル構造のパワーデバイスを用
いて構成されており、各ＦＥＴが隣接して配置されてい
る。そしてＦＥＴＱＢ、ＱＣの電流容量はＦＥＴＱＡの
電流容量よりも小さく設定されている。この設定は、Ｆ
ＥＴＱＢ、ＱＣを構成する並列接続のユニットセル数で
調整されている。例えば、ＦＥＴＱＢのユニットセル数
１に対して、ＦＥＴＱＡのユニットセル数が１０００と
なるように構成されており、ＦＥＴＱＢとＦＥＴＱＡの
チャネル幅Ｗの比は、例えば１：１０００となってい
る。

【００１７】さらに、ＦＥＴＱＡのソース端子Ｓはコン
パレータＣＭＰ１とコンパレータＣＭＰ２のプラス入力
端子にそれぞれ接続されており、ＦＥＴＱＢのソース電
極はコンパレータＣＭＰ１のマイナス入力端子に接続さ
れ、ＦＥＴＱＣのソース電極はコンパレータＣＭＰ２の
マイナス入力端子に接続されている。コンパレータＣＭ
Ｐ１の出力端子は駆動回路１１１に接続され、コンパレ
ータＣＭＰ２の出力端子は半導体チップ１１０の出力端
子Ｔ６を介して、過小電流検出、ランプ断線検出、オー
プン検出を行なう異常検出部５０１に接続されている。
なお、ＦＥＴＱＡのソース端子Ｓはツェナーダイオード
ＺＤ１を介して駆動回路１１１に接続されており、この
ツェナーダイオードＺＤ１は、ＦＥＴＱＡ、ＦＥＴＱ
Ｂ、ＦＥＴＱＣのゲート端子ＴＧ・ソース端子Ｓ間を１
２ボルトに保ち、ゲート端子ＴＧに過電圧が印加された
ときに、この過電圧をバイパスするように構成されてい
る。

【００１８】一方、半導体チップ１１０上の他の領域に
は、電源Ｅｎａｂｌｅ部３０２、ＯＮ／ＯＦＦ計数回路
３０４、チャージポンプ回路３０５、遮断ラッチ回路３
０６が集積化されており、電源Ｅｎａｂｌｅ部３０２が
端子Ｔ７に接続され、ＯＮ／ＯＦＦ計数回路３０４が端
子Ｔ９を介してコンデンサＣ１２に接続され、駆動回路
１１１が入力端子Ｔ１０を介してスイッチＳＷ１と抵抗
Ｒ１１に接続され、遮断ラッチ回路３０６が出力端子Ｔ
１１を介してダイアグ出力部（診断結果出力部）５０２
に接続されている。

【００１９】なお、、ダイアグ出力部（診断結果出力
部）５０２とこれに付随する端子Ｔ１１は、診断結果出
力の必要がなければ備えていなくてもよい。

【００２０】駆動回路１１１は、図２に示すように、ソ
ーストランジスタＱ５とシンクトランジスタＱ６を備え
ているとともに、各トランジスタをオンオフ制御する駆
動素子などを備えており、各トランジスタＱ５、Ｑ６が
互いに直列接続されている。そしてソーストランジスタ
Ｑ５のコレクタが電位ＶＰの端子、すなわちチャージポ
ンプ３０５の端子に接続され、エミッタが抵抗ＲＧを介
してゲート端子ＴＧに接続されている。シンクトランジ
スタＱ６はコレクタが抵抗ＲＧを介してゲート端子ＴＧ
に接続され、エミッタが接地電位（ＧＮＤ）に接続され
ている。電位ＶＰの端子は、チャージポンプ回路３０５
に接続されており、この端子の電位ＶＰは、チャージポ
ンプ回路３０５の出力によって、電源１０１よりも高い
電圧、例えば、電源１０１の電圧を１２Ｖとしたとき、
１２Ｖ＋１０Ｖにまで昇圧するように設定されている。

【００２１】駆動回路１１１は、スイッチＳＷ１が投入
されて入力端子Ｔ１０がスイッチＳＷ１を介して接地さ
れたときに、入力端子Ｔ１０からの指令信号に応答して
ソーストランジスタＱ５がオンになり、出力端子（トラ
ンジスタＱ５とトランジスタＱ６との接続点）にハイレ
ベルの駆動信号（オンパルス信号）を出力する駆動手段
として構成されている。一方、スイッチＳＷ１が開かれ
たときには、入力端子Ｔ１０に抵抗Ｒ１１を介して電源
１０１の電圧が印加されるので、シンクトランジスタＱ
６がオンになって出力端子（トランジスタＱ５とトラン
ジスタＱ６との接続点）のレベルをローレベルに遷移さ
せるようになっている。なお、駆動回路１１１として
は、バイポーラトランジスタの代わりに、ＣＭＯＳＦＥ
Ｔを用いて構成することも可能である。

【００２２】上記構成による駆動回路１１１からの駆動
信号（オンパルス信号）がゲート端子ＴＧに入力される
と各ＦＥＴＱＡ、ＱＢ、ＱＣは導通し、図３に示すよう
に、各ＦＥＴのドレイン・ソース電極間の電圧７０１
は、２Ｖ以下に低下する。このとき負荷１０２が正常状
態の場合、駆動回路１１１から駆動信号が出力されてい
る間は各ＦＥＴのドレイン・ソース電極間は２Ｖ以下に
維持され、ＦＥＴＱＡのドレイン電流７０５が一定にな
る。

【００２３】ここで、負荷１０２などが短絡すると、負
荷１０２などに大電流が流れ、負荷１０２やＦＥＴＱＡ
が損傷する恐れがある。そこで、ＦＥＴＱＡ、ＱＢのソ
ース電圧をコンパレータＣＭＰ１で監視し、両者の電圧
が閾値を超える差になったときには駆動回路１１１に駆
動信号の出力を強制的に停止させる構成が採用されてい
る。

【００２４】すなわち、コンパレータＣＭＰ１のプラス
入力端子には、ＦＥＴＱＡのソース電圧が入力されてお
り、マイナス入力端子にはＦＥＴＱＢのソース電圧が入
力されている。そしてコンパレータＣＭＰ１は、プラス
入力端子およびマイナス入力端子に入力された電圧を比
較し、ＦＥＴＱＡのソース電圧がＦＥＴＱＢのソース電
圧よりも高いかほぼ等しいときには“Ｈ”レベルの出力
信号を出力し、ＦＥＴＱＡのソース電圧がＦＥＴＱＢの
ソース電圧よりも低くなったとき、例えば、負荷１０２
に通常よりも大きな電流が流れ、第１の基準抵抗Ｒｒ１
によるＦＥＴＱＢのソース電圧、すなわち閾値電圧より
も、ＦＥＴＱＡのソース電圧の方が低くなると、ＦＥＴ
ＱＡに異常電流が流れたとして“Ｌ”レベルの信号を駆
動回路１１１に出力するようになっている。駆動回路１
１１はコンパレータＣＭＰ１から“Ｈ”レベルの信号が
入力されているときには駆動信号の出力が可能になって
いるが、“Ｌ”レベルの信号が入力されたときには駆動
信号の出力が強制的に停止されるようになっている。こ
のように、コンパレータＣＭＰ１は、駆動回路１１１に
駆動信号の出力を強制的に停止させるための駆動停止手
段と、として構成されている。なお、閾値電圧は、負荷
の抵抗をＬ、検出したい異常により負荷を流れる電流値
を通常時の電流値のα倍、ＦＥＴＱＢとＦＥＴＱＡの個
数比、すなわちチャネル幅Ｗの比１：Ｎとすると、基準
抵抗Ｒｒ１の抵抗値をＮ・Ｌ／αに設定することで決ま
る。

【００２５】コンパレータＣＭＰ２も同様に、プラス入
力端子には、ＦＥＴＱＡのソース電圧が、マイナス入力
端子には、ＦＥＴＱＣのソース電圧が入力されている。
そして、プラス入力端子およびマイナス入力端子に入力
された電圧を比較し、ＦＥＴＱＡのソース電圧がＦＥＴ
ＱＣのソース電圧よりも低いかほぼ等しいときには
“Ｌ”レベルの出力信号を出力し、ＦＥＴＱＡのソース
電圧がＦＥＴＱＣのソース電圧よりも高いとき、例え
ば、負荷１０２が複数の電球であり、電球の１つが断線
することにより通常よりも小さな電流が流れ、第２の基
準抵抗Ｒｒ２のＦＥＴＱＣのソース電圧、すなわち閾値
電圧よりも、ＦＥＴＱＡのソース電圧の方が高くなる
と、ＦＥＴＱＡに異常電流が流れたとして“Ｈ”レベル
の信号を異常検出部５０１に出力するようになってい
る。このようにコンパレータＣＭＰ２は、異常の検出を
異常検出部５０１に出力する手段として構成されてい
る。なお、閾値電圧は、負荷の抵抗をＬ、検出したい異
常により負荷を流れる電流値を通常時の電流値の１／β
倍、ＦＥＴＱＢとＦＥＴＱＡの個数比、すなわちチャネ
ル幅Ｗの比１：Ｎとすると、基準抵抗Ｒｒ２の抵抗値を
β・Ｎ・Ｌに設定することで決まる。

【００２６】一方、ＦＥＴＱＡがオン状態からオフ状態
に遷移すると、トランジスタＱ６がオンになることによ
ってダイオードＤ１が導通する。この結果、抵抗Ｒ１、
ダイオードＤ１の経路で電流が流れ、コンパレータＣＭ
Ｐ１のプラス入力端子の電位は駆動回路１１１がオン制
御しているときよりも低下する。したがって、オフ状態
に遷移した直後より小さい特定のドレイン・ソース間電
圧の差が生じるまで、すなわちＦＥＴＱＡのソース電圧
がＦＥＴＱＢのソース電圧とほぼ同じになるまで、ＦＥ
ＴＱＡはオフ状態に維持される。

【００２７】ところが、配線の短絡などでＦＥＴＱＡが
オフ状態になった場合でも、ドレイン電流が増加し、Ｆ
ＥＴＱＡは、ピンチオフ領域を経由して、例えば、３極
管特性領域での動作状態を経てオフ状態へ遷移する。こ
の結果、一定時間経過後には、コンパレータＣＭＰ１の
プラス入力端子の電位が高くなり、コンパレータＣＭＰ
１の出力レベルは“Ｌ”レベルから“Ｈ”レベルに変化
し、ＦＥＴＱＡは再びオン状態に遷移する。図３に示す
ように、このような負荷１０２の短絡などの異常時のＦ
ＥＴＱＡのドレイン・ソース間電圧７０３の周期的な遷
移は、スイッチＳＷ１が閉じている間は継続され、これ
により、ＦＥＴＱＡのドレイン電流７０７が周期的に変
動する。ＦＥＴＱＡのドレイン・ソース間電圧７０３の
遷移の周期は配線のインダクタンスや配線抵抗、ＦＥＴ
ＱＡのコンデンサ容量などに基づく時定数によって決定
される。

【００２８】そこで、ＦＥＴＱＡがオンオフする回数を
計数し、この計数値が設定値に達したときにはＦＥＴＱ
Ａを強制的に遮断し、この遮断状態を保持することとし
ている。

【００２９】具体的には、ＦＥＴＱＡのオンオフ状態を
計数するための回路としてＯＮ／ＯＦＦ計数回路３０４
と遮断ラッチ回路３０６が設けられている。

【００３０】ＯＮ／ＯＦＦ計数回路３０４は、図２に示
すように、バイポーラトランジスタＱ４１、Ｑ４２、Ｑ
４３、ｎチャネルＦＥＴＱ４４、ダイオードＤ４１、Ｄ
４２、Ｄ４３、ツェナーダイオードＺＤ４１、抵抗Ｒ４
１〜Ｒ４６を備えて構成されている。

【００３１】ツェナーダイオードＺＤ４１のカソード側
はＦＥＴＱＡのソース端子Ｓに接続されており、ソース
端子Ｓの電圧が正常状態にあるときにはトランジスタＱ
４３のベースには順バイアス電圧が印加され、トランジ
スタＱ４３はオン状態にある。このためトランジスタＱ
４２もオン状態にある。一方、トランジスタＱ４１はベ
ースが抵抗Ｒ４１、ダイオードＤ４２を介して駆動回路
１１１の出力端子に接続されているため、トランジスタ
Ｑ５がオンのとき、すなわち、ＦＥＴＱＡがオンのとき
には、トランジスタＱ４１はオフの状態にある。

【００３２】一方、トランジスタＱ６がオンになったと
き、すなわちＦＥＴＱＡがオフになったときにはダイオ
ードＤ４２がトランジスタＱ６を介して接地されるた
め、トランジスタＱ４１がオンになる。トランジスタＱ
４１がオンになると電源１０１からの電流がトランジス
タＱ４１、Ｑ４２、抵抗Ｒ４４を介してコンデンサＣ１
２に流れ、コンデンサＣ１２が充電される。

【００３３】次に、トランジスタＱ５がオフからオンに
遷移するとトランジスタＱ４１がオフとなり、コンデン
サＣ１２に充電された電荷は抵抗Ｒ４６を介して放電す
る。このあと再びトランジスタＱ６がオンとなってトラ
ンジスタＱ４１がオンになると、コンデンサＣ１２がさ
らに充電される。

【００３４】このようなオンオフ動作を繰り返す過程
で、コンデンサＣ１２に充電された電荷によってＦＥＴ
Ｑ４４のゲート電圧がしきい値を超えると、ＦＥＴＱ４
４がオンになり、ダイオードＤ４２が導通する。これに
より、温度センサ１２１の両端がダイオードＤ４３を介
して短絡され、遮断ラッチ回路３０６にラッチ指令信号
が出力されることになる。すなわち、ＯＮ／ＯＦＦ計数
回路３０４はラッチ指令手段として構成されている。な
お、ＯＮ／ＯＦＦ回数が設定値に達するまでの時間は、
抵抗Ｒ４６とコンデンサＣ１２による時定数によって調
整することができる。

【００３５】遮断ラッチ回路３０６は、ｎチャネルＦＥ
ＴＱＳ、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４、温度センサ
１２１、抵抗Ｒ３１〜Ｒ３５を備えて構成されており、
ＦＥＴＱＳのドレイン電極がＦＥＴＱＡのゲート端子Ｔ
Ｇに接続され、ソース電極がＦＥＴＱＡのソース端子Ｓ
に接続されている。温度センサ１２１は、４個のダイオ
ードが直列接続されて構成されており、半導体チップ１
１０の温度が設定温度を超えたときには、両端の電圧が
設定電圧よりも低くなるように構成されている。すなわ
ち、温度センサ１２１の両端の電圧は、正常時には、Ｆ
ＥＴＱ１１のソース・ゲート電極間のしきい値よりも高
く設定されており、ＦＥＴＱ１１は常時オン状態に維持
されている。そして、ＦＥＴＱ１１がオンのときには、
ＦＥＴＱ１４はオフに、ＦＥＴＱ１３がオンに、ＦＥＴ
Ｑ１２、ＦＥＴＱＳがオフ状態に維持されている。

【００３６】一方、ＦＥＴＱ４４がオンになって温度セ
ンサ１２１の両端がダイオードＤ４３を介して短絡され
たり、あるいは半導体チップ１１０の温度が設定温度を
超えて温度センサ１２１の両端の電圧が設定電圧以下に
低下したりすると、ＦＥＴＱ１１がオンからオフになっ
て、ＦＥＴＱ１４がオンになる。ＦＥＴＱ１４がオンに
なると、ＦＥＴＱ１３がオンになるとともにＦＥＴＱＳ
がオンになり、ＦＥＴＱＡのソース・ゲート電極間がＦ
ＥＴＱＳによって短絡され、ＦＥＴＱＡが遮断状態にな
る。この短絡状態はラッチ回路を構成するＦＥＴＱ１
２、Ｑ１３によってラッチされる。すなわち、遮断ラッ
チ回路３０６は、ＯＮ／ＯＦＦ計数回路３０４のＯＮ／
ＯＦＦ回数が設定値に達したとき、あるいは温度センサ
１２１によて半導体チップ１１０の温度が前述のように
周期的に変動する電流７０７（電流振動）による加熱に
より設定温度を超えたときに、ＦＥＴＱＡを非導通状態
にするとともに、この非導通状態をラッチする遮断ラッ
チ手段として構成されている。

【００３７】次に、本発明を適用してなるスイッチング
・デバイスの一実施形態とその特徴部について図１及び
図４を参照して説明する。図４は、駆動信号入力、チャ
ージポンプ、ＦＥＴＱＡゲート・ソース間電圧、負荷電
流の波形を示す図である。本実施形態のスイッチング・
デバイスでは、図１に示すように、端子Ｔ１０と端子Ｔ
７を接続し、端子Ｔ７に昇圧手段である電源Ｅｎａｂｌ
ｅ３０２とチャージポンプ３０５、そして駆動回路１１
１が順次接続されている。また、チャージポンプは、端
子Ｔ１に接続され、電源１０１より電力が供給されてい
る。スイッチＳＷ１が投入されて入力端子Ｔ１０がスイ
ッチＳＷ１を介して接地されたときに、図４に示すよう
ように、入力端子Ｔ１０からの指令信号８０１に応答し
て駆動回路１１１がオンすると同時に、電源Ｅｎａｂｌ
ｅ３０２がオンする。電源Ｅｎａｂｌｅ３０２からの信
号でチャージポンプ３０５内のスイッチがオンすること
でチャージを開始し、駆動回路１１１の駆動信号８０３
が昇圧される。駆動信号８０３、すなわちＦＥＴＱＡの
ゲート電圧は、昇圧を開始すると共にＦＥＴＱＡのドレ
イン・ソース間電圧、すなわち電源電圧ＶＢよりも高く
なるので、ＦＥＴＱＡは導通し、負荷１０２に電流が流
れる。このとき、駆動信号８０３、すなわちゲート電圧
は、チャージポンプ３０５がコンデンサを有しているの
で、電源電圧ＶＢよりも高い所定の電圧値、前述のよう
に、例えば電源電圧ＶＢを１２Ｖとしたとき、１２Ｖ＋
１０Ｖに達するまで漸次昇圧されて行き、これに対応し
て、ＦＥＴＱＡのゲート・ソース間電圧８０５が立ち上
がる。このときピンチオフ領域にあるＦＥＴの特性とし
て、ゲート・ソース間電圧８０５とドレイン電流８０７
は、比例に近いほぼ１：１の関係にある。このため、ド
レイン・ソース間電圧８０５の上昇と共に、負荷１０２
に流れる負荷電流８０７が回路抵抗で決まる最終負荷電
流値を目指して漸増して行く。

【００３８】このように、本実施形態のスイッチング・
デバイスは、指令信号を受けてから、チャージポンプ３
０５が駆動信号８０３を昇圧し始めるため、ＦＥＴＱＡ
のゲート・ソース間電圧８０５は、漸次立ち上がり、Ｆ
ＥＴの特性により、これに対応してドレイン電流、すな
わち負荷電流８０７も漸次立ち上がる。このため、急激
に高いゲート・ソース間電圧がＦＥＴＱＡに加えられた
場合に発生する突入電流８０９がなくなる。したがっ
て、マイコンの制御によりパルス幅変調する必要がな
く、ハードウエアのみの回路である半導体チップ１１０
のみで、負荷駆動開始時の突入電流をなくすことができ
る。

【００３９】また、本実施形態では、半導体チップ１１
０には、コンパレータＣＭＰ１とＣＭＰ２、ＯＮ／ＯＦ
Ｆ計数回路３０４、遮断ラッチ回路３０６を備え、異常
発生時、特に短絡時などには、電源回路を遮断するよう
になっているが、電源を遮断する必要がなければ、半導
体チップ１１０は、コンパレータＣＭＰ１とＣＭＰ２、
ＯＮ／ＯＦＦ計数回路３０４、遮断ラッチ回路３０６を
備えていなくてもよい。

【００４０】また、本実施形態では、コンパレータＣＭ
Ｐ１とコンパレータＣＭＰ２の両方を備えているが、ス
イッチング・デバイスの用途に応じコンパレータＣＭＰ
２を備えていなくてもよい。

【００４１】また、本実施形態は、直流回路であるが、
本発明のスイッチング・デバイスは、交流回路にも適用
することができる。

【００４２】

【発明の効果】本発明によれば、マイコンなしに負荷駆
動開始時の突入電流をなくすことができる。

【図面の簡単な説明】

【図１】本発明を適用してなる電流振動型遮断機能付き
スイッチング・デバイスの一実施形態のブロック構成図
である。

【図２】図１に示すスイッチング・デバイスの要部回路
構成図である。

【図３】（ａ）は、図１に示すスイッチング・デバイス
の作用を説明するための負荷電流の波形図、（ｂ）は、
ＦＥＴＱＡのドレイン・ソース端子間の電圧の波形図で
ある。

【図４】駆動信号入力、チャージポンプ、ＦＥＴＱＡゲ
ート・ソース間電圧、負荷電流の波形を示す図である。

【符号の説明】

１０１電源１０２負荷１１０半導体チップ１１１駆動手段８０１指令信号８０３駆動信号８０５ＦＥＴＱＡゲート・ソース間電圧８０９負荷電流ＱＡ,ＱＢ,ＱＣＦＥＴＲｒ１, Ｒｒ２基準抵抗ＣＭＰ１, ＣＭＰ２コンパレータ

Claims

【特許請求の範囲】

【請求項１】指令信号に応答して駆動信号を出力する
駆動手段と、前記指令信号に応答して前記駆動信号を昇
圧する昇圧手段と、電源と負荷とを結ぶ電源回路中に挿
入されて前記駆動信号により導通して前記電源回路を閉
じる第１の半導体スイッチを備えてなるスイッチングデ
バイス。
【請求項２】前記電源から電流の供給を受けて基準電
圧を発生する基準抵抗と、前記電源と前記基準抵抗とを
結ぶ分流回路中に挿入されて前記駆動信号により導通し
て前記分流回路を閉じる第２の半導体スイッチと、前記
第１の半導体スイッチの出力電圧と前記基準電圧とを比
較して前記駆動手段に駆動信号の出力を停止させる駆動
停止手段と、前記第１の半導体スイッチの状態を監視し
て前記負荷の状態によって前記第１の半導体スイッチが
導通・非導通を設定回数繰り返したときにラッチ指令信
号を出力するラッチ指令手段と、前記ラッチ指令信号に
応答して前記第１の半導体スイッチを非導通状態にする
とともにこの非導通状態をラッチする遮断ラッチ手段と
を備えることを特徴とする請求項１に記載のスイッチン
グ・デバイス。