JP3413075B2 - 半導体装置およびその駆動方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＧＢＴを過電流
から保護する過電流保護機能を有する、電力用等の半導
体装置に関する。

【０００２】

【従来の技術】従来より、インバータ装置等の半導体装
置にはＩＧＢＴが使用されている。このような半導体装
置は、複数のＩＧＢＴが形成されたＩＧＢＴ領域を有し
ている。

【０００３】従来、ＩＧＢＴに流れる過電流を検出する
ために、ＩＧＢＴと直列に外部抵抗を接続していた。過
電流の検出は、この外部抵抗に流れる電流によって生じ
る電圧降下により行なっていた。

【０００４】しかし、この方法では、ＩＧＢＴ領域の出
力電流（複数のＩＧＢＴの出力電流の総和）が外部抵抗
に流れ、この外部抵抗で電力が消費されるため、電力損
失が大きくなるという問題があった。

【０００５】そこで、図１３、図１４に示すように、Ｉ
ＧＢＴ領域の一部のＩＧＢＴにソース電極９２の代わり
に電流検出電極９３を設け、電流の検出が可能なＩＧＢ
Ｔ（電流検出ＩＧＢＴ）９４をＩＧＢＴ領域内に形成す
ることが提案された。

【０００６】図１３は同ＩＧＢＴ領域の平面図、図１４
（ａ）は図１３のＡ−Ａ断面、同図（ｂ）は図１４のＢ
−Ｂ断面である。

【０００７】また、図中、８１はドレイン電極、８２は
高不純物濃度のＰ型ドレイン層、８３はＮ型バッファ
層、８４は高抵抗のＮ型ベース層、８５はＰ型ベース
層、８６は高不純物濃度のＮ型ソース層、８７はラッチ
アップ防止用の深いＰ型拡散層、８８は高不純物濃度の
Ｐ型コンタクト層、８９はゲート絶縁膜および層間絶縁
膜、９０はゲート電極、９１はゲート引出し電極、９２
はソース電極を示している。

【０００８】電流検出電極９３は、半導体装置内に設け
た図示しない保護回路の電流検出抵抗に接続している。

【０００９】図１５に、図１３，１４のＩＧＢＴ領域の
複数のＩＧＢＴおよび保護回路を示す。図中、９５はＩ
ＧＢＴ領域の複数のＩＧＢＴを示しており、ここでは電
流検出ＩＧＢＴとそれ以外のＩＧＢＴ（主ＩＧＢＴ）を
１つにして示している。

【００１０】また、図中、９６はＩＧＢＴ９５とともに
インバータ装置の一部を構成するダイオードを示してい
る。

【００１１】また、図中、９７は電流検出抵抗、９８は
ゲート抵抗、９９はバイポーラトランジスタを示してお
り、これら９７〜９９はＩＧＢＴ９５の保護回路を構成
している。

【００１２】過電流が流れていない場合、ゲート抵抗９
８を介してＩＧＢＴ９５のゲート電極９０に電圧を印加
し、ＩＧＢＴ９５に電流を流すと、電流検出ＩＧＢＴに
は主ＩＧＢＴの電流に比例した微小電流が流れる。この
微小電流は電流検出抵抗９７に流れ、電流検出抵抗９７
で電圧降下が起こる。

【００１３】次に過電流が流れた場合の動作について説
明する。ＩＧＢＴ９５に過電流が流れると、電流検出Ｉ
ＧＢＴに流れる電流が大きくなり、電流検出抵抗９７で
の電圧降下は大きくなる。

【００１４】ここで、ＩＧＢＴ９５のゲート・ソース間
にはバイポーラトランジスタ９９が接続されており、そ
のベースは電流検出抵抗９７に接続している。したがっ
て、過電流が流れ、電流検出抵抗９７で起こる電圧降下
がバイポーラトランジスタ９９のベース・エミッタ間の
ビルトイン電圧を超え、ベース電流が流れると、バイポ
ーラトランジスタ９９はオン状態となり、ＩＧＢＴ９５
のゲート電圧は低下する。

【００１５】そして、ゲート電圧が低下すると、ＩＧＢ
Ｔ９５のオン電流はゲート電圧によって制限されるの
で、そのゲート電圧によって制限されるオン電流よりも
大きなオン電流はＩＧＢＴ９５には流れなくなる。

【００１６】また、検出で消費される電力は、電流検出
ＩＧＢＴの電流によるものだけなので、ＩＧＢＴ９５と
直列に外部抵抗を接続して検出を行なう場合に比べて、
消費電力は十分に小さくなる。

【００１７】しかしながら、この従来のＩＧＢＴ９５に
は以下のような問題がある。このＩＧＢＴ９５では、主
ＩＧＢＴのゲート電極と電流検出ＩＧＢＴのゲート電極
とが共通のゲート電極で構成されている。

【００１８】このため、ＩＧＢＴ９５のオン電流を完全
に遮断し、ＩＧＢＴを過電流から保護するために、ゲー
ト電圧を下げて、ゲート電圧を零にしようとすると、電
流検出ＩＧＢＴの電流も減少し、電流検出抵抗９７での
電圧降下が小さくなる。

【００１９】電流検出抵抗９７での電圧降下が小さくな
ると、バイポーラトランジスタ９９のベース電流が減少
し、バイポーラトランジスタ９９のオン抵抗が上昇する
ので、ゲート電圧が上がる。

【００２０】ゲート電圧が上ると、電流検出ＩＧＢＴの
電流が増加し、電流検出抵抗９７での電圧降下が大きく
なる。電流検出抵抗９７での電圧降下が大きくなると、
バイポーラトランジスタ９９のベース電流が増加し、バ
イポーラトランジスタ９９のオン抵抗が低下し、ゲート
電圧が下がる。ゲート電圧が下がると、先に説明したよ
うにゲート電圧が上がる。

【００２１】したがって、ＩＧＢＴ９５のオン電流を完
全に遮断するために、ゲート電圧を下げて、ゲート電圧
を零にしようとしても、ゲート電圧と電流検出ＩＧＢＴ
の電流との関係が平衡したところまでしか、ゲート電圧
は下がらない。

【００２２】ところが、この状態のＩＧＢＴ９５はオン
電圧が高くなっているため、電力損失が大きく、この状
態が長く続くとＩＧＢＴ９５は破壊してしまう。

【００２３】

【発明が解決しようとする課題】上述の如く、小さな消
費電力でもって、ＩＧＢＴ領域の複数のＩＧＢＴを過電
流から保護するために、ＩＧＢＴ領域内に電流検出ＩＧ
ＢＴを設け、さらにこの電流検出ＩＧＢＴの出力電流に
より動作する保護回路を設けることが提案されていた
が、過電流が流れたときに、ＩＧＢＴのオン電流を完全
に遮断することができないという問題があった。

【００２４】本発明は上記事情を考慮してなされたもの
で、小さな消費電力でもって過電流を検出でき、かつ過
電流が流れたときにＩＧＢＴのオン電流を完全に遮断で
きる半導体装置およびその駆動方法を提供することを目
的とする。

【００２５】

【課題を解決するための手段】

［構成］ 上記目的を達成するために本発明に係る半導体装置（請
求項１）は、複数のＩＧＢＴが形成されたＩＧＢＴ領域
と、このＩＧＢＴ領域内に設けられ、前記ＩＧＢＴに流
れる電流を検出する電流検出手段と、この電流検出手段
により過電流が検出されたら、前記複数のＩＧＢＴのゲ
ート電圧を制御することにより、前記複数のＩＧＢＴを
前記過電流から保護する保護手段とを具備してなる半導
体装置であって、前記ＩＧＢＴは、高抵抗の第１導電型
ベース層と、この第１導電型ベース層の表面に形成され
た第２導電型ドレイン層と、前記第１導電型ベース層の
表面に前記第２導電型ドレイン層とは別に形成された第
１の第２導電型ベース層と、この第１の第２導電型ベー
ス層の表面に形成された第１導電型ソース層と、この第
１導電型ソース層と前記第１導電型ベース層とで挟まれ
た領域の前記第１の第２導電型ベース層上にゲート絶縁
膜を介して設けられた第１のゲート電極と、前記第２導
電型ドレイン層にコンタクトするドレイン電極と、前記
第１導電型ソース層および第１の第２導電型ベース層に
コンタクトするソース電極とを備えてなり、前記電流検
出手段が、前記第１導電型ベース層の表面に形成された
第２の第２導電型ベース層と、この第２の第２導電型ベ
ース層の表面に形成された第１導電型電圧検出層と、こ
の第１導電型電圧検出層に設けられた電圧検出電極と、
前記第１導電型電圧検出層と前記第１導電型ベース層と
で挟まれた領域上の前記第２の第２導電型ベース層上に
ゲート絶縁膜を介して設けられ、かつ前記第１のゲート
電極とは分離した独立の第２のゲート電極とを備え、前
記保護手段が、前記電圧検出電極の電圧が過電流に対応
したレベルに達したら、前記第１のゲート電極と前記ソ
ース電極とを短絡するとともに、前記第１のゲート電極
にゲート電圧を供給する供給路を開放することを特徴と
する。

【００２６】ここで、前記ＩＧＢＴは縦型でも横型でも
良い。

【００２７】

【００２８】また、本発明に係る半導体装置の駆動方法
（請求項２）は、上記の如き構成された半導体装置にお
いて、前記第１のゲート電極に、その下の前記第１の第
２導電型ベース層の表面にチャネルが形成されるレベル
の第１のゲート電圧を印加した後、一定時間間隔をおい
て前記第２のゲート電極に、その下の前記第２の第２導
電型ベース層の表面にチャネルが形成されるレベルの第
２のゲート電圧を印加することを特徴とする。

【００２９】［作用］ 本発明（請求項１）によれば、ＩＧＢＴ領域内に電流検
出手段を形成しているので、ＩＧＢＴ領域外に外部抵抗
を設けて電流を検出する従来法とは異なり、小さな消費
電力でもって過電流を検出できる。

【００３０】また、本発明において、第２のゲート電極
にしきい値電圧以上のゲート電圧を印加すると、第２の
ゲート電極下の第２の第２導電型ベース層の表面にチャ
ネルが形成され、第１導電型電圧検出層と第１導電型ベ
ース層はチャネルで繋がる。その結果、電圧検出電極と
第１導電型ベース層とは電気的に接続し、電圧検出電極
に第１導電型ベース層の電圧が現れることから、電圧検
出電極にはＩＧＢＴのドレイン電圧（オン電圧）に比例
した電圧（検出電圧）が現れる。なお、この検出電圧
は、第２のゲート電圧に印加するゲート電圧の約１／２
で飽和する。

【００３１】ここで、ＩＧＢＴのオン電圧はオン電流の
関数であるから、オン電圧とオン電流の関係を予め調べ
ておけば、電圧検出電極に現れる検出電圧でＩＧＢＴの
オン電流を知ることができる。

【００３２】そして、検出電圧が過電流に対応したレベ
ルに達したら、保護手段により、ＩＧＢＴのゲート電圧
が制御され、ＩＧＢＴは過電流から保護される。

【００３３】ここで、本発明では、第１、第２のゲート
電極は、それぞれ互いに分離した独立のゲート電極であ
るため、第１、第２のゲート電極には、それぞれ別のゲ
ート電圧を独立に印加することができる。

【００３４】これにより、検出電圧が過電流に対応した
レベルに達したときに、保護手段により、第１のゲート
電極に印加するゲート電圧が零になるように制御して
も、上記チャネルが形成されるのに必要な所定レベルの
ゲート電圧を第２のゲート電極に引き続き印加すること
ができる。

【００３５】このように、所定レベルのゲート電圧が第
２のゲート電極に引き続き印加されれば、過電流を検出
した後にも、第１導電型ベース層の電圧に対応した検出
電圧を電圧検出電極に発生させることができる。

【００３６】すなわち、第１のゲート電圧を零にする
と、オン電流の減少に伴って第１導電型ベース層の電圧
が上昇するので、オン電流の減少に伴って電圧検出電極
に発生する検出電圧も上昇する。このような性質を利用
することにより、保護手段により、オン電流を完全に遮
断し、ＩＧＢＴを過電流から保護することが可能とな
る。

【００３７】また、本発明では、保護手段により、電圧
検出電極の電圧が過電流に対応したレベルに達したら、
第１のゲート電極とソース電極を短絡するとともに、第
１のゲート電極にゲート電圧を供給する供給路を開放す
るようにしている。そのため、第１のゲート電極とソー
ス電極を短絡しても、保護手段には短絡電流が流れずに
済む。これにより、例えば保護手段の省電力化が可能と
なり、装置の小型化が可能となる。

【００３８】また、本発明（請求項２）では、第１のゲ
ート電極に、その下の第１の第２導電型ベース層の表面
にチャネルが形成されるレベルの第１のゲート電圧を印
加した後、一定時間間隔をおいて前記第２のゲート電極
に、その下の第２の第２導電型ベース層の表面にチャネ
ルが形成されるレベルの第２のゲート電圧を印加してい
る。

【００３９】ここで、第１、第２のゲート電極にそれぞ
れ第１、第２のゲート電圧を同時に印加すると、電圧検
出電極にはＩＧＢＴのターンオン初期のドレイン電圧も
検出される。

【００４０】このターンオン初期のドレイン電圧は、素
子内にキャリアがまだ充分蓄積していないため、高くな
っている。その結果、電圧検出電極には高レベルの検出
電圧が発生し、保護手段によりＩＧＢＴがオフ状態にな
るように制御され、ＩＧＢＴが常にオフ状態になるとい
う不都合が起こる可能性がある。

【００４１】しかし、本発明では、上述したように、第
１のゲート電極に第１のゲート電圧を印加した後、一定
時間間隔をおいて第２のゲート電極に第２のゲート電圧
を印加しているため、ＩＧＢＴのターンオフ初期の高い
ドレイン電圧を検出せずに済み、これにより正常なＩＧ
ＢＴ動作を確保できる。

【００４２】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。

【００４３】（第１の実施形態）図１は、本発明の第１
の実施例に係る半導体装置のＩＧＢＴ領域を示す平面図
である。また、図２は図１のＩＧＢＴ領域のＡ−Ａ′断
面図である。このＩＧＢＴ領域には複数のＩＧＢＴが形
成され、各ＩＧＢＴは以下の通りの構成になっている。

【００４４】図中、１は高不純物濃度のＰ型ドレイン層
を示しており、このＰ型ドレイン層１上にはＮ型バッフ
ァ層２を介して高抵抗のＮ型ベース層３が設けられてい
る。このＮ型ベース層３の表面にはＰ型ベース層４が選
択的に形成されており、このＰ型ベース層４の表面には
高不純物濃度のＮ型ソース層５が選択的に形成されてい
る。

【００４５】Ｐ型ベース層４には、それを貫通する深い
Ｐ型拡散層６が形成されている。この深いＰ型拡散層６
はラッチアップを防止するためのものである。また、Ｐ
型ベース層４には、高不純物濃度のＰ型コンタクト層７
が形成されている。

【００４６】Ｎ型ソース層５とＮ型ベース層３とで挟ま
れた領域のＰ型ベース層４上には、ゲート絶縁膜８を介
してゲート電極９が設けられている。なお、８はゲート
絶縁膜の他に層間絶縁膜も示している。

【００４７】また、Ｎ型ソース層５およびＰ型ベース層
４にはソース電極１０が設けられている。このソース電
極１０は、Ｐ型コンタクト層７を介してＰ型ベース層４
にコンタクトしている。また、Ｐ型ドレイン層１にはド
レイン電極１１が設けられている。ここまでの構成は通
常のＩＧＢＴと同様である。

【００４８】さらに本実施形態では、Ｎ型ベース層３の
表面にさらにＰ型ベース層４´を形成し、このＰ型ベー
ス層４´の表面に高不純物濃度のＮ型電圧検出層１２を
選択的に形成し、このＮ型電圧検出層１２とＮ型ベース
層３とで挟まれた領域のＰ型ベース層４´上に、ゲート
絶縁膜８を介してゲート電極９とは分離した独立の電圧
検出ゲート電極１３を設けている。

【００４９】また、Ｎ型電圧検出層１２の表面にはそれ
とオーミックコンタクトする電圧検出電極１４、電圧検
出ゲート電極１３の表面には電圧検出ゲート引出し電極
１５がそれぞれ設けられている。なお、図中、１６はゲ
ート電極９を引き出すための主ゲート引出し電極を示し
ている。

【００５０】このようなＩＧＢＴ領域を有する半導体装
置において、ゲート電極９および電圧検出ゲート電極１
３にしきい値電圧以上のゲート電圧を印加し、ＩＧＢＴ
にオン電流を流すと、電圧検出電極１４には図３に示す
ようなＩＧＢＴのドレイン電圧Ｖｄに比例した電圧（検
出電極Ｖ_SEN ）が現れる。

【００５１】これは、Ｎ型電圧検出層１２が電圧検出ゲ
ート電極１３下のＰ型ベース層４´の表面に形成された
チャネルを介してＮ型ベース層３と電気的に繋がり、Ｎ
型ベース層３の電圧に対応した電圧が電圧検出電極１４
に現れるからである。なお、検出電圧Ｖ_SEN は、電圧検
出ゲート電極１３に印加した電圧の約１／２のレベルで
飽和する。

【００５２】ＩＧＢＴがオンしているとき、ドレイン電
圧ＶｄはＩＧＢＴのオン電流Ｉ_ONの関数であるから、オ
ン電流Ｉ_ONと検出電圧Ｖ_SEN との関係を予め調べておけ
ば、検出電圧Ｖ_SEN でオン電流Ｉ_ONを間接的に検出でき
る。

【００５３】したがって、検出電圧Ｖ_SEN で制御される
保護回路を電圧検出電極１４に接続し、検出電圧Ｖ_SEN
が過電流に対応したレベルに達したら、保護回路により
ゲート電極９に印加する電圧を零にすることにより、Ｉ
ＧＢＴを過電流から保護することができる。

【００５４】ここで、電圧検出ゲート電極１３は、ゲー
ト電極９とは分離した独立な電極なので、保護回路によ
りゲート電極９の電圧を零にしたときに、電圧検出ゲー
ト電極１３の電圧が零になることを防止できる。

【００５５】したがって、ゲート電圧９の電圧を零にし
た後にも、Ｎ型ベース層３の電圧に対応した電圧が電圧
検出電極１４に現れるようにできる。

【００５６】すなわち、ゲート電圧９の電圧を零にし、
オン電流が減少すると、このオン電流の減少に伴ってＮ
型ベース層３の電圧が上昇するので、オン電流の減少に
伴って電圧検出電極１４に発生する検出電圧も上昇す
る。この性質を利用することにより、保護回路によって
ゲート電極９の電圧（主ゲート電圧）を零にしたとき
に、オン電流Ｉ_ONを完全に遮断できる。

【００５７】また、電流を検出するＩＧＢＴはＩＧＢＴ
領域内に設けられているので、ＩＧＢＴ領域外に外部抵
抗を設けて電流を検出する従来法とは異なり、小さな消
費電力でもって過電流を検出できる。

【００５８】なお、ＩＧＢＴがオフで電圧阻止状態にお
いても、電圧検出ゲート電極１３にしきい値電圧以上の
電圧が印加されていれば、電圧検出電極１４には電圧検
出ゲート電極１３に印加した電圧の約１／２の検出電圧
Ｖ_SEN が現れる。

【００５９】主ゲート電圧を零にしたときに、オン電流
Ｉ_ONを完全に遮断できる保護回路としては、例えば図４
〜図６に示すものがあげられる。

【００６０】図中、２０は本実施形態のＩＧＢＴ領域の
複数のＩＧＢＴを示しており、ここでは、Ｎ型電圧検出
層１２が形成されたＩＧＢＴとそれ以外のＩＧＢＴを１
つにして示している。また、図中、２１はＩＧＢＴ領域
２０とともにインバータ装置の一部を構成するダイオー
ドを示している。

【００６１】図４の第１の保護回路は、インバータＩＶ
１、インバータＩＶ２、インバータＩＶ３、ゲート抵抗
Ｒｇ、シャントＭＯＳトランジスタＭs 、電圧検出抵抗
Ｒ_{SE N} から構成され、図のように接続されている。

【００６２】今、インバータＩＶ１の入力端子に正のパ
ルス電圧を印加すると、ゲート電極９、電圧検出ゲート
電極１３にも同様の電圧が印加される。その結果、ＩＧ
ＢＴ２０には電源（不図示）から負荷（不図示）を通っ
てきた電流が流れる。一方、電圧検出抵抗Ｒ_SEN には、
Ｎ型ベース層３の電圧に対応した検出電圧Ｖ_SEN が発生
する。

【００６３】ここで、負荷に異常が起きてＩＧＢＴ２０
に過電流が流れた場合、検出電圧Ｖ_SEN が上昇する。こ
の電圧がシャントＭＯＳトランジスタＭs のしきい値電
圧以上になると、シャントＭＯＳトランジスタＭs がオ
ン状態となる。その結果、ゲート電極９がソース電極１
０と短絡し、ゲート電極９の電圧が零になるので、ＩＧ
ＢＴ２０にはオン電流が流れなくなる。

【００６４】このとき、電圧検出ゲート電極１３には正
のパルス電圧が印加されているため、電圧検出電極１４
にはＮ型ベース層３の電圧に対応した高いレベルの検出
電圧が発生する。

【００６５】このため、ゲート電極９の電圧が零であっ
ても、インバータＩＶ１の入力端子に正のパルス電圧が
入力されている期間、シャントＭＯＳトランジスタＭs
のゲート電極にはしきい値電圧以上の電圧を印加するこ
とが可能となる。

【００６６】したがって、インバータＩＶ１の入力端子
に正のパルス信号が入力されている期間、ゲート電極９
はソース電極１０と短絡し、ゲート電極９の電圧は零に
なるので、オン電流は完全に遮断され、ＩＧＢＴを過電
流から保護することでき、またＩＧＢＴ２０のドレイン
電圧は電源電圧まで上昇する。

【００６７】図５の第２の保護回路は、第１の保護回路
を改良したものである。第１の保護回路と異なる点は、
電圧検出ゲート電極１３にゲート電圧を印加する時間を
遅らせるために、遅延抵抗Ｒｄ、遅延容量Ｃｄ、インバ
ータＩＶ４，ＩＶ５からなる遅延回路を設けたことにあ
る。

【００６８】先の第１の保護駆動回路の場合、ゲート電
極９と電圧検出ゲート電極１３には同時にゲート電圧が
印加される。

【００６９】この場合、ＩＧＢＴ２０のターンオン初期
は、キャリアが蓄積するまでドレイン電圧が高く、電圧
検出抵抗Ｒ_SEN には高い検出電圧Ｖ_SEN が発生する。高
い検出電圧Ｖ_SEN が発生すると、シャントＭＯＳトラン
ジスタＭs がオン状態となり、これによりＩＧＢＴ２０
がオンしなくなる可能性がある。

【００７０】そこで、第２の駆動回路では、上記遅延回
路により、ゲート電極９にゲート電圧が印加された後
に、一定時間間隔をおいて電圧検出ゲート電極１３にゲ
ート電圧が印加されるようにし、これによりターンオン
初期の高レベルのドレイン電圧により、検出電圧_SEN が
高くなることを防止する。この遅延時間は、ＩＧＢＴの
ターンオン時間よりもわずかに長く設定するのが望まし
い。

【００７１】図６の第３の保護回路は、第２の保護回路
を改良したものである。

【００７２】この第３の保護回路は、第２の保護回路
に、過電流を検出してゲート電極９とソース電極１０と
を短絡するとともに、ゲート電極９に主ゲート電圧のゲ
ート電源Ｖ_G を供給するための供給路を開放する回路を
設けた構成になっている。

【００７３】第１、第２の保護回路の場合、過電流を検
出して、インバータＩＶの入力端子に入力した正のパル
ス電圧がオフするまでの期間、保護回路にはシャントＭ
ＯＳトランジスタＭs を通して電流が流れ、保護回路で
は電力が消費されることになる。一方、この第３の保護
回路では、主ゲート電圧の供給路が開放されるため、こ
のような電流は流れず、消費電力の少ない回路となる。

【００７４】以下、第３の保護回路の動作を図６の回路
図、図７の動作タイミングチャート図を用いて説明す
る。なお、動作タイミングチャート図において、ｔ₀ ≦
ｔ＜ｔ₁ までの期間は負荷が正常で、ｔ＝ｔ１の時点で
負荷に異常が発生したものとする。

【００７５】先ず、ｔ＝ｔ₀ の時点で、パルス幅Ｗの正
のパルス電圧Ｖ_INをＮ型ＭＯＳトランジスタＱ１のゲー
ト電極に印加すると、Ｎ型ＭＯＳトランジスタＱ１はオ
ン状態となり、抵抗Ｒ₁ で発生する電圧によりインバー
タＩＶ１′の出力電圧は高レベルになる。このとき、イ
ンバータＩＶ２′の出力電圧は低レベルになり、Ｎ型Ｍ
ＯＳトランジスタＱ２はオフ状態、Ｐ型ＭＯＳトランジ
スタＱ３はオン状態となる。

【００７６】インバータＩＶ１′の出力電圧はインバー
タＩＶ３′にも入力され、インバータＩＶ１′の出力電
圧が入力されてから、抵抗Ｒｄと容量Ｃｄの時定数で決
まる遅延時間Δｔの経過後に、遅延インバータＩＶ４′
から高レベルの電圧が出力される。

【００７７】この遅延インバータＩＶ４′の出力電圧
は、電圧検出ゲート電極１３に印加される。ここで、遅
延時間Δｔの間は電圧検出ゲート電極１３には電圧が印
加されないため、電圧検出抵抗Ｒ_SEN1，Ｒ_SEN2には電圧
は発生しない。

【００７８】したがって、Ｎ型ＭＯＳトランジスタＱ６
はオフ状態、インバータＩＶ５の出力電圧は低レベル、
Ｐ型ＭＯＳトランジスタＱ４はオン状態、Ｎ型ＭＯＳト
ランジスタＱ５はオフ状態となる。

【００７９】このとき、Ｎ型ＭＯＳトランジスタＱ２は
オフ状態、Ｐ型ＭＯＳトランジスタ（Ｑ３）はオン状態
であるから、ゲート電源ＶG からゲート電極９に電圧が
印加され、ＩＧＢＴ２０はターンオンする。

【００８０】遅延時間Δｔが過ぎて、電圧検出ゲート電
極１３にしきい値電圧以上の電圧が印加されると、電圧
検出抵抗Ｒ_SEN1，Ｒ_SEN2に検出電圧が発生する。

【００８１】ここで、電圧検出抵抗ＲSEN1，ＲSEN2の値
は以下のように設定されている。すなわち、ＩＧＢＴ２
０に流れる電流が過電流よりも小さいときに、電圧検出
抵抗Ｒ_SEN1，Ｒ_SEN2に発生する検出電圧が、Ｎ型ＭＯＳ
トランジスタＱ６のしきい値電圧に達しないように選ば
れている。これにより、ＩＧＢＴ２０に流れる電流が過
電流よりも小さいときには、Ｎ型ＭＯＳトランジスタＱ
６はオン状態にはならず、オフ状態を維持することにな
る。

【００８２】次に、時刻ｔ１の時点で負荷に異常が発生
して過電流が流れ始めたとする。過電流が流れ始める
と、電圧検出抵抗Ｒ_SEN1，Ｒ_SEN2に発生する検出電圧が
上昇する。

【００８３】そして、これらの検出電圧が過電流に対応
したレベルの電圧に達すると、Ｎ型ＭＯＳトランジスタ
Ｑ６はオン状態、抵抗Ｒ２で発生する電圧によりインバ
ータＩＶ５の出力電圧は高レベル、Ｐ型ＭＯＳトランジ
スタＱ４はオフ状態となり、主ゲート電圧の供給路は開
放し、主ゲート電圧の供給が停止する。また、Ｎ型ＭＯ
ＳトランジスタＱ５はオン状態となり、ゲート電極９と
ソース電極１０とが短絡し、ゲート部に蓄積された電荷
は、ソース電極１０に排出される。このようにしてゲー
ト電極９の電圧は零になる。

【００８４】このとき、電圧検出ゲート電極１３にはし
きい値電圧以上の電圧が印加されているから、電圧検出
抵抗Ｒ_SEN1，Ｒ_SEN2には高い検出電圧が発生している。
そのため、ゲート電極９の電圧が零であっても、パルス
信号Ｖ_INが零になるまでまでの期間、Ｎ型ＭＯＳトラン
ジスタＱ６はオン状態を維持する。したがって、パルス
信号Ｖ_INが零になるまでまでの期間、過電流は完全に遮
断される。

【００８５】図８に、図６の回路（第３の保護回路、過
電流検出機能付きＩＧＢＴ、ダイオード）２１を用いた
インバータ装置の１アーム分の等価回路図を示す。な
お、図中、Ｖ_MAINは主電源、Ｒ_SHIFT はレベルシフト用
の抵抗、Ｄ_BSおよびＲ_BSはそれぞれブートストラップ電
源を構成するダイオードおよび抵抗、Ｃはキャパシタを
示している。

【００８６】第３の保護回路は消費電力が少なくて済む
ので、ブートストラップ電源によりキャパシタＣに蓄積
された電荷が第３の保護回路により消費され、インバー
タ装置が動作にしなくなるという問題は起こらない。

【００８７】なお、本実施形態では、本発明を縦型のＩ
ＧＢＴを有する半導体装置に適用した場合について説明
したが、本発明は横型のＩＧＢＴを有する半導体装置に
も適用できる。

【００８８】図９に、誘電体分離基板に形成した横型の
ＩＧＢＴの平面図、図１０（ａ）〜図１０（ｃ）にそれ
ぞれ図９の横型のＩＧＢＴのＡ−Ａ´断面、Ｂ−Ｂ´断
面、Ｃ−Ｃ´断面を示す。なお、図１、図２のＩＧＢＴ
と対応する部分には図１、図２と同一符号を付してあ
る。なお、図中、１７は支持基板、１８はシリコン酸化
膜、１９はフィールドプレート電極を示している。

【００８９】（第２の実施形態）図１１は、第２の実施
形態に係る半導体装置のＩＧＢＴ領域の製造方法を示す
工程断面図である。このＩＧＢＴ領域の製造方法の特徴
は、ＳＩＰＯＳ膜の形成方法に特徴がある。

【００９０】まず、図１１（ａ）に示すように、高抵抗
のＮ型ベース層３１にＩＧＢＴ領域の各拡散層３２〜３
６、周辺部の電位を固定するための高不純物濃度のＮ型
拡散層３７、ゲート絶縁膜３８、ゲート電極３９、ＳＩ
ＰＯＳ膜４０を形成する。ここまでのプロセスは従来と
同じである。

【００９１】この従来のプロセスを簡単に説明すると、
まず、Ｎ型ベース層３１の裏面に高不純物濃度のＰ型ド
レイン層３２、Ｎ型ベース層３１の表面からラッチアッ
プを防止するための深いＰ型ベース層３３を形成する。

【００９２】次に厚い酸化膜３８´を選択的に形成した
後、薄いゲート酸化膜３８を形成する。次にこの薄いゲ
ート酸化幕３８の表面にゲート電極３９となるポリシリ
コン膜を堆積した後、このポリシリコン膜をパターニン
グしてゲート電極３９を形成する。

【００９３】そして、ゲート電極３９の開口部からＰ型
ベース層３３、高不純物濃度のＮ型ソース層３４、高不
純物濃度のＰ型コンタクト層３６および周辺部の電位を
固定するための高不純物濃度のＮ型拡散層３７を形成す
る。

【００９４】この後、Ｎ型拡散層３７および最も端のＰ
型ベース層３３にコンタクトするようにＳＩＰＯＳ膜４
０をＮ型ベース層３１上に形成する。

【００９５】次に図１１（ｂ）に示すように、接合終端
構造として利用する部分のＳＩＰＯＳ膜４０上にシリコ
ン窒化膜４１を形成する。

【００９６】次に図１１（ｃ）に示すように、シリコン
窒化膜４１をマスクにしてＳＩＰＯＳ膜４０を熱酸化す
る。この結果、シリコン窒化膜４１で覆われている部分
は酸化されずにそのままＳＩＰＯＳ膜４０として残り、
シリコン窒化膜４１で覆われていない部分は酸化されて
シリコン酸化膜４２に変わる。

【００９７】ここで、従来法の場合には、接合終端構造
として利用する部分のＳＩＰＯＳ膜４０上にレジストを
形成し、これをマスクにしてＳＩＰＯＳ膜４０をエッチ
ングし、接合終端構造として利用しない部分のＳＩＰＯ
Ｓ膜４０を選択的に除去していた。

【００９８】そのため、ＳＩＰＯＳ膜４０のオーバーエ
ッチングを行なうと、ＳＩＰＯＳ膜４０下のゲート絶縁
膜３８、さらにはゲート絶縁膜３８下のＮ型ソース層３
４等のシリコン層までもがエッチングされてしまうとい
う問題があった。

【００９９】しかしながら、本実施形態では、不要なＳ
ＩＰＯＳ膜４０をエッチング除去する代わりに、不要な
ＳＩＰＯＳ膜４０をシリコン酸化膜４２に変質させてい
るので、上述した従来法における問題は起こらない。

【０１００】また、シリコン酸化膜４２は、層間絶縁膜
として利用できるので、層間絶縁膜を形成する工程、例
えばＣＶＤ法によるシリコン酸化膜の形成工程が不要に
なることと、シリコン窒化膜４１は、ＳＩＰＯＳ膜４０
の保護膜として利用できるので、シリコン窒化膜４１の
除去工程が不要になることから、工程数の削減化を図る
こともできる。

【０１０１】この後のプロセスは従来法と同じである。
すなわち、図１１（ｄ）に示すように、シリコン酸化膜
４２にコンタクトホールを開口し、ソース電極４３、電
位固定電極４４を形成し、さらにドレイン電極４５を形
成する。

【０１０２】なお、本実施形態では、全ての拡散層を形
成した後にＳＩＰＯＳ膜４０を形成したが、拡散層の形
成途中でＳＩＰＯＳ膜４０（シリコン酸化膜４２）を形
成し、その後残りの拡散層を形成しても良い。この場
合、残りの拡散層を形成するのに必要な部分のＳＩＰＯ
Ｓ膜４０（シリコン酸化膜４２）を除去する。

【０１０３】また、ＳＩＰＯＳ膜４０のコンタクト構造
としては、図１２（ａ）に示すようにポリシリコン膜４
４にコンタクトするタイプや、図１２（ｂ）に示すよう
にＡｌ電極４５にコンタクトするタイプがあげられる。

【０１０４】なお、本発明は上記実施形態に限定される
ものではない。例えば、第１の本実施形態のＩＧＢＴ領
域に、第２の実施形態の方法に従ってＳＩＰＯＳ膜４０
による接合終端構造を形成しても良い。

【０１０５】また、第２の実施形態では、ＩＧＢＴの場
合について説明したが、他の電力用半導体素子（例えば
パワーＭＯＳＦＥＴ）に場合にも同様な方法によりＳＩ
ＰＯＳ膜を形成することができる。また、ＳＩＰＯＳ膜
４０を選択的に窒化しても良い。要は不要な部分を絶縁
化すれば良い。

【０１０６】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。

【０１０７】

【発明の効果】以上述べたように本発明によれば、ＩＧ
ＢＴ領域内にＩＧＢＴ構造の電流検出手段を形成し、こ
のＩＧＢＴ構造のゲート電極を主ＩＧＢＴのゲート電極
と分離した独立のものとすることにより、小さな消費電
力でもって過電流を検出でき、かつ過電流が流れたとき
にＩＧＢＴのオン電流を完全に遮断できる半導体装置を
実現できるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る半導体装置のＩＧ
ＢＴ領域を示す平面図

【図２】図１のＩＧＢＴ領域のＡ−Ａ′断面図

【図３】検出電圧とドレイン電圧との関係を示す特性図

【図４】第１の保護回路を説明するための回路図

【図５】第２の保護回路を説明するための回路図

【図６】第３の保護回路を説明するための回路図

【図７】図６の回路の動作タイミングチャート図

【図８】図６の回路を用いたインバータ装置の１アーム
分の等価回路図

【図９】本発明を適用した横型の半導体装置の平面図

【図１０】図９のＩＧＢＴの断面図

【図１１】第２の実施形態に係る半導体装置のＩＧＢＴ
領域の製造方法を示す工程断面図

【図１２】ＳＩＰＯＳ膜４０のコンタクト構造を示す図

【図１３】従来の電流検出機能付きＩＧＢＴの平面図

【図１４】図１３の電流検出機能付きＩＧＢＴの断面図

【図１５】従来の電流検出機能付きＩＧＢＴとその保護
回路を示す等価回路図

【符号の説明】

１…Ｐ型ドレイン層（第２導電型ドレイン層） ２…Ｎ型バッファ層 ３…Ｎ型ベース層（第１導電型ベース層） ４…Ｐ型ベース層（第１の第２導電型ベース層） ４´…Ｐ型ベース層（第２の第２導電型ベース層） ５…Ｎ型ソース層（第１導電型ソース層） ６…Ｐ型拡散層 ７…Ｐ型コンタクト層 ８…ゲート絶縁膜 ９…ゲート電極（第１のゲート電極） １０…ソース電極 １１…ドレイン電極 １２…Ｎ型電圧検出層（第１導電型電圧検出層） １３…電圧検出ゲート電極（第２のゲート電極） １４…電圧検出電極 １５…電圧検出ゲート引出し電極 １６…主ゲート引出し電極 １７…支持基板 １８…シリコン酸化膜 １９…フィールドプレート電極 ２０…ＩＧＢＴ ２１…ダイオード ３１…Ｎ型ベース層 ３２…Ｐ型ドレイン層 ３３…Ｐ型ベース層 ３４…Ｎ型ソース層 ３５…Ｐ型拡散層 ３６…Ｐ型コンタクト層 ３７…Ｎ型拡散層 ３８…ゲート絶縁膜 ３９…ゲート電極 ４０…ＳＩＰＯＳ膜 ４１…シリコン窒化膜 ４２…シリコン酸化膜 ４３…ソース電極 ４４…電位固定電極 ４５…ドレイン電極 ＩＶ１〜ＩＶ５，ＩＶ１´〜ＩＶ４´…インバータ Ｒ_G …ゲート抵抗 Ｒｄ…遅延抵抗 Ｒ_BS…ブートストラップ用の抵抗 Ｒ_SHIFT …レベルシフタ用の抵抗 Ｃｄ…遅容量 Ｄ_BS…ブートストラップ用のダイオード Ｖ_G …ゲート電圧源 Ｖ_MAIN…主電源 ＭS …シャントＭＯＳトランジスタ Ｒ_SEN ，Ｒ_SEN1，Ｒ_SEN2…電圧検出抵抗 Ｒ₁ ，Ｒ₂ …抵抗 Ｑ１〜Ｑ６…ＭＯＳトランジスタ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 複数のＩＧＢＴが形成されたＩＧＢＴ領
   域と、 このＩＧＢＴ領域内に設けられ、前記ＩＧＢＴに流れる
   電流を検出する電流検出手段と、 この電流検出手段により過電流が検出されたら、前記複
   数のＩＧＢＴのゲート電圧を制御することにより、前記
   複数のＩＧＢＴを前記過電流から保護する保護手段とを
   具備してなる半導体装置であって、 前記ＩＧＢＴは、 高抵抗の第１導電型ベース層と、 この第１導電型ベース層の表面に形成された第２導電型
   ドレイン層と、 前記第１導電型ベース層の表面に前記第２導電型ドレイ
   ン層とは別に形成された第１の第２導電型ベース層と、 この第１の第２導電型ベース層の表面に形成された第１
   導電型ソース層と、 この第１導電型ソース層と前記第１導電型ベース層とで
   挟まれた領域の前記第１の第２導電型ベース層上にゲー
   ト絶縁膜を介して設けられた第１のゲート電極と、 前記第２導電型ドレイン層にコンタクトするドレイン電
   極と、前記第１導電型ソース層および第１の第２導電型
   ベース層にコンタクトするソース電極とを具備してな
   り、 前記電流検出手段は、 前記第１導電型ベース層の表面に形成された第２の第２
   導電型ベース層と、 この第２の第２導電型ベース層の表面に形成された第１
   導電型電圧検出層と、 この第１導電型電圧検出層に設けられた電圧検出電極
   と、 前記第１導電型電圧検出層と前記第１導電型ベース層と
   で挟まれた領域上の前記第２の第２導電型ベース層上に
   ゲート絶縁膜を介して設けられ、かつ前記第１のゲート
   電極とは分離した独立の第２のゲート電極とを具備し、 前記保護手段は、 前記電圧検出電極の電圧が過電流に対応したレベルに達
   したら、前記第１のゲ ート電極と前記ソース電極とを短
   絡するとともに、前記第１のゲート電極にゲート電圧を
   供給する供給路を開放 することを特徴とする半導体装
   置。
2. 【請求項２】 請求項１に記載の半導体装置の駆動方法
   であって、前記第１のゲート電極に、その下の前記第１
   の第２導電型ベース層の表面にチャネルが形成されるレ
   ベルの第１のゲート電圧を印加した後、一定時間間隔を
   おいて前記第２のゲート電極に、その下の前記第２の第
   ２導電型ベース層の表面にチャネルが形成されるレベル
   の第２のゲート電圧を印加することを特徴とする半導体
   装置の駆動方法。