JP2007215181A - 半導体装置 - Google Patents
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Abstract
【解決手段】第1の半導体チップと第2の半導体チップとを樹脂封止により同一パッケージに実装した半導体装置において、第1の半導体チップにパワーMOSFETを形成し、第2の半導体チップは、パワーMOSFETを保護する回路を形成する。
【選択図】 図5
Description
第1のスイッチング素子(M0)の入力端子(4)とこの駆動回路(10)の間に第2のスイッチング素子(M7)または可変抵抗素子を設け、
前記第1のスイッチング素子(M0)の入力端子(4)に第3のスイッチング素子(M5)を設け、
さらに、前記第1のスイッチング素子(M0)の温度検出回路または電流検出回路(12)を設け、
この温度検出回路または電流検出回路(12)により、前記第3のスイッチング素子(M5)をオン、前記第2のスイッチング素子(M7)をオフまたは高インピーダンスとせしめることを特徴とするものである(図1参照)。
本実施形態では、第1のスイッチング素子であるパワーMOSFET(M0)が正常動作している場合には第2のスイッチング素子であるPチャネルMOSFET(M7)がオン状態、第3のスイッチング素子であるNチャネルMOSFET(M5)がオフ状態である。このため、駆動回路10の出力電圧はそのまま等価的に低いゲート抵抗を介して、第1のスイッチング素子であるパワーMOSFET(M0)のゲート端子(4)に印加される。
ところが、パワーMOSFETが過熱状態または過電流状態になった場合には制御回路(11)により、第2のスイッチング素子であるPチャネルMOSFET(M7)がオフ状態、第3のスイッチング素子であるNチャネルMOSFET(M5)がオン状態になる。この時、駆動回路10の出力端子は、第1のスイッチング素子であるパワーMOSFET(M0)のゲート端子と遮断される。このため、保護動作時の低いドレイン電流がNチャネルMOSFET(M5)によりバイパスされパワーMOSFET(M0)を高速に遮断できる。
本発明の他の実施形態では、パワーMOSFETの温度をできるだけ正確に測定するため、またはパワーMOSFETの電流をカレントミラー構成で検出するために、温度検出回路または電流検出回路は本体のパワーMOSFET(M0)と同一の第1の半導体チップ(104)に形成し、第2のスイッチング素子であるPチャネルMOSFET(M7)はパワーMOSFET(M0)のドレイン領域(図3の1000)に形成することが不可能なため、第2の半導体チップ(106)に形成し、両チップの分離のため絶縁板(105)を前記第2の半導体チップ(106)の下に設けて同一パッケージに実装した。このため、前述の高性能な過熱保護回路または過電流保護回路を内蔵したパワーMOSFETを従来と同じ小型のパッケージに実装できるという利点がある(図5参照)。
また、他の実施形態として、PチャネルMOSFETを絶縁層(1006または1002)を介してパワーMOSFETのドレイン領域(1000)と分離することも可能である(図3または図4参照)。
本発明のその他の目的と特徴は、以下の実施例から明らかとなろう。
従来の過熱遮断回路内蔵パワーMOSFETの回路例では、ゲート抵抗を5kΩ程度と高くし、前記保護回路用MOSFETには遮断状態に1〜2mA程度の大電流を流すことにより、外部ゲート端子の電圧を5〜10V程度降圧し、本体のパワーMOSFETを遮断していた。このため、従来の過熱遮断回路用パワーMOSFETは高周波のパルス駆動は不可能であり、また、ゲート遅延時間が大きくなるためスイッチング損失が大きくなるという問題があった。また、過熱遮断回路が働いた後のゲート電流が高いため、駆動回路の消費電力が高くなるという問題があった。
これに対し、図1の本発明の実施例では通常の駆動時には、等価的なゲート抵抗が小さいため高周波のパルス駆動が可能でスイッチング損失も小さいという利点がある。また、遮断動作時には等価的ゲート抵抗が高くなるため、過熱遮断回路が働いた後のゲート電流が小さく、過熱遮断のためのスイッチング時間が短くなるという利点がある。
本実施例の特長は、M7に用いるPチャネルMOSFETを絶縁層1006により本体パワーMOSFETと分離された領域に形成してある点である。このため、本実施例では、従来のパワーMOSFET製造プロセスとほぼ同様な低コストプロセスで図2に示した高性能化した過熱遮断回路パワーMOSFETを実現できるという利点がある。
例えば、以上の実施例では本体素子がパワーMOSFETの場合に関して述べたが、本発明の回路技術は本体素子として、バイポーラトランジスタや絶縁ゲート型バイポーラトランジスタ(IGBT)を用いた場合にも適用可能であることは言うまでもない。
104…M0と温度検出回路または電流検出回路を内蔵する第1の半導体チップ、105…絶縁板、106…M7を内蔵する第2の半導体チップ、107…第2の半導体チップ上の本体パワーMOSFETの内部ゲート用パッド、108…第2の半導体チップ上の本体パワーMOSFETの内部ゲート用パッド、109…第2の半導体チップ上の外部ゲート端子用パッド、110…第1の半導体チップ上の本体パワーMOSFETの内部ゲート用パッド111…第1の半導体チップ上の外部ソース用パッド、112…M7またはM12のゲート制御用端子パッド、113…第1の半導体チップ上の外部ゲート用パッド、104…M0と温度検出回路または電流検出回路を内蔵する第1の半導体チップ、
1000…N型基板またはN型エピタキシャル層、1001…高濃度N型埋込層、1002、1006、1009、1013…絶縁層、1003…高濃度N型多結晶シリコン層、1004…高濃度N型単結晶シリコン層、1005…P型ウエル拡散層、1007a、1007b、1007c…多結晶シリコン層、1008…P型チャネル拡散層、1010…多結晶シリコン層(制御回路用P型MOSFET部ゲート用)、1011a、1011b…高濃度P型拡散層、1012a、1012b…高濃度N型拡散層、1014、1015…電極層、
R1〜R8…抵抗、D1〜D6…ダイオ−ド、M0…パワーMOSFET、M1〜M5、M16、M17…制御用NチャネルMOSFET、M6、M7、M8〜M10…制御用PチャネルMOSFET、M11〜M15…制御用デプレッション型NチャネルMOSFET。
Claims (5)
- 第1の半導体チップと第2の半導体チップとを樹脂封止により同一パッケージに実装した半導体装置において、
第1の半導体チップは、パワーMOSFETと第1のMOSFETを含み、
第2の半導体チップは、第2のMOSFETを含み、
上記半導体装置は上記パッケージ外に導出された第1端子、第2端子、第3端子とを具備し、
上記第1端子は上記第1の半導体チップの裏面と接続され、
上記第2端子は上記第2の半導体チップの表面に形成された第1パッドと接続され、
上記第3端子は上記第1の半導体チップの表面に形成され、
上記パワーMOSFETのソース電極と接続される第2パッドと接続され、
上記第2MOSFETのソース・ドレイン経路は上記第1パッドと、上記第1の半導体チップの表面に形成され、上記パワーMOSFETのゲート電極と接続される第3パッドとの間に接続されていることを特徴とする半導体装置。 - 上記第1のMOSFETのソース・ドレイン経路は、上記パワーMOSFETのゲート電極とソース電極の間に接続されることを特徴とする請求項1記載の半導体装置。
- 上記第1の半導体チップは温度検出回路と保持回路を備えることを特徴とする請求項2記載の半導体装置。
- 上記第2のMOSFETはpチャネルMOSFETであることを特徴とする請求項3記載の半導体装置。
- 上記温度検出回路はパワーMOSFETの温度を検出し、
上記保持回路は上記検出の結果に応じて一定温度より低い場合は第1状態、上記一定温度より高い場合は第2状態となることを特徴とする請求項4記載の半導体装置。
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