KR100192956B1 - 전력 트랜지스터 - Google Patents

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Abstract

디바이스에 인가되는 과전압으로부터 디바이스가 손성되거나 파괴되는 것을 방지하고, 과전류 제한을 위해 구성된 감지소자에 정확한 전류를 감지할 수 있도록 하여 디바이스가 정확한 전류제한기능을 가질 수 있도록 한 전력 트랜지스터가 개시된다. 이를 구현하기 위하여 본 발명에서는 반도체 기판 반도체 기판 상에 형성된 n- 에피층과; 상기 n- 에피층의 표면으로부터 소정의 접합 깊이를 가지도록 서로 소정 간격 이격된 상태로 상기 n- 에피층 내의 소정 부분에 형성되며, p+ 영역을 사이에 두고 그 측면을 따라 p- 영역이 둘러싸는 구조를 갖는 p형 몸체와; 상기 p형 몸체의 묘면으로부터 소정의 접합 깊이를 가지도록 그 내부 소정 부분에 형성된 n+ 영역과; 상기 n- 에피층의 표면으로부터 소정의 접합 깊이를 가지도록 상기 p형 몸체 사이의 상기 n- 에피층 내부에 형성된 p++ 영역과; 상기 p+ 영역과 상기 n+ 영역 및 상기 p++ 영역의 표면이 각각 소정 부분 노출되도록 상기 기판 상에 형성된 산화막과; 상기 산화막 상에 형성되며, n+ 영역의 측면에 p-폴리/p+ 폴리가 접합되는 구조를 갖는 n= 폴리/p- 폴리/p+폴리와; 상기 결과물 상에 형성된 절연막; 상기 절연막을 관통하여 형성된 콘택 홀을 통해 상기 p형 몸체 내의 상기 n+ 영역과 상기 p+ 영역 그리고 상기 n- 에피층 내의 상기 p++ 영역과 개별적으로 연결되도록 형성된 복수의 전극으로 이루어진 전력 트랜지스터가 제공된다.

Description

전력 트랜지스터
이에 본 발명의 목적은, 인덕티브 부하에서 디바이스가 오프(Off) 되었을 때 디바이스에 인가되는 과전압으로 인해 디바이스가 손상되거나 파괴되는 것을 방지하고 동시에 과전류 제한을 위해 구성된 감지소자를 이용하여 정확한 전류를 감지할 수 있도록 한 과전류 및 과전압 보호기능을 갖는 전력 트랜지스터를 제공함에 있다.
제1a도 및 제1b도는 종래의 과전류 보호기능을 갖는 전력 트랜지스터를 도시한 것으로,
제1a도는 그 수직 구조를 나타낸 단면도.
제1b도는 제1a도의 등가회로도.
제2도는 종래의 과전압 보호기능을 갖는 다이오드의 수직구조를 도시한 단면도.
제3도는 본 발명의 일실시예로서, 과전류 및 과전압 보호기능을 갖는 전력 MOSFET 트랜지스터의 수직구조를 도시한 단면도.
제4도는 본 발명의 다른 실시예로서, 과전류 및 과전압 보호기능을 갖는 전력 IGBT 트랜지스터의 수직구조를 도시한 단면도.
제5도는 제3도의 등기회로도.
제6도는 제4도의 등가회로도이다.
* 도면의 주요부분에 대한 부호의 설명
31, 31' : 메인 FET 32, 32' : 센스 FET
41, 41' : 메인 IGBT 42, 42' : 센스 IGBT
33, 33', 34, 34', 43, 43', 44, 44' : 확산 다이오드
본 발명은 스마트 전력 소자(smart power device)에 관한 것으로, 보다 상세하게는 과전류 및 과전압으로부터 디바이스를 보호하는 기능이 내장된 전력 트랜지스터에 관한 것이다.
최근, 스마트 전력 소자 가운데 전계효과 트랜지스터(이하, FET라 칭함)와 절연 게이트 바이폴라 트랜지스터(이하, IGBT라 칭함)가 많이 응용되고 있으며, 주목되는 응용처로는 자동차, 모터 제어, 스위칭 모드 파워 서플라이(SPMS) 등을 들 수 있다.
스마트 FET나 스마트 IGBT는 일반적으로 과전류에 의한 디바이스 파괴를 억제하기 위하여 자체 보호기능을 가지도록 소자 설계가 이루어지고 있는데, 이들 소자들은 센스 FET나 센스 IGBT를 이용하여 과전류를 감지하고 있다. 여기서는 일 예로서, 센서 FET와 관련된 스마트 FET에 대하여 살펴본다.
스마트 FET는 통상, 수천∼수십만 개의 셀로 구성되는 메인 FET 부분(31')과 수십∼수백 개의 셀로 구성되는 센스 FET 부분(32')로 이루어져 이들이 M:N의 셀 구성비를 가지도록 구성되어 있다.
제1a도 및 제1b도에는 이같은 스마트 FET의 메인 FET와 센스 FET를 각각 1개의 셀만을 고려하여 집적한 경우에 있어서의 종래 전력 트랜지스터 구조를 도시한 단면도와 등가회로도가 제시되어 있다.
제1a도 및 제1b도를 참조하면, 디바이스 동작시 메인 FET(31), (31')와 센스 FET(32), (32')에는 M:N의 셀 구성비에 대응하는 전류가 흐르게 되고, 이때 센스 FET에 흐르는 전류는 센스 저항(Rs)으로 흐르게 되므로, 이 센스 저항에 발생하는 전압을 이용하여 과전류를 제힌하도록 소자 구동이 이루어지고 있음을 알 수 있다.
그러나 과전류 보호기능을 갖는 전력 트랜지스터를 제1a도에 제시된 수직 구조를 가지도록 형성할 경우에는 디바이스 동작시 다음과 같은 문제를 발생하게 된다.
제1a도에 제시된 수직 구조에서는 디바이스 동작시 게이트(G)에 인가된 포지티브 전압에 의해 P-영역 표면에 채널이 형성되게 되고, 그 결과 메인 FET(31')와 센스 FET(32') 가 동작을 하게 되는데, 이때 메인 FET(31')와 센스 FET(32') 사이의 n-epi 영역 표면에는 인가된 게이트 전압에 의해 전자들이 쌓이게 된다. 이와 같이 메인 FET(31')와 센스 FET(32') 사이의 n-epi 영역 표면에 전자가 쌓이게 될 경우, 이 부분의 n-epi 표면의 저항(Racc)이 매우 작아지게 되므로 메인 FET(31')와 센스 FET(32') 사이에 상기 저항(Racc)과 채널 저항(Rch)을 합한 값을 갖는 기생저항(Rp)이 발생하게 된다. 메인 FET(31')와 센스FET(32')사이에 기생저항(Rp)이 발생될 경우, M:N의 셀 구성비를 갖는 메인 FET(31')와 센스 FET(32')에 흐르는 전류가 M:N의 전류비를 유지하지 못하는 문제가 발생하게 된다. 이러한 문제는 메인 FET에 전류가 흐를 때 센스 FET에는 M:N의 비로 전류가 흘러 이 센스 전류(Is) 모두가 센스 저항(Rs)으로 흐르도록 해주어야 디바이스 동작시 정확한 전류 감지를 할 수 있게 되는데, 기생저항(Rp)이 발생될 경우에는 전류가 기생저항(Rp)으로 흐르는 전류(Ip)와 센스 저항(Rs)으로 흐르는 전류(Is)로 나뉘게 되므로 센스 전류를 M:N의 구성비로 정확히 감지할 수 없게 되어 발생하는 것으로, 이러한 현상이 발생될 경우 과전류 제어시 그 정확도가 떨어지는 결과가 초래되므로 이에 대한 개선책이 시급하게 요구되고 있다.
이와는 또 다른 선행 기술로서, 미국 특허 제5,079,608호에는 과전압으로부터 디바이스를 보호하기 위하여 과전압 보호기능을 가지는 다이오드를 전원 모스 FET 공정을 이용하여 집적하는 기술이 제안된 바 있다.
제2도에는 이와 관련된 과전압 보호기능을 갖는 다이오드의 수직구조를 나타낸 단면도가 제시되어 있다. 상기 기술에서는 제너 다이오드를 집적하는 방법을 낮은 내압을 가지는 N+/P 확산 다이오드(61∼65)를 직렬로 연결하는 방법을 사용하고 있으며, 게이트단과 연결되는 다이오드는 폴리 다이오드(66)를 사용하는 기술을 이용하고 있다.
그러나, 상기 기술은 다이오드의 내압 설계 및 집적 효율이 떨어지는 단점을 가질 뿐 아니라 드레인단과 공통으로 사용되는 n+ 기판(51)과 게이트(53)에 연결되는 폴리 다이오드(66)의 n+ 폴리(52)단 사이의 내압이 다이오드(61∼65)의 내압의 합과 폴리 다이오드(66) 순방향 전압을 합한 값으로 나타나야 되는데 각 다이오드(61∼65)에 발생하는 수직구조의 기생 NPN 트랜지스터 때문에 기생 트랜지스터의 내압(BVceo)이 이들 다이오드와 병렬 연결되어 기생 트랜지스터의 내압에 의해 과전압 보호용 다이오드 내압이 결정되는 경우가 발생되는 문제가 제기되고 있다.
상기 목적을 달성하기 위하여 본 발명에서는, 다수 개의 셀로 구성된 주전류가 흐르는 주반도체 장치와, 상기 주반도체 장치와 미러로 연결되어 상기 주전류를 소정의 비율로 감지하는 감지장치와, 상기 반도체 장치 내에 형성된 과전밥 보호용 소자를 구비한 전력 소자에 있어서, 상기 과전압 보호용 소자를 상기 주반도체 장치와 상기 감지장치 사이에 형성한 것을 특징으로 하는 전력 트랜지스터가 제공된다.
상기 목적을 달성하기 위하여 본 발명에서는, n+ 반도체 기판 상에 형성된 n- 에피층과; 상기 n- 에피층의 표면으로부터 소정의 접합 깊이를 가지도록 서로 소정 간격 이격된 상태로 상기 n- 에피층 내외 소정 부분에 형성되며, p+ 영역을 사이에 두고 그 측면을 따라 p-영역에 둘러싸는 구조를 갖는 p형 몸체와; 상기 p형 몸체의 표면으로부터 소정의 접합 깊이를 가지도록 그 내부 소정 부분에 형성된 n+ 영역과; 상기 n- 에피층의 표면으로부터 소정의 접합 깊이를 가지도록 상기 p형 몸체 사이의 상기 n- 에피층 내부에 형성된 p++ 영역과 : 상기 p+ 영역과 상기 n+ 영역 및 상기 p++ 영역의 표면이 각각 소정 부분 노출되도록 상기 기판 상에 형성된 산화막과; 상기 산화막 상에 형성되며, n+ 영역의 측면에 p-폴리/p+ 폴리가 접합되는 구조를 갖는 n+폴리/p-폴리/p+폴리와; 상기 결과물 상에 형성된 절역막; 및 상기 절연막을 관통하여 형성된 콘택 홀을 통해 상기 p형 몸체 내의 상기 n+ 영역과 상기 p+ 영역 그리고 상기 n- 에피층 내의 상기 p++ 영역과 개별적으로 연결되도록 형성된 복수의 전극으로 이루어진 전력 트랜지스터가 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
제5도는 과전류를 감지하기 위해 센스 FET를 사용한 경우의 등가회로도이고, 제6도는 과전류를 감지하기 위해 센스 IGBT를 사용한 경우의 등가회로도로서, 도면에 도시된 바와 같이 메인 FET(31, 31')나 메인 IGBT(41, 41')는 수천∼수십만 개의 셀을 가지며, 센스 FET 부분(32, 32')와 센스 IGBT(42, 42')는 수십∼수백 개의 셀로 구성하여 M:N의 셀 구성비를 가진다.
제3도는 본 발명의 일 실시예에 의해 제5도의 회로소자를 집적시킨 구조의 수직 단면도이고, 제4도는 본 발명의 다른 실시예에 의해 제6도의 회로 소자를 집적시킨 구조의 수직 단면도로서, 도면상에서는 각각의 1개의 셀에 대한 구조를 나타내고 있다.
제3도를 참조하면, 본 발명의 제1 실시예에서 제시된 전력 트랜지스터는 n+ 반도체 기판(1)에는 소정의 두께와 농도를 가진 n- 에피층(2)이 형성되어 있고, 상기 n- 에피층(2) 내에는 상기 에피층(2)의 표면에 대해 소정 깊이의 접합 깊이를 갖는 p형 몸체(4), (5), (4'), (5')와 p++ 영역(6)이 상기 p++ 영역(6)을 사이에 두고 그 양측에 p형 몸체가 배치되도록 형성되어 있으며, 상기 p형 몸체(4), (5), (4'), (5') 내에는 p형 몸체의 표면에 대해 소정의 접합 깊이를 갖는 n+ 영역(13, 13')이 형성되어 있고, n- 에피층(2) 위에는 선택적으로 얇은 산화막(3)이 소정의 두께로 형성되어 있으며, 상기 산화막(3) 위에는 선택적으로 n+폴리(7), p+ 폴리(9)가 형성되어 있고, 그 위에는 PSG 재질의 절역만(10)이 선택적으로 형성되어 있으며, 상기 결과물 상에는 상기 절연막(10)을 관통하여 형성된 콘택 홀을 통해 상기 P형 몸체(4), (5), (4'), (5') 내의 상기 n+ 영역(13)과 상기 p+ 영역(5) 그리고 상기 n- 에피층(2) 내의 상기 p++ 영역(6)과 개별적으로 연결되도록 복수의 전극(11), (12), (11')이 형성된 구조로 구성되어 있음을 알 수 있다. 이때, 상기 p++ 영역(6)의 접합 깊이는 p형 몸체의 p+ 영역(5, 5')보다 깊게 형성된다.
본 발명에서는 과전압 보호용 확산 다이오드(33')를 집적하는데 있어 종래 기술에서 문제가 된 메인 FET셀(31')와 센스 FET셀(32') 사이의 표면에서 작용하는 기생 저항을 최대한 억제하기 위하여 이들 사이에 집적하였다. 즉, 확산 다이오드(33')와 폴리 다이오드(34')는 도면에 나타내지는 않았지만 센스 FET(32') 주의를 둘러싸인 상태로 구성된다. 이에 따라 폴리 게이트(7)에 바이어스 인가시 p- 폴리(8) 부분은 게이트인 n+ 폴리(7)와 역방향의 다이오드 특성을 가지기 때문에 이 p- 폴리(8) 부분의 게이트 전압에 영향을 받지 않게 되어 이 부분의 n- 에피층(2) 표면에서 발생하는 전자의 쌓임 현상은 없으며, 또한 이들 사이를 확산 다이오드(33')의 p++ 영역(6)이 절연시키는 역할을 하므로 이때, 제5도에 제시된 과전압 보호용 확산 다이오드(33)의 내압은 메인FET(31)와 센스 FET(32)의 내압보다는 작아야 과전압 보호기능을 수행할 수가 있으므로, 본 발명에서는 이들 FET(31), (32)보다 작은 내압을 가지는 과전압 보호용 다이오드(33)를 구현하기 위해 제3도의 구조와 같이 확산 다이오드(33')의 p++ 영역(6)의 접합 깊이를 메인 FET(31')와 센서 FET(32')의 p형 몸체의 p+ 영역(5), (5')들의 접합 길이보다 깊게 하여 FET(31', 32')의 내압보다 작게 되도록 하였다.
통상적으로, 파워 디바이스의 내압은 n-층(2)의 농도 및 접합 부분과 n- 에피층(2) 간의 거리(즉, p형 몸체와 n- 에피층 간의 거리, p++ 영역과 n- 에피층 간의 거리)인 두께(T1), (T2)에 의해 결정되므로, 일반적으로 디바이스의 내압을 설계 할 때는 Rds(on)(IGBT의 경우 Vce(sat)) 등을 고려하여 적정의 n- 에피층 농도가 선택되면 내압은 에피층(2)의 두께로 좌우되어 얻을 수 있도록 한다.
따라서, 본 발명에서와 같은 구조에서는 확산 다이오드(33')의 내압이 메인 FET(31')와 센서 FET(32')의 내압보다 작기 때문에 효율적인 과전압 보호기능을 가질 수 있게 된다.
제5도의 다이오드(D2)는 제3도와 같이 폴리 다이오드(34')로 구성하였으며, 폴리 다이오드(34')의 n+ 폴리(7)(7')는 폴리 게이트로 사용하며, p+ 폴리(8), (9)는 전극(12)에 의해 확산 다이오드의 p++ 영역(6)과 연결되도록 이루어져 있다.
한편 본 발명의 다른 실시예로서, 상기 기술은 스마트 IGBT에도 적용 가능한데 제4도에는 제6도의 스마트 IGBT로 구성되는 회로(200)의 메인 IGBT(41)와 센스 IGBT(42) 및 과전압 보호 다이오드를 집적한 구조의 전력 트랜지스터를 도시한 단면도가 제시되어 있다.
상기 단면도를 참조하면, 스마트 IGBT는 반도체 기판이 p+층(1A)와 n+층(1B)으로 구성되어 있다는 점을 제외하고는 전력 MOSFET와 기본 구조가 동일함을 알 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 과전류 및 과전압 보호 기능을 갖는 스마트 전력 소자의 구조를 다소 변경해줌으로써, 감지 전류의 정확도를 향상시키면서 과전압 보호 기능을 효율적으로 수행할 수 있게 되므로, 고신뢰성의 디바이스를 구현할 수 있게 된다.

Claims (6)

  1. 다수 개의 셀로 구성된 주전류가 흐르는 주반도체 장치와, 상기 주반도체 장치와 미러로 연결되어 상기 주전류를 소정의 비율로 감지하는 감지장치와, 상기 반도체 장치와 연결되는 과전압 보호용 소자를 구비한 전력 소자에 있어서, 상기 과전압 보호용 소자를 상기 주반도체 장치와 상기 감지장치 사이에 형성한 것을 특징으로 하는 전력 트랜지스터.
  2. 제1항에 있어서, 상기 과전압 보호용 소자는 확산 다이오드와 폴리 다이오드를 복합으로 연결하여 구성한 것을 특징으로 하는 전력 트랜지스터.
  3. 제1항에 있어서, 상기 주반도체 장치와 상기 감지장치를 모스 FET로 구성한 것을 특징으로 하는 전력 트랜지스터.
  4. 제1항에 있어서, 상기 주반도체 장치와 상기 감지장치를 모스 IGBT로 구성한 것을 특징으로 하는 전력 트랜지스터.
  5. 반도체 기판 반도체 기판 상에 형성된 n- 에피층과; 상기 n- 에피층의 표면으로부터 소정의 접합 깊이를 가지도록 서로 소정 간격 이격된 상태로 상기 n- 에피층 내의 소정 부분에 형성되며, p+ 영역을 사이에 두고 그 측면을 따라 p- 영역이 둘러싸는 구조를 갖는 p형 몸체와; 상기 p형 몸체의 표면으로부터 소정의 접합 깊이를 가지도록 그 내부 소정 부분에 형성된 n+ 영역과; 상기 n- 에피층의 표면으로부터 소정의 접합 깊이를 가지도록 상기 p형 몸체 사이의 상기 n- 에피층 내부에 형성된 p++ 영역과; 상기 p+ 영역과 상기 n+ 영역 및 상기 p++ 영역의 표면이 각각 소정 부분 노출되도록 상기 기판 상에 형성된 산화막과; 상기 산화막 상에 형성되며, n+ 영역의 측면에 p- 폴리/p+ 폴리가 접합되는 구조를 갖는 n+폴리/p-폴리/p+폴리와; 상기 결과물 상에 형성된 절연막; 및 상기 절연막을 관통하여 형성된 콘택 홀을 통해 상기 p형 몸체 내의 상기 n+ 영역과 상기 p+ 영역 그리고 상기 n- 에피층 내의 상기 p++ 영역과 개별적으로 연결되도록 형성된 복수의 전극으로 이루어진 것을 특징으로 하는 전력 트랜지스터.
  6. 제5항에 있어서, 상기 p++ 영역의 접합 깊이가 상기 p형 몸체를 구성하는 상기 p+ 영역의 접합 깊이보다 깊은 것을 특징으로 하는 전력 트랜지스터.
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