JPH0642554B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0642554B2 JPH0642554B2 JP61150676A JP15067686A JPH0642554B2 JP H0642554 B2 JPH0642554 B2 JP H0642554B2 JP 61150676 A JP61150676 A JP 61150676A JP 15067686 A JP15067686 A JP 15067686A JP H0642554 B2 JPH0642554 B2 JP H0642554B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- region
- conductivity type
- buried
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 32
- 238000002955 isolation Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 208000019300 CLIPPERS Diseases 0.000 description 1
- 208000021930 chronic lymphocytic inflammation with pontine perivascular enhancement responsive to steroids Diseases 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、埋込ツェナ・ダイオードを構成一素子とす
る回路を備えた半導体装置に関するものである。
る回路を備えた半導体装置に関するものである。
ツェナ・ダイオードは、定電圧回路、電源回路、クリッ
パ回路、保護回路などに広く使用されている。
パ回路、保護回路などに広く使用されている。
P+領域、N+領域を拡散で形成したツェナ・ダイオー
ドでは、表面でブレークダウンを生ずるために、ドリフ
ト、ノイズが多い。
ドでは、表面でブレークダウンを生ずるために、ドリフ
ト、ノイズが多い。
この欠点を除くために、従来、接合部を埋込構造とする
方法が採られることがある。
方法が採られることがある。
従来のインプラントを用いる埋込ツェナ・ダイオード
は、シリーズ抵抗が大きくなり、電圧安定度が悪い。ま
た、ツェナ電流制限抵抗は埋込ツェナ・ダイオードのア
イランドと別個の領域に配置する構造のために、チップ
面積が大きくなるという問題があった。
は、シリーズ抵抗が大きくなり、電圧安定度が悪い。ま
た、ツェナ電流制限抵抗は埋込ツェナ・ダイオードのア
イランドと別個の領域に配置する構造のために、チップ
面積が大きくなるという問題があった。
この発明は、上記問題を解消するためになされたもの
で、基準電圧等を発生させるツェナ・ダイオードのツェ
ナ電圧を精度良く、かつチップ面積を小さくできる埋込
ツェナ・ダイオードを構成一素子とする回路を備えた半
導体装置を提供することを目的とする。
で、基準電圧等を発生させるツェナ・ダイオードのツェ
ナ電圧を精度良く、かつチップ面積を小さくできる埋込
ツェナ・ダイオードを構成一素子とする回路を備えた半
導体装置を提供することを目的とする。
この発明の半導体装置は、上記目的を達成するために、
半導体基板上に形成された一導電型の半導体層を逆導電
型の分離領域が取り囲んで形成した半導体領域と、前記
半導体基板と前記半導体層との間に埋め込まれた一導電
型の埋込層とを備えた半導体装置において、前記半導体
領域を一導電型の第一、第二の半導体領域に分離する逆
導電型の第三の半導体領域を備えたことと、該第三の半
導体領域は前記分離領域と同電位としたことと、前記埋
込層が前記第一、第二、第三の半導体領域に接し、該埋
込層と第三の半導体領域とでPN接合を形成し、該PN
接合が構成するツェナ・ダイオードの電流供給端子を前
記第一の半導体領域に形成し、電圧出力端子を前記第二
の半導体領域に形成したことを特徴とするものである。
半導体基板上に形成された一導電型の半導体層を逆導電
型の分離領域が取り囲んで形成した半導体領域と、前記
半導体基板と前記半導体層との間に埋め込まれた一導電
型の埋込層とを備えた半導体装置において、前記半導体
領域を一導電型の第一、第二の半導体領域に分離する逆
導電型の第三の半導体領域を備えたことと、該第三の半
導体領域は前記分離領域と同電位としたことと、前記埋
込層が前記第一、第二、第三の半導体領域に接し、該埋
込層と第三の半導体領域とでPN接合を形成し、該PN
接合が構成するツェナ・ダイオードの電流供給端子を前
記第一の半導体領域に形成し、電圧出力端子を前記第二
の半導体領域に形成したことを特徴とするものである。
第1図(a),(b)はこの発明の一実施例を示す平面図、断
面図、第2図は第1図(a),(b)に示す部分の等価回路を
示す回路図である。
面図、第2図は第1図(a),(b)に示す部分の等価回路を
示す回路図である。
図において1はN+埋込層、2はNエピタキシャル層、
3はP+アイソレーション領域、4はN+埋込層の一部
に接合するP+アイソレーション領域、5,6はN+拡
散領域、7は保護膜、8は電流供給端子、9は電圧出力
端子、10は埋込ツェナ・ダイオード、11はツェナ電
流制限抵抗、12は寄生抵抗である。
3はP+アイソレーション領域、4はN+埋込層の一部
に接合するP+アイソレーション領域、5,6はN+拡
散領域、7は保護膜、8は電流供給端子、9は電圧出力
端子、10は埋込ツェナ・ダイオード、11はツェナ電
流制限抵抗、12は寄生抵抗である。
P+アイソレーション領域4とN+埋込層1で、A部分
でジャンクションブレークダウンを生ずる埋込ツェナ・
ダイオード10が形成され、P+アイソレーション領域
3で囲われたアイランド内に電流供給端子8、電圧出力
端子9を設けると、電流供給端子8とN+埋込層1の間
のNエピタキシャル層2の抵抗Rz11がツェナ電流を制
限することになる。電圧出力端子9側にできる寄生抵抗
Ro12は、高いインピーダンスで受ければ、電圧降下は
無視できる。
でジャンクションブレークダウンを生ずる埋込ツェナ・
ダイオード10が形成され、P+アイソレーション領域
3で囲われたアイランド内に電流供給端子8、電圧出力
端子9を設けると、電流供給端子8とN+埋込層1の間
のNエピタキシャル層2の抵抗Rz11がツェナ電流を制
限することになる。電圧出力端子9側にできる寄生抵抗
Ro12は、高いインピーダンスで受ければ、電圧降下は
無視できる。
この構造では、埋込部分でブレークダウンを生ずるため
に、低ドリフト、低ノイズとなるとともに、ツェナ電流
制限抵抗をN+埋込層1と電流供給端子8の間のNエピ
タキシャル層2で形成しているため、チップ面積が小さ
くなる。
に、低ドリフト、低ノイズとなるとともに、ツェナ電流
制限抵抗をN+埋込層1と電流供給端子8の間のNエピ
タキシャル層2で形成しているため、チップ面積が小さ
くなる。
また、埋込ツェナ・ダイオードを埋込層とアイソレーシ
ョン領域で形成したので、特別にプロセス工程が増大す
るということがない。
ョン領域で形成したので、特別にプロセス工程が増大す
るということがない。
この発明によれば、以上のとおり、プロセス工程を増や
すことなく、低ドリフト、低ノイズを実現することがで
き、かつ、ツェナ電流制限抵抗をN+埋込層1と電流供
給端子8の間のNエピタキシャル層2で形成しているの
で、チップ面積が小さくなるという効果がある。
すことなく、低ドリフト、低ノイズを実現することがで
き、かつ、ツェナ電流制限抵抗をN+埋込層1と電流供
給端子8の間のNエピタキシャル層2で形成しているの
で、チップ面積が小さくなるという効果がある。
第1図(a),(b)はこの発明の一実施例を示す平面図、断
面図、第2図は第1図(a),(b)に示す部分の等価回路を
示す回路図である。 1…N+埋込層、2…Nエピタキシャル層、3,4…P
+アイソレーション領域、5,6…N+拡散領域、7…
保護膜、8…電流供給端子、9…電圧出力端子、10…
埋込ツェナ・ダイオード、11…ツェナ電流制限抵抗、
12…寄生抵抗。 なお同一符号が同一部分を示す。
面図、第2図は第1図(a),(b)に示す部分の等価回路を
示す回路図である。 1…N+埋込層、2…Nエピタキシャル層、3,4…P
+アイソレーション領域、5,6…N+拡散領域、7…
保護膜、8…電流供給端子、9…電圧出力端子、10…
埋込ツェナ・ダイオード、11…ツェナ電流制限抵抗、
12…寄生抵抗。 なお同一符号が同一部分を示す。
Claims (1)
- 【請求項1】半導体基板上に形成された一導電型の半導
体層を逆導電型の分離領域が取り囲んで形成した半導体
領域と、前記半導体基板と前記半導体層との間に埋め込
まれた一導電型の埋込層とを備えた半導体装置におい
て、 前記半導体領域を一導電型の第一、第二の半導体領域に
分離する逆導電型の第三の半導体領域を備えたことと、 該第三の半導体領域は前記分離領域と同電位としたこと
と、 前記埋込層が前記第一、第二、第三の半導体領域に接
し、該埋込層と第三の半導体領域とでPN接合を形成
し、該PN接合が構成するツェナ・ダイオードの電流供
給端子を前記第一の半導体領域に形成し、電圧出力端子
を前記第二の半導体領域に形成したことを特徴とする半
導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61150676A JPH0642554B2 (ja) | 1986-06-28 | 1986-06-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61150676A JPH0642554B2 (ja) | 1986-06-28 | 1986-06-28 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS637671A JPS637671A (ja) | 1988-01-13 |
JPH0642554B2 true JPH0642554B2 (ja) | 1994-06-01 |
Family
ID=15502035
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61150676A Expired - Fee Related JPH0642554B2 (ja) | 1986-06-28 | 1986-06-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0642554B2 (ja) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4405933A (en) * | 1981-02-04 | 1983-09-20 | Rca Corporation | Protective integrated circuit device utilizing back-to-back zener diodes |
JPS60123070A (ja) * | 1983-12-08 | 1985-07-01 | Nec Corp | 半導体装置 |
-
1986
- 1986-06-28 JP JP61150676A patent/JPH0642554B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPS637671A (ja) | 1988-01-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3342918B2 (ja) | 集積回路における静電的放電に対してパッドを保護するためのダイオード構造 | |
JPS6358380B2 (ja) | ||
JPH0324791B2 (ja) | ||
JPS61296770A (ja) | 絶縁ゲ−ト電界効果型半導体装置 | |
JP3018417B2 (ja) | 集積回路用保護装置 | |
JPH0642554B2 (ja) | 半導体装置 | |
JPH01214055A (ja) | 静電破壊保護装置 | |
JP3211871B2 (ja) | 入出力保護回路 | |
JPS6230703B2 (ja) | ||
US5245211A (en) | Device for the protection against breakdown of an n+ type diffused region inserted in vertical-type semiconductor integrated power structure | |
KR100190352B1 (ko) | 기생전류에 보호되는 수직형 모놀리식 반도체 전력소자 | |
JPH04139758A (ja) | 半導体装置およびその製造方法 | |
JP3236290B2 (ja) | 半導体集積回路 | |
JPS6060753A (ja) | 半導体装置 | |
JPS62104068A (ja) | 半導体集積回路装置 | |
KR950005470B1 (ko) | 정전기특성이 개선된 반도체장치 | |
JPS6156458A (ja) | 半導体装置 | |
JPS627160A (ja) | 半導体装置 | |
JPS60254651A (ja) | Cmos回路の入力保護回路 | |
JPH0629466A (ja) | 半導体集積回路 | |
JP2830092B2 (ja) | 半導体装置の静電保護素子 | |
JPH0475660B2 (ja) | ||
JPS60123070A (ja) | 半導体装置 | |
JPS60130156A (ja) | 半導体装置 | |
JPS63169079A (ja) | 低ドリフトeboツェナー及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |