JPH0642554B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0642554B2 JPH0642554B2 JP61150676A JP15067686A JPH0642554B2 JP H0642554 B2 JPH0642554 B2 JP H0642554B2 JP 61150676 A JP61150676 A JP 61150676A JP 15067686 A JP15067686 A JP 15067686A JP H0642554 B2 JPH0642554 B2 JP H0642554B2
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- semiconductor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、埋込ツェナ・ダイオードを構成一素子とす
る回路を備えた半導体装置に関するものである。
る回路を備えた半導体装置に関するものである。
ツェナ・ダイオードは、定電圧回路、電源回路、クリッ
パ回路、保護回路などに広く使用されている。
パ回路、保護回路などに広く使用されている。
Ｐ＋領域、Ｎ＋領域を拡散で形成したツェナ・ダイオー
ドでは、表面でブレークダウンを生ずるために、ドリフ
ト、ノイズが多い。
ドでは、表面でブレークダウンを生ずるために、ドリフ
ト、ノイズが多い。
この欠点を除くために、従来、接合部を埋込構造とする
方法が採られることがある。
方法が採られることがある。
従来のインプラントを用いる埋込ツェナ・ダイオード
は、シリーズ抵抗が大きくなり、電圧安定度が悪い。ま
た、ツェナ電流制限抵抗は埋込ツェナ・ダイオードのア
イランドと別個の領域に配置する構造のために、チップ
面積が大きくなるという問題があった。
は、シリーズ抵抗が大きくなり、電圧安定度が悪い。ま
た、ツェナ電流制限抵抗は埋込ツェナ・ダイオードのア
イランドと別個の領域に配置する構造のために、チップ
面積が大きくなるという問題があった。
この発明は、上記問題を解消するためになされたもの
で、基準電圧等を発生させるツェナ・ダイオードのツェ
ナ電圧を精度良く、かつチップ面積を小さくできる埋込
ツェナ・ダイオードを構成一素子とする回路を備えた半
導体装置を提供することを目的とする。
で、基準電圧等を発生させるツェナ・ダイオードのツェ
ナ電圧を精度良く、かつチップ面積を小さくできる埋込
ツェナ・ダイオードを構成一素子とする回路を備えた半
導体装置を提供することを目的とする。
この発明の半導体装置は、上記目的を達成するために、
半導体基板上に形成された一導電型の半導体層を逆導電
型の分離領域が取り囲んで形成した半導体領域と、前記
半導体基板と前記半導体層との間に埋め込まれた一導電
型の埋込層とを備えた半導体装置において、前記半導体
領域を一導電型の第一、第二の半導体領域に分離する逆
導電型の第三の半導体領域を備えたことと、該第三の半
導体領域は前記分離領域と同電位としたことと、前記埋
込層が前記第一、第二、第三の半導体領域に接し、該埋
込層と第三の半導体領域とでＰＮ接合を形成し、該ＰＮ
接合が構成するツェナ・ダイオードの電流供給端子を前
記第一の半導体領域に形成し、電圧出力端子を前記第二
の半導体領域に形成したことを特徴とするものである。
半導体基板上に形成された一導電型の半導体層を逆導電
型の分離領域が取り囲んで形成した半導体領域と、前記
半導体基板と前記半導体層との間に埋め込まれた一導電
型の埋込層とを備えた半導体装置において、前記半導体
領域を一導電型の第一、第二の半導体領域に分離する逆
導電型の第三の半導体領域を備えたことと、該第三の半
導体領域は前記分離領域と同電位としたことと、前記埋
込層が前記第一、第二、第三の半導体領域に接し、該埋
込層と第三の半導体領域とでＰＮ接合を形成し、該ＰＮ
接合が構成するツェナ・ダイオードの電流供給端子を前
記第一の半導体領域に形成し、電圧出力端子を前記第二
の半導体領域に形成したことを特徴とするものである。
第１図(a)，(b)はこの発明の一実施例を示す平面図、断
面図、第２図は第１図(a)，(b)に示す部分の等価回路を
示す回路図である。
面図、第２図は第１図(a)，(b)に示す部分の等価回路を
示す回路図である。
図において１はＮ＋埋込層、２はＮエピタキシャル層、
３はＰ＋アイソレーション領域、４はＮ＋埋込層の一部
に接合するＰ＋アイソレーション領域、５，６はＮ＋拡
散領域、７は保護膜、８は電流供給端子、９は電圧出力
端子、１０は埋込ツェナ・ダイオード、１１はツェナ電
流制限抵抗、１２は寄生抵抗である。
３はＰ＋アイソレーション領域、４はＮ＋埋込層の一部
に接合するＰ＋アイソレーション領域、５，６はＮ＋拡
散領域、７は保護膜、８は電流供給端子、９は電圧出力
端子、１０は埋込ツェナ・ダイオード、１１はツェナ電
流制限抵抗、１２は寄生抵抗である。
Ｐ＋アイソレーション領域４とＮ＋埋込層１で、Ａ部分
でジャンクションブレークダウンを生ずる埋込ツェナ・
ダイオード１０が形成され、Ｐ＋アイソレーション領域
３で囲われたアイランド内に電流供給端子８、電圧出力
端子９を設けると、電流供給端子８とＮ＋埋込層１の間
のＮエピタキシャル層２の抵抗Rz１１がツェナ電流を制
限することになる。電圧出力端子９側にできる寄生抵抗
Ro１２は、高いインピーダンスで受ければ、電圧降下は
無視できる。
でジャンクションブレークダウンを生ずる埋込ツェナ・
ダイオード１０が形成され、Ｐ＋アイソレーション領域
３で囲われたアイランド内に電流供給端子８、電圧出力
端子９を設けると、電流供給端子８とＮ＋埋込層１の間
のＮエピタキシャル層２の抵抗Rz１１がツェナ電流を制
限することになる。電圧出力端子９側にできる寄生抵抗
Ro１２は、高いインピーダンスで受ければ、電圧降下は
無視できる。
この構造では、埋込部分でブレークダウンを生ずるため
に、低ドリフト、低ノイズとなるとともに、ツェナ電流
制限抵抗をＮ＋埋込層１と電流供給端子８の間のＮエピ
タキシャル層２で形成しているため、チップ面積が小さ
くなる。
に、低ドリフト、低ノイズとなるとともに、ツェナ電流
制限抵抗をＮ＋埋込層１と電流供給端子８の間のＮエピ
タキシャル層２で形成しているため、チップ面積が小さ
くなる。
また、埋込ツェナ・ダイオードを埋込層とアイソレーシ
ョン領域で形成したので、特別にプロセス工程が増大す
るということがない。
ョン領域で形成したので、特別にプロセス工程が増大す
るということがない。
この発明によれば、以上のとおり、プロセス工程を増や
すことなく、低ドリフト、低ノイズを実現することがで
き、かつ、ツェナ電流制限抵抗をＮ＋埋込層１と電流供
給端子８の間のＮエピタキシャル層２で形成しているの
で、チップ面積が小さくなるという効果がある。
すことなく、低ドリフト、低ノイズを実現することがで
き、かつ、ツェナ電流制限抵抗をＮ＋埋込層１と電流供
給端子８の間のＮエピタキシャル層２で形成しているの
で、チップ面積が小さくなるという効果がある。
第１図(a)，(b)はこの発明の一実施例を示す平面図、断
面図、第２図は第１図(a)，(b)に示す部分の等価回路を
示す回路図である。 １…Ｎ＋埋込層、２…Ｎエピタキシャル層、３，４…Ｐ
＋アイソレーション領域、５，６…Ｎ＋拡散領域、７…
保護膜、８…電流供給端子、９…電圧出力端子、１０…
埋込ツェナ・ダイオード、１１…ツェナ電流制限抵抗、
１２…寄生抵抗。 なお同一符号が同一部分を示す。
面図、第２図は第１図(a)，(b)に示す部分の等価回路を
示す回路図である。 １…Ｎ＋埋込層、２…Ｎエピタキシャル層、３，４…Ｐ
＋アイソレーション領域、５，６…Ｎ＋拡散領域、７…
保護膜、８…電流供給端子、９…電圧出力端子、１０…
埋込ツェナ・ダイオード、１１…ツェナ電流制限抵抗、
１２…寄生抵抗。 なお同一符号が同一部分を示す。
Claims (1)
- 【請求項１】半導体基板上に形成された一導電型の半導
体層を逆導電型の分離領域が取り囲んで形成した半導体
領域と、前記半導体基板と前記半導体層との間に埋め込
まれた一導電型の埋込層とを備えた半導体装置におい
て、 前記半導体領域を一導電型の第一、第二の半導体領域に
分離する逆導電型の第三の半導体領域を備えたことと、 該第三の半導体領域は前記分離領域と同電位としたこと
と、 前記埋込層が前記第一、第二、第三の半導体領域に接
し、該埋込層と第三の半導体領域とでＰＮ接合を形成
し、該ＰＮ接合が構成するツェナ・ダイオードの電流供
給端子を前記第一の半導体領域に形成し、電圧出力端子
を前記第二の半導体領域に形成したことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150676A JPH0642554B2 (ja) | 1986-06-28 | 1986-06-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150676A JPH0642554B2 (ja) | 1986-06-28 | 1986-06-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS637671A JPS637671A (ja) | 1988-01-13 |
| JPH0642554B2 true JPH0642554B2 (ja) | 1994-06-01 |
Family
ID=15502035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61150676A Expired - Fee Related JPH0642554B2 (ja) | 1986-06-28 | 1986-06-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642554B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4405933A (en) * | 1981-02-04 | 1983-09-20 | Rca Corporation | Protective integrated circuit device utilizing back-to-back zener diodes |
| JPS60123070A (ja) * | 1983-12-08 | 1985-07-01 | Nec Corp | 半導体装置 |
-
1986
- 1986-06-28 JP JP61150676A patent/JPH0642554B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS637671A (ja) | 1988-01-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |