JPS61225875A - サ−ジ吸収用半導体装置 - Google Patents
サ−ジ吸収用半導体装置Info
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- JPS61225875A JPS61225875A JP6622485A JP6622485A JPS61225875A JP S61225875 A JPS61225875 A JP S61225875A JP 6622485 A JP6622485 A JP 6622485A JP 6622485 A JP6622485 A JP 6622485A JP S61225875 A JPS61225875 A JP S61225875A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、低いブレークダウン電圧を有する薄型のサー
ジ吸収用半導体素子であり、特にＬＳ Ｉｔ−搭載した
ＩＣカード等のＬＳＩ化通信装置に接続してＬＳＩ’ｔ
−静電気から防護するのに好適なサージ吸収用半導体装
置に関する。
ジ吸収用半導体素子であり、特にＬＳ Ｉｔ−搭載した
ＩＣカード等のＬＳＩ化通信装置に接続してＬＳＩ’ｔ
−静電気から防護するのに好適なサージ吸収用半導体装
置に関する。
従来、サージ吸収用防護素子としては種々な文献から知
られているように、避雷管（例えは、黒沢、土豪、根岸
二通信用ガス人避雷管、日本電信電話公社電気通信研究
所研究実用化報告、ｖｏｌ、３０．４５ 、Ｐ−１２２
９〜１２４２．１９８１ ）、酸化亜鉛バリスタ、ツェ
ナーダイオード、アバランシェダイオード、ダイオード
バリスタ（平岡、佐野、金森：サージ防農用半導体素子
、日本電信電話公社、電気通信研究所研究実用化報告、
ｖｏｌ、３０．４５．ｐ、 １２５７〜１２６７、１９
８１）などがおる。
られているように、避雷管（例えは、黒沢、土豪、根岸
二通信用ガス人避雷管、日本電信電話公社電気通信研究
所研究実用化報告、ｖｏｌ、３０．４５ 、Ｐ−１２２
９〜１２４２．１９８１ ）、酸化亜鉛バリスタ、ツェ
ナーダイオード、アバランシェダイオード、ダイオード
バリスタ（平岡、佐野、金森：サージ防農用半導体素子
、日本電信電話公社、電気通信研究所研究実用化報告、
ｖｏｌ、３０．４５．ｐ、 １２５７〜１２６７、１９
８１）などがおる。
避雷管は電極間のギャップの距離、封入ガス圧力など全
調整することによシ、そのサージ抑圧電圧の大きさが決
められる。
調整することによシ、そのサージ抑圧電圧の大きさが決
められる。
酸化亜鉛バリスタはその厚さなどを調整することにより
、そのサージ抑圧電圧の大きさが決められる。
、そのサージ抑圧電圧の大きさが決められる。
ダイオードバリスタはシリコンのバルク内に形成される
１個のＰＮ接合の順方向特性を利用するものであシ、１
個のＰＮ接合のブレークダウン電圧が約０，８Ｖ程度で
あるので、サージ抑圧電圧の調整はＰＮ接合の多層化に
より実現できる。
１個のＰＮ接合の順方向特性を利用するものであシ、１
個のＰＮ接合のブレークダウン電圧が約０，８Ｖ程度で
あるので、サージ抑圧電圧の調整はＰＮ接合の多層化に
より実現できる。
ツェナーダイオード、アバランシェダイオード等では、
ＰＮ接合近傍の不純物濃度勾配の調整によって所要のブ
レークダウ／電圧全実現できる。
ＰＮ接合近傍の不純物濃度勾配の調整によって所要のブ
レークダウ／電圧全実現できる。
ところで、ＩＣカードに搭載するための防護素子に要求
される主な特性は次のようなものでおる。
される主な特性は次のようなものでおる。
■電気的％性；ブレークダウン電圧が６〜７ｖ、しかも
正極性、負極性のいずれのサージに対しても確実に動作
する双方向特性を有していること、また静電容量は制御
信号に対し十分に小さい値であること。
正極性、負極性のいずれのサージに対しても確実に動作
する双方向特性を有していること、また静電容量は制御
信号に対し十分に小さい値であること。
■機械的特性：ＬＳＩの厚さと同程度の６００〜４００
−の厚みであること。
−の厚みであること。
このような要求に対して、前記の防護素子は次の欠点を
有している０ブレークダウン電圧の最小値はｎ＊’ｔ、
酸化亜鉛バリスタではｉ！１０Ｖ以上と高く、これよシ
低いブレークダウン電圧を有するものは存在しない〇 一方、ダイオードバリスタでブレークダウン電圧６〜７
Ｖ’ｔ−実現するためには８層程度の積み重ねが必要と
なる。この場合には動作抵抗が増加してサージ電流通過
時の電圧降下分が大きくなり、サージ抑圧電圧が上昇す
るので適切でない、また多層化により薄形化が困難とな
る。
有している０ブレークダウン電圧の最小値はｎ＊’ｔ、
酸化亜鉛バリスタではｉ！１０Ｖ以上と高く、これよシ
低いブレークダウン電圧を有するものは存在しない〇 一方、ダイオードバリスタでブレークダウン電圧６〜７
Ｖ’ｔ−実現するためには８層程度の積み重ねが必要と
なる。この場合には動作抵抗が増加してサージ電流通過
時の電圧降下分が大きくなり、サージ抑圧電圧が上昇す
るので適切でない、また多層化により薄形化が困難とな
る。
ツェナーダイオード・アバランシェダイオードでは低電
圧化・薄形化が可能でるり、市販もされているが、同一
半導体基板上に双方向特性を有する防護素子を集積化し
たもの社未だ無い。
圧化・薄形化が可能でるり、市販もされているが、同一
半導体基板上に双方向特性を有する防護素子を集積化し
たもの社未だ無い。
１導電型の第１０半導体領域に、この第１の半導体領域
の一部分が介在するように反対導電型の第２の半導体領
域を形成すると共に、その第２の半導体領域の囲シに第
２の半導体領域と同一の導１！戯の第３の半導体領域を
存在させたこと全基本としている。
の一部分が介在するように反対導電型の第２の半導体領
域を形成すると共に、その第２の半導体領域の囲シに第
２の半導体領域と同一の導１！戯の第３の半導体領域を
存在させたこと全基本としている。
この様な構造を基本としているΩで、前記第２の半導体
領域が少くとも２つ存在し、また前記第３の半導体領域
の不純物濃度がそれと同等以下で深く形成されていれば
、第２の半導体領域で決められる安定な双方向のブレー
クダウン電圧を有する十分に薄いサージ吸収用半導体装
置を得ることが可能であり、また第３の半導体領域によ
ってサージ電流が第２の半導体領域の互いに近い側に集
中して流れないようにされるので、動作抵抗が小さく、
サージ抑圧電圧全所要値に制限できる。
領域が少くとも２つ存在し、また前記第３の半導体領域
の不純物濃度がそれと同等以下で深く形成されていれば
、第２の半導体領域で決められる安定な双方向のブレー
クダウン電圧を有する十分に薄いサージ吸収用半導体装
置を得ることが可能であり、また第３の半導体領域によ
ってサージ電流が第２の半導体領域の互いに近い側に集
中して流れないようにされるので、動作抵抗が小さく、
サージ抑圧電圧全所要値に制限できる。
更に、前記第２の半導体領域と第３の半導体領域間に第
１の半導体領域の一部分を介在させ、同心状に配置する
ことによって、サージ電流を均一に流すことが出来るの
で電流容量の大きいサージ吸収用半導体装置を実現でき
る。
１の半導体領域の一部分を介在させ、同心状に配置する
ことによって、サージ電流を均一に流すことが出来るの
で電流容量の大きいサージ吸収用半導体装置を実現でき
る。
また、複数のサージ吸収用半導体装置を同一半導体基板
上に集積化できるので、それぞれの電気的特性がほぼ同
一のものとなり、ＩＣカード等の実装容積の少ないもの
への搭載は容易となった。
上に集積化できるので、それぞれの電気的特性がほぼ同
一のものとなり、ＩＣカード等の実装容積の少ないもの
への搭載は容易となった。
先ず第１図Ｏｋ） ＣＢ）は本発明の第１の実施例を説
明する図である０ この実施例は、オフ図に示すような薄いカードの中に磁
気ストライプＳとエンボスＥと共存する形でＩＣモジュ
ールＭ？実装してなるＩＣカードＤのＩＣモジュールＭ
におけるＬＳ Ｉｔ−人体などからの静電気サージから
防謹するのに適した構成金有している０ 第１図において、１は厚さが４００−以下のＰ導電型の
シリコン半導体基板、２は比較的不純物濃度の高いＮ導
電型の半導体領域、３．６′は比較的不純物濃度の高い
Ｐ導電型の浅い半導体領域、４．４′は浅い半導体領域
６．６′の周囲に不純物濃度が低く、かつ半導体領域６
．６′よシ深＜ドープされて形成された環状の半導体領
域、５はｓｉｏ、膜のような絶縁膜、６は半導体領域３
と環状の半導体領域４とオーミツフコ／タフ）ｆ形成し
、絶縁膜５を延びる個別電極リード、７は個別電極リー
ド６上に形成された個別端子、８は半導体領域６′とそ
の環状の半導体領域４′とオーミックコンタクトを形成
し、絶縁膜５上を延びる共通電極リード、９は共通電極
り−ド８上に形成された共通端子でらる０半導体領域２
の中に互いに逆向きのサージ吸収用素子部ＳＤ、ＳＤ’
を同時に形成し、サージ吸収用素子部ＳＤ、ＳＤ’は半
導体領域２により結合され、その結果、電気的な特性と
しては双方向特性を示す。
明する図である０ この実施例は、オフ図に示すような薄いカードの中に磁
気ストライプＳとエンボスＥと共存する形でＩＣモジュ
ールＭ？実装してなるＩＣカードＤのＩＣモジュールＭ
におけるＬＳ Ｉｔ−人体などからの静電気サージから
防謹するのに適した構成金有している０ 第１図において、１は厚さが４００−以下のＰ導電型の
シリコン半導体基板、２は比較的不純物濃度の高いＮ導
電型の半導体領域、３．６′は比較的不純物濃度の高い
Ｐ導電型の浅い半導体領域、４．４′は浅い半導体領域
６．６′の周囲に不純物濃度が低く、かつ半導体領域６
．６′よシ深＜ドープされて形成された環状の半導体領
域、５はｓｉｏ、膜のような絶縁膜、６は半導体領域３
と環状の半導体領域４とオーミツフコ／タフ）ｆ形成し
、絶縁膜５を延びる個別電極リード、７は個別電極リー
ド６上に形成された個別端子、８は半導体領域６′とそ
の環状の半導体領域４′とオーミックコンタクトを形成
し、絶縁膜５上を延びる共通電極リード、９は共通電極
り−ド８上に形成された共通端子でらる０半導体領域２
の中に互いに逆向きのサージ吸収用素子部ＳＤ、ＳＤ’
を同時に形成し、サージ吸収用素子部ＳＤ、ＳＤ’は半
導体領域２により結合され、その結果、電気的な特性と
しては双方向特性を示す。
半導体領域２は分離領域としても作用し、同図（Ｂ）に
示すように５個−列に配列されるよう形成されている。
示すように５個−列に配列されるよう形成されている。
また各個別電極リード６及びその上に形成された各個別
端子７は互いに独立しており、オフ図に示すＩＣカード
ＤにおけるＩＣ七ジュールＭの各コンタクトＣに接続さ
れる。共通端子９はＩＣカードＤにおけるＩＣモジュー
ルＭＯＬＳＩの半導体基板に接続される。
端子７は互いに独立しており、オフ図に示すＩＣカード
ＤにおけるＩＣ七ジュールＭの各コンタクトＣに接続さ
れる。共通端子９はＩＣカードＤにおけるＩＣモジュー
ルＭＯＬＳＩの半導体基板に接続される。
斯かる構成のサージ吸収用半導体装置において、静電気
サージによりいずれかの個別端子７と共通端子９間の電
圧が設定ブレークダウン電圧、例えｔｆ６Ｖ’に超える
と、その電圧の極性によりサージ吸収用素子部ＳＤ、又
はＳ Ｄ’がブレークダウンシ、サージ電流は個別電極
リード６、半導体領域６、半導体領域２）及び半導体領
域６′ヲ介して共通電極り−ド８へ、或いはその逆方向
へ流れる。このようにして端子７と９の間は、常時はぼ
設定ブレークダウン電圧程度、又はそれ以下に抑圧され
る。ここで環状の半導体領域４．４′は前述からも分る
ように、半導体領域６．６′に比べて不純物濃度が低く
、かつ深くなるように形成（例えば数倍〜１０数倍）さ
れており、それらのＰＮ接合は半導体領域３．６′によ
るＰＮ接合に比べて高いブレークダウン電圧を有する０
従って、このサージ吸収用半導体装置のブレークダウン
電圧は半導体領域２と半導体領域３．３′の不純物濃度
、ドープの深さなどの条件によって決められるので、極
めて精度の高い双方向のブレークダウン電圧を得ること
ができるのは勿論のこと、深く形成された環状の半導体
領域４．４′がサージ電流の通路を制限する、つまシサ
ージ電流が半導体領域３．６′の互いに近い部分に集中
して流れようとするのを制限するので、サージ電流は半
導体領域６．３′及びそれらのＰＮ接合をほぼ全面に亘
って均一に流れ、従って電流容量を大きくできる。また
半導体領域２及び半導体領域６．３′は不純物濃度が比
較的高いので、動作抵抗が小さく、保護動作上好ましい
のは勿論のこと発熱を小さく抑制できる。
サージによりいずれかの個別端子７と共通端子９間の電
圧が設定ブレークダウン電圧、例えｔｆ６Ｖ’に超える
と、その電圧の極性によりサージ吸収用素子部ＳＤ、又
はＳ Ｄ’がブレークダウンシ、サージ電流は個別電極
リード６、半導体領域６、半導体領域２）及び半導体領
域６′ヲ介して共通電極り−ド８へ、或いはその逆方向
へ流れる。このようにして端子７と９の間は、常時はぼ
設定ブレークダウン電圧程度、又はそれ以下に抑圧され
る。ここで環状の半導体領域４．４′は前述からも分る
ように、半導体領域６．６′に比べて不純物濃度が低く
、かつ深くなるように形成（例えば数倍〜１０数倍）さ
れており、それらのＰＮ接合は半導体領域３．６′によ
るＰＮ接合に比べて高いブレークダウン電圧を有する０
従って、このサージ吸収用半導体装置のブレークダウン
電圧は半導体領域２と半導体領域３．３′の不純物濃度
、ドープの深さなどの条件によって決められるので、極
めて精度の高い双方向のブレークダウン電圧を得ること
ができるのは勿論のこと、深く形成された環状の半導体
領域４．４′がサージ電流の通路を制限する、つまシサ
ージ電流が半導体領域３．６′の互いに近い部分に集中
して流れようとするのを制限するので、サージ電流は半
導体領域６．３′及びそれらのＰＮ接合をほぼ全面に亘
って均一に流れ、従って電流容量を大きくできる。また
半導体領域２及び半導体領域６．３′は不純物濃度が比
較的高いので、動作抵抗が小さく、保護動作上好ましい
のは勿論のこと発熱を小さく抑制できる。
次に第２図によｐ本発明の第２の実施例を説明する。
この実施例では、半導体領域２の抵抗がサージ電流吸収
時における電圧−電流特性に大きく影響を及ぼすため、
半導体領域２の底部に領域２の不純物濃度より高い不純
物濃度を有するＮ導電をの埋込層１０を備えている０ ただし、半導体領域２と半導体領域６．３′間のＰＮ接
合のブレークダウン電圧に比べて、基板１と埋込層、１
０の間のＰＮ接合のブレークダウン電圧は十分大きい。
時における電圧−電流特性に大きく影響を及ぼすため、
半導体領域２の底部に領域２の不純物濃度より高い不純
物濃度を有するＮ導電をの埋込層１０を備えている０ ただし、半導体領域２と半導体領域６．３′間のＰＮ接
合のブレークダウン電圧に比べて、基板１と埋込層、１
０の間のＰＮ接合のブレークダウン電圧は十分大きい。
従って、サージ吸収時に大きな電流が半導体領域６．６
′間を流れても半導体領域２の横方向の電圧降下を低く
押えることができ、サージ吸収時における端子７．９間
の電圧の増大上抑制できる。そしてこの実施例では上述
したような半導体構造からなる同一のサージ吸収機能部
Ａ、Ｂｔ−２列に形成し、その中央に双方向サージ吸収
機能部ＡＳＢのサージ吸収用素子部ＳＤ’、ＳＤ’のす
べてを共通に接続するよう共通電極リード８及び共通端
子９が形成され、それらの両側に双方向サージ吸収機能
部Ａ、Ｈのサージ吸収用素子部ＳＤ、ＳＤ夫々の個別電
極リード６．６′及び個別端子７．７′が形成されてい
る１）この実施例の上面図は示していないが、第１図（
Ｂ）に示すものを２個互いに１８０°ずらして共通端子
同士を重ねたものと等価になる。従って、オフ図に示す
ようなＩＣカードをサージ電圧から防農する場合、第１
図に示した実施例のものでは２個必要であるが、この実
施例のものでは１個で足る。
′間を流れても半導体領域２の横方向の電圧降下を低く
押えることができ、サージ吸収時における端子７．９間
の電圧の増大上抑制できる。そしてこの実施例では上述
したような半導体構造からなる同一のサージ吸収機能部
Ａ、Ｂｔ−２列に形成し、その中央に双方向サージ吸収
機能部ＡＳＢのサージ吸収用素子部ＳＤ’、ＳＤ’のす
べてを共通に接続するよう共通電極リード８及び共通端
子９が形成され、それらの両側に双方向サージ吸収機能
部Ａ、Ｈのサージ吸収用素子部ＳＤ、ＳＤ夫々の個別電
極リード６．６′及び個別端子７．７′が形成されてい
る１）この実施例の上面図は示していないが、第１図（
Ｂ）に示すものを２個互いに１８０°ずらして共通端子
同士を重ねたものと等価になる。従って、オフ図に示す
ようなＩＣカードをサージ電圧から防農する場合、第１
図に示した実施例のものでは２個必要であるが、この実
施例のものでは１個で足る。
次に第３図によｐ本発明の第３の実施例を説明すると、
この実施例では比較的不純物濃度の高いＮ導電型の半導
体基板１の両主面側に、第１図において詳述したような
サージ吸収素子部ＳＤ、ＳＤ’？所定個数それぞれ形成
し、一対の素子部５ＤＸＳＤ’毎に分離領域１１でもっ
て分離している。半導体基板１の一方の主面側に形成さ
れた複数のサージ吸収素子部ＳＤのそれぞれの半導体領
域５とオーミツフコ／タフ）１形成するよう個別１！極
リード６を設け、また半導体基板１の他方の主面側に形
成され友複数のサージ吸収素子Ｓ Ｄ’のそれぞれの半
導体領域６′とオーミックコンタクトになるよう共通電
極り一ド８が形成されている。
この実施例では比較的不純物濃度の高いＮ導電型の半導
体基板１の両主面側に、第１図において詳述したような
サージ吸収素子部ＳＤ、ＳＤ’？所定個数それぞれ形成
し、一対の素子部５ＤＸＳＤ’毎に分離領域１１でもっ
て分離している。半導体基板１の一方の主面側に形成さ
れた複数のサージ吸収素子部ＳＤのそれぞれの半導体領
域５とオーミツフコ／タフ）１形成するよう個別１！極
リード６を設け、また半導体基板１の他方の主面側に形
成され友複数のサージ吸収素子Ｓ Ｄ’のそれぞれの半
導体領域６′とオーミックコンタクトになるよう共通電
極り一ド８が形成されている。
この実施例では、半導体基板の両面に端子があるので、
ＩＣカードのサージ防護に用いる場合にはそのコンタク
ト及びＬＳＩの基板とこれら端子との接続が容易になり
、また半導体基板の両主面側にサージ吸収用素子部ＳＤ
、ＳＤ’を形成しているのでチップ面積を小さくできる
。
ＩＣカードのサージ防護に用いる場合にはそのコンタク
ト及びＬＳＩの基板とこれら端子との接続が容易になり
、また半導体基板の両主面側にサージ吸収用素子部ＳＤ
、ＳＤ’を形成しているのでチップ面積を小さくできる
。
第４図により本発明の第４の実施例を示すと、この実施
例では比較的不純物濃度の高いＮ導電型の半導体基板２
に、比較的不純物濃度の高いＰ導電型の半導体領域６．
６′を同心円状に形成したものである。サージ電流は半
導体領域６と６′の間を放射状に均一に流れるので第１
の実施例で述べた環状の半導体領域４のある形状の場合
と同程度の電流容量を実現できる。
例では比較的不純物濃度の高いＮ導電型の半導体基板２
に、比較的不純物濃度の高いＰ導電型の半導体領域６．
６′を同心円状に形成したものである。サージ電流は半
導体領域６と６′の間を放射状に均一に流れるので第１
の実施例で述べた環状の半導体領域４のある形状の場合
と同程度の電流容量を実現できる。
第５図は本発明の第５の実施例を示したもので、第４図
に示した第４の実施例の半導体領域３．６′の周囲に環
状の半導体領域４．４′を形成したものである。サージ
電流は半導体領域３．３′のＰＮ接合をほぼ全面に亘っ
て均一に流れるので電流容量をより大きくできる。
に示した第４の実施例の半導体領域３．６′の周囲に環
状の半導体領域４．４′を形成したものである。サージ
電流は半導体領域３．３′のＰＮ接合をほぼ全面に亘っ
て均一に流れるので電流容量をより大きくできる。
第６図によｐ本発明の第３の実施例を示すと、Ｐ導電型
の半導体基板３′にＮ導電型の半導体層２を形成し、更
にＰ導電型の半導体領域３を同心円となるように形成し
たものでらる。サージ電流は半導体領域６と６′の間を
放射状に均一に流れるという特徴を有する。
の半導体基板３′にＮ導電型の半導体層２を形成し、更
にＰ導電型の半導体領域３を同心円となるように形成し
たものでらる。サージ電流は半導体領域６と６′の間を
放射状に均一に流れるという特徴を有する。
尚、以上の実施例では、いずれもＩＣカードのサージ防
樵に適用する例を述べ九が、本発明はこれに限られるも
のではない。
樵に適用する例を述べ九が、本発明はこれに限られるも
のではない。
以上述べたように、本発明によれば動作抵抗が小さく、
かつ安定な双方向のブレークダウン電圧を有する十分に
薄く、容量の小さなサージ吸収用半導体装置を得ること
ができ、またサージ電流の集中を抑制できるのでサージ
耐量を向上することができる。
かつ安定な双方向のブレークダウン電圧を有する十分に
薄く、容量の小さなサージ吸収用半導体装置を得ること
ができ、またサージ電流の集中を抑制できるのでサージ
耐量を向上することができる。
第１図は本発明の第１の実施例を示す図であり、その（
Ａ）は概略的な平面図、（Ｂ）は（Ａ）に１おけるライ
Ｉ／Ｘ −Ｘ’での断面を拡大した図、第２図、第６図
は夫々本発明の第２）第３の実施例を説明するための図
、第４図、第５図、第６図は夫々第４、第５、第３の実
施例を説明するための図で、それぞれの（Ａ）は概略的
な平面図、ＣＢ）は（Ａ）のライフＸ−ｒでの断面図、
オフ図はＩＣカードを示す図である。 １・・・半導体基板 ２・・・半導体領域６．３
′・・・半導体領域 ４．４′・・・環状の半導体装置 ５・・・絶縁膜 ６．６′・・・個別電極リ
ード７．７′・・・個別端子 ８・・・共通電極リ
ード９・・・共通端子 １０・・・埋込層１１
・・・分離領域 ＳＤ、ＳＤ’・・・サージ吸収素子部 オリジン電気株式会社 特許出願人 ａｓｓ□ｔあ１□ （Ａ） 第 ｌ 図
Ａ）は概略的な平面図、（Ｂ）は（Ａ）に１おけるライ
Ｉ／Ｘ −Ｘ’での断面を拡大した図、第２図、第６図
は夫々本発明の第２）第３の実施例を説明するための図
、第４図、第５図、第６図は夫々第４、第５、第３の実
施例を説明するための図で、それぞれの（Ａ）は概略的
な平面図、ＣＢ）は（Ａ）のライフＸ−ｒでの断面図、
オフ図はＩＣカードを示す図である。 １・・・半導体基板 ２・・・半導体領域６．３
′・・・半導体領域 ４．４′・・・環状の半導体装置 ５・・・絶縁膜 ６．６′・・・個別電極リ
ード７．７′・・・個別端子 ８・・・共通電極リ
ード９・・・共通端子 １０・・・埋込層１１
・・・分離領域 ＳＤ、ＳＤ’・・・サージ吸収素子部 オリジン電気株式会社 特許出願人 ａｓｓ□ｔあ１□ （Ａ） 第 ｌ 図
Claims (4)
- （１）１導電型の第１の半導体領域に反対導電型の第２
の半導体領域を形成し、該第２の半導体領域の囲りに該
半導体領域と同一の導電型の第３の半導体領域を存在さ
せたことを特徴とするサージ吸収用半導体装置。 - （２）特許請求の範囲（１）に記載したサージ吸収用半
導体装置において、前記第２の半導体領域は前記第１の
半導体領域の一部分を挾んで２つ以上存在し、前記第３
の半導体領域はそれぞれ前記第２の半導体領域と接し、
かつその不純物濃度に比べてほぼ同等以下になるように
して深く形成され、前記第２の半導体領域それぞれに形
成された電極間でサージを吸収することを特徴とするサ
ージ吸収用半導体装置。 - （３）特許請求の範囲（１）に記載したサージ吸収用半
導体装置において、前記第２の半導体領域と第３の半導
体領域との間には前記第１の半導体領域の一部分が介在
し、これら第２、第３の半導体領域にそれぞれ形成され
た電極間でサージを吸収することを特徴とするサージ吸
収用半導体装置。 - （４）特許請求の範囲（１）乃至（３）に記載したサー
ジ吸収用半導体装置において、複数個のサージ吸収用半
導体素子を同一半導体基板に集積化してなることを特徴
とするサージ吸収用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6622485A JPS61225875A (ja) | 1985-03-29 | 1985-03-29 | サ−ジ吸収用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6622485A JPS61225875A (ja) | 1985-03-29 | 1985-03-29 | サ−ジ吸収用半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61225875A true JPS61225875A (ja) | 1986-10-07 |
Family
ID=13309647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6622485A Pending JPS61225875A (ja) | 1985-03-29 | 1985-03-29 | サ−ジ吸収用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61225875A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01157575A (ja) * | 1987-12-14 | 1989-06-20 | Nec Corp | 静電保護ダイオードを有する半導体装置 |
| US5212398A (en) * | 1989-11-30 | 1993-05-18 | Kabushiki Kaisha Toshiba | BiMOS structure having a protective diode |
| JP2014143258A (ja) * | 2013-01-23 | 2014-08-07 | Origin Electric Co Ltd | 面実装型半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5326684A (en) * | 1976-08-25 | 1978-03-11 | Hitachi Ltd | Two-way zener diode |
| JPS5528435A (en) * | 1978-08-21 | 1980-02-29 | Onahama Seiren Kk | Method of recovering waste heat of refining exhaust gas |
| JPS57154879A (en) * | 1981-02-04 | 1982-09-24 | Rca Corp | Semiconductor device |
-
1985
- 1985-03-29 JP JP6622485A patent/JPS61225875A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5326684A (en) * | 1976-08-25 | 1978-03-11 | Hitachi Ltd | Two-way zener diode |
| JPS5528435A (en) * | 1978-08-21 | 1980-02-29 | Onahama Seiren Kk | Method of recovering waste heat of refining exhaust gas |
| JPS57154879A (en) * | 1981-02-04 | 1982-09-24 | Rca Corp | Semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01157575A (ja) * | 1987-12-14 | 1989-06-20 | Nec Corp | 静電保護ダイオードを有する半導体装置 |
| US5212398A (en) * | 1989-11-30 | 1993-05-18 | Kabushiki Kaisha Toshiba | BiMOS structure having a protective diode |
| JP2014143258A (ja) * | 2013-01-23 | 2014-08-07 | Origin Electric Co Ltd | 面実装型半導体装置 |
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