CN109686733B - 低电容瞬变电压抑制器 - Google Patents

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Abstract

本发明提出一种瞬变电压抑制器器件，包括一个P‑N结二极管和一个可控硅整流器，集成在一个半导体层的横向器件结构中。横向器件结构包括半导体区域的多个条形结构，沿半导体层主表面上的第一方向水平排布，限定了条形结构之间的电流传导区。可控硅整流器和P‑N结二极管的电流通路形成在每个电流传导区中，但是可控硅整流器的电流通路在第二方向上的每个电流传导区中，主要与P‑N结二极管的电流通路隔开，第二方向与半导体层主表面上的第一方向正交。本发明所述的瞬变电压抑制器器件实现了受保护节点处的低电容。瞬变电压抑制器器件适用于保护集成电路的数据引脚，尤其适用于当数据引脚用于高速器件应用时。

Description

低电容瞬变电压抑制器
技术领域
本发明涉及集成电路，具体是指低电容瞬变电压抑制器(TVS，Transient VoltageSuppressor)。
背景技术
电压和电流瞬变是造成电子系统中集成电路故障的主要原因。瞬变由系统内部和外部的各种来源产生。例如，造成瞬变的常见来源包括电源的正常开关操作、交流线路波动、闪电瞬变和电磁放电(ESD)。
瞬变电压抑制器(TVS)是常用于保护集成电路不被集成电路发生时的瞬变或过电压造成损坏的独立器件。过电压保护对于消费类器件或物联网器件来说非常重要，因为这些器件经常面临频繁的人工操作，因此非常容易因遭受ESD或瞬变电压等的影响而受损。
确切地说，电子器件的电源引脚和数据引脚都需要保护，以免受到ESD 或开关和闪电瞬变情况的过电压影响。通常来说，电源引脚需要很高的浪涌保护，但是可以承受较高电容的保护器件。同时，可以在很高的数据速度下运行的数据引脚，需要保护器件可以提供带有低电容的浪涌保护，从而不会影响受保护数据引脚的数据速度。
在垂直和水平类型的半导体电路结构中，现有的TVS保护解决方案使用输入/输出(I/O)端。在传统的垂直TVS结构中，发生ESD时的I/O电流从高端和低端转向二极管垂直流向地。在传统的横向TVS结构中，高端和低端转向二极管水平集成在半导体衬底上。不考虑TVS电路结构，用于高速I/O 应用的TVS保护器件应具有很低的电容，从而阻碍高速数据线路上的信号活动。
发明内容
本发明的目的在于提出一种低电容瞬变电压抑制器，以改善现有技术中的一个或多个问题。
本发明的一个方面在于提出一种瞬变电压抑制器器件，包括：半导体区域的多个条形结构，沿半导体层的主平面上的第一方向水平排布，多个条形结构包括第一类型的交叉条形结构以及第二类型的条形结构，每个条形结构都在与第一方向上正交的第二方向上延伸，在一对相邻条形结构的第一部分中的半导体区域构成一个可控硅整流器，以及在一对邻近条形结构的第二部分中的半导体区域构成P-N结二极管，第一部分和第二部分排布在第二方向上，第二方向与半导体层主表面上第一方向正交；其中多个条形结构限定在每一对相邻条形结构之间的电流传导区，每个电流传导区都包括可控硅整流器的第一电流通路以及P-N结二极管的第二电流通路，可控硅整流器的第一电流通路在第二方向上，与每个电流传导区中P-N结二极管的第二电流通路隔开，第二方向与半导体层主表面上的第一方向正交。
其中，第一类型的多个条形结构的半导体区域电连接到一个参考节点，第二类型的多个条形结构的半导体区域电连接到受保护节点。
其中，半导体区域的多个条形结构，每个条形结构都包括：第一掺杂区和相反导电类型的第二掺杂区，沿第二方向的长度排布，第二方向与半导体层主表面上的第一方向正交，第一掺杂区位于阱区中，阱区的导电类型相反，第二掺杂区形成在半导体层中；其中第一类型的条形结构中的阱区和第二类型的条形结构的阱区具有相反的导电类型，并且其中每对相邻条形结构都包括一个第一类型的条形结构和一个第二类型的条形结构。
其中，半导体区域的多个条形结构包括：一个第一类型的第一条形结构，第一条形结构包括第一导电类型的第一掺杂区，位于与第一导电类型相反的第二导电类型的阱区中，以及第二导电类型的第二掺杂区，沿第一条形结构的长度排布，第二掺杂区在阱区的第一末端覆盖阱区；以及一个第二类型的第二条形结构，第二条形结构包括第二导电类型的第一掺杂区，位于第一导电类型的阱区中，第一导电类型的第二阱区沿第二条形结构的长度排布，第二掺杂区在阱区的第一末端覆盖阱区。
其中，第一条形结构还包括第二导电类型的第三掺杂区，覆盖阱区第二末端处的阱区，第二末端与第一末端相对，其长度沿第一条形结构；并且其中第二条形结构包括第一导电类型的第四掺杂区，覆盖阱区第二末端处的阱区，第二末端与第一末端相对，其长度沿第二条形结构。
其中，第一条形结构在半导体层中水平邻近第二条形结构，第一掺杂区和第一、第二条形结构的阱区构成可控硅整流器，第一和第二条形结构的第二掺杂区构成P-N结二极管。
其中，半导体层包括一个半导体衬底和一个第二导电类型的外延层，外延层形成在半导体衬底上，外延层为轻掺杂。
其中，第一导电类型由N-型导电类型构成，第二导电类型由P-型导电类型构成。
其中，多个条形结构中每个条形结构的阱区都要延长，以容纳每个条形结构中的第二掺杂区。
本发明所述的瞬变电压抑制器器件，还包括：一个第一导电类型的第四掺杂区，形成在第一条形结构和第二条形结构之间的电流传导区中，第一条形结构在第二条形结构附近，第四掺杂区具有第一部分覆盖着第一条形结构的阱区，第二部分覆盖着第二条形结构的阱区。
本发明所述的瞬变电压抑制器器件，还包括：多个第四掺杂区，形成在第一条形结构和第二条形结构之间的电流传导区中。
其中，第一条形结构的第一掺杂区包括一个延伸物部分，第一条形结构的阱区包括一个延伸部分，包围着第一掺杂区的延伸部分，延伸部分延伸到第一条形结构和第二条形结构之间的电流传导区中，第一条形结构和第二条形结构之间的电流传导区具有在延伸部分外面的第一间距，延伸部分之间的电流传导区的第二间距小于第一间距。
本发明所述的瞬变电压抑制器器件，还包括：一个多晶硅栅极，形成在栅极电解质层上，包围着第一条形结构的第一掺杂区，多晶硅栅极形成在第一条形结构的阱区中；以及第一导电类型的第五掺杂区，形成在多晶硅栅极外边缘上，第五掺杂区覆盖着第一条形结构的阱区，穿过电流传导区延伸，以覆盖第二条形结构的阱区，在第一条形结构附近；其中多晶硅栅极、第一掺杂区以及第五掺杂区构成一个MOS晶体管。
本发明所述的瞬变电压抑制器器件，还包括：一个多晶硅栅极，形成在栅极电介质层上，靠近第一条形结构的第一掺杂区，多晶硅栅极覆盖着第一条形结构的阱区；以及一个第一导电类型的第六掺杂区，形成在电流传导区中的多晶硅栅极的外边缘上，电流传导区在第一条形结构和靠近第二条形结构之间；其中多晶硅栅极、第一掺杂区和第六掺杂区构成一个MOS晶体管。
本发明所述的瞬变电压抑制器器件，还包括：一个第一导电类型第六掺杂区，形成在第一条形结构和靠近第二条形结构之间的电流传导区中，并且覆盖着第一条形结构的阱区；以及一个沟槽，形成在第六掺杂区附近，排布在第一条形结构和第二条形结构之间的直流通路上，沟槽用电介质层填充。
本发明的另一个方面在于提出一种瞬变电压抑制器器件，包括：一个可控硅整流器；一个P-N结二极管；其中可控硅整流器和P-N结二极管形成在半导体区域的多个条形结构中，沿半导体层主表面上的第一方向水平排布，多个条形结构限定了每对邻近条形结构之间的电流传导区，每个电流传导区都包括一个可控硅整流器的第一电流通路，以及P-N结二极管的第二电流通路，可控硅整流器的第一电流通路与P-N结二极管的第二电流通路隔开，在每个电流传导区中，第二方向与半导体层主表面上的第一方向正交。
其中，第一类型的多个条形结构的半导体区域电连接到一个参考节点，第二类型的多个条形结构的半导体区域电连接到受保护的节点。
其中，半导体区域的多个条形结构中的每个条形结构，包括：一个第一掺杂区和一个导电类型相反的第二掺杂区，沿长度排布在第二方向上，第二方向与半导体层主表面上的第一方向正交，第一掺杂区位于导电类型相反的阱区中，第二掺杂区形成在半导体层中；其中第一类型的条形结构中的阱区和第二类型的条形结构中的阱区具有相反的导电类型，其中每对相邻的条形结构都由第一类型的条形结构和第二类型的条形结构构成。
其中，半导体区域的多个条形结构包括：一个第一类型的条形结构，第一条形结构包括第一导电类型的第一掺杂区，位于第二导电类型的阱区中，第二导电类型与第一导电类型相反，第二导电类型的第二掺杂区沿第一条形结构的长度排布，第二掺杂区在阱区的第一末端处覆盖着阱区；以及一个第二类型的第二条形结构，第二条形结构包括第二导电类型的第二掺杂区，位于第一导电类型的阱区中，第一导电类型的第二掺杂区沿第二条形结构的长度排布，第二掺杂区在阱区的第一末端处覆盖着阱区。
其中，第一导电类型由N-型导电类型构成，第二导电类型由P-型导电类型构成。
阅读以下详细说明的实施例并参照各种附图，本发明的这些特点和优势对于本领域的技术人员来说，无疑将显而易见。
附图说明
图1表示在本发明的实施例中，单向TVS保护器件的电路图；
图2表示图1所示的TVS保护器件的等效电路图；
图3表示一组并联的TVS器件，形成多通道保护电路20，用于为一组 I/O 1端到I/ON端提供瞬变电压保护；
图4表示在本发明的某些实施例中，利用图1所示的TVS器件的单向多通道TVS保护器件；
图5表示在某些示例中，TVS保护器件的示例器件结构的透视图；
图6表示在另一个示例中，TVS保护器件的示例器件结构的透视图；
图7包括图7(a)，表示在本发明的示例中，低电容TVS保护器件的俯视图；
图8表示在本发明的实施例中，低电容多通道TVS保护器件的俯视图；
图9表示在某些实施例中，图7所示的TVS保护器件中一对条形结构的细节俯视图；
图10表示在某些实施例中，沿A-A’轴一部分TVS器件的剖面图；
图11表示在某些实施例中，沿B-B’轴一部分TVS器件的剖面图；
图12表示在一个可选实施例中，TVS保护器件中一对条形结构的细节俯视图；
图13表示在某些实施例中，沿A-A’轴图12所示的一部分TVS器件的剖面图；
图14表示在某些实施例中，沿B-B’轴图12所示的一部分TVS器件的剖面图；
图15(a)表示在本发明的实施例中，TVS保护器件的电流-电压属性；
图15(b)表示在本发明的可选实施例中，TVS保护器件的电流-电压属性；
图16包括图16(a)，表示在本发明的某些实施例中，引入了触发压调节结构的TVS器件的俯视图；
图17表示在本发明的可选实施例中，引入触发电压调节结构的TVS器件的俯视图；
图18表示在本发明的可选实施例中，引入触发电压调节结构的TVS器件的俯视图；
图19表示在本发明的可选实施例中，引入触发电压调节结构的TVS器件的俯视图；
图20表示在本发明的可选实施例中，引入触发电压调节结构的TVS器件的俯视图；
图21在本发明的可选实施例中，引入触发电压调节结构的TVS器件的俯视图；
图22包括图22(a)，表示在本发明的某些实施例中，引入MOS触发电压调节结构的TVS器件的俯视图；
图23表示在本发明的可选实施例中，引入MOS触发电压调节结构的 TVS器件的俯视图；
图24包括图24(a)，表示在本发明的某些实施例中，引入触发电压调节结构的TVS器件的俯视图；
图25表示在本发明的可选实施例中，引入触发电压调节结构的TVS器件的俯视图；
图26表示在本发明的可选实施例中，引入触发电压调节结构的TVS器件的俯视图；
图27表示在本发明的可选实施例中，引入触发电压调节结构的TVS器件的俯视图。
具体实施方式
本发明可以以各种方式实现，包括作为一个工艺；一种器件；一个系统；和/或一种物质合成物。在本说明书中，这些实现方式或本发明可能采用的任意一种其他方式，都可以称为技术。一般来说，可以在本发明的范围内变换所述工艺步骤的顺序。
本发明的一个或多个实施例的详细说明以及附图解释了本发明的原理。虽然，本发明与这些实施例一起提出，但是本发明的范围并不局限于任何实施例。本发明的范围仅由权利要求书限定，本发明包含多种可选方案、修正以及等效方案。在以下说明中，所提出的各种具体细节用于全面理解本发明。这些细节用于解释说明，无需这些详细细节中的部分细节或全部细节，依据权利要求书，就可以实现本发明。为了简便，本发明相关技术领域中众所周知的技术材料并没有详细说明，以免对本发明产生不必要的混淆。
在本发明的实施例中，瞬变电压抑制器(TVS)器件包括一个P-N结二极管和一个可控硅整流器(SCR)，集成在一个半导体层的横向器件结构中。横向器件结构包括半导体区域的多个条形结构，沿第一方向水平排布在半导体层的主平面上，限定条形结构之间的电流传导区。SCR和P-N结二极管的电流通路形成在每个电流传导区中，但SCR的电流通路主要与P-N结二极管的电流通路隔开，在每个电流传导区中，第二方向与半导体层主平面上的第一方向正交。本发明所述的TVS器件利用一个集成的SCR和P-N二极管器件结构制成，通过降低P-N结二极管所代表的电容，实现了受保护节点处的低电容。在这种情况下，带有很低寄生电容的TVS器件可有效利用于保护集成电路的数据引脚，尤其是当数据引脚用于高速应用时。
在本发明中，瞬变电压抑制器器件是指耦合一个保护器件或保护电流，保护集成电路节点(“受保护节点”)不受过电压瞬变影响，例如电压浪涌或电压尖峰。当受保护节点处的浪涌电压超过TVS器件的击穿电压时，TVS 器件会切断受保护节点上的多余电流。TVS器件通常包括一个钳位器件，用于将受保护节点处的电压钳制在低于电压浪涌电压值的钳位电压上，同时安全地转移浪涌电流。
TVS器件可以是一个单向器件也可以是一个双向器件。单向TVS器件具有非对称的电流-电压属性，通常用于保护单向信号的电流节点——也就是说，信号总是高于或低于一个特定的参考电压(例如地电压)。例如，单向 TVS器件可用于保护电路节点，该电路节点的常用信号是从0V到5V的正电压。另一方面，双向TVS器件具有对称的电流-电压属性，通常用于保护双向信号的电路节点，或者具有高于和低于参考电压(低电压)的电压电平。例如，双向TVS器件可用于保护电路节点，该电路节点的常用信号在地点压上下对称变化，例如从-12V到12V。在这种情况下，双向TVS保护电路节点，使其浪涌电压不会低于-12V或高于12V。
在运行过程中，除了当受保护节点处的电压低于TVS器件的击穿电压 (有时也称为反向关断电压)可能造成的漏电流之外，TVS器件都处于闭锁模式和非传导。也就是说，当受保护节点处的电压在受保护节点的工作电压范围内时，TVS器件是非传导的，处于闭锁模式。然而，在闭锁模式下，TVS 器件对受保护节点有电容。当受保护节点与高速数据引脚相连时，闭锁模式或非传导模式下TVS器件的电容应当很低，从而不会阻碍数据引脚的高速运行。
在某些实施例中，本发明所述的TVS器件在闭锁模式下，实现了低于 0.2pf的很低的电容值。本发明所述的低电容TVS器件可以有效利用于保护高速电子器件中的高速数据引脚或输入-输出(I/O)端，例如USB 3.1数据总线中的数据引脚、HDMI-2.0数据线或一电缆V。
本发明所述的TVS器件比传统的TVS保护器件有多个优势。例如，本发明所述的TVS器件利用一个集成的二极管/SCR结构，实现了受保护节点处很低的结电容。因此，本发明所述的TVS器件适用于高速数据引脚应用。另外，通过调节SCR器件的击穿电压，而无需改变器件面积，TVS器件的触发电压可以调节到所需值。在某些示例中，TVS器件引入一个NPN晶体管或MOS器件，使触发电压调节到所需值。
图1表示在本发明的实施例中，单向TVS保护器件的电路图。参见图1， TVS保护器件10(或“TVS器件10”)包括一个P-N结二极管DL 1和一个可控硅整流器(SCR)，并联在I/O端口之间，作为受保护(“受保护的节点”) 和地电势。TVS器件10将高端转向二极管和钳位器件集成在一个单独的SCR 器件上。另外，TVS器件10将低端转向二极管DL 1和SCR集成在一个横向器件结构中，横向器件结构形成在半导体层中。TVS器件10的目的是在受保护节点上产生一个寄生电容，从而使TVS器件10可有效应用于高速数据线的应用。在本实施例中，电路符号15用于代表TVS保护器件10，TVS 保护器件10包括并联的P-N结二极管和SCR。
图2表示图1所示的TVS保护器件的等效电路图。参见图2，TVS器件 10包括一个P-N结二极管DL 1，正向连接在受保护的节点(I/O端)和地电势之间。也就是说，二极管DL 1的阳极连接到地节点，二极管DL 1的印记连接到受保护节点。二极管DL 1用作TVS保护器件的低端转向二极管。TVS 器件10包括SCR器件，SCR器件与P-N结二极管DL 1并联在一起。确切地说，SCR器件可以表示为两个背对背连接的PNP和NPN双极晶体管。SCR 器件的阳极是PNP双极晶体管的P-型发射机，PNP双极晶体管也通过基极电阻RNW，连接到N-型基极。SCR器件的阴极是NPN双极晶体管的N-型发射极，连接到地电势，并且通过基极电阻RPW，连接到NPN双极晶体管的N-型基极。这样一来，在受保护节点处(I/O端口)，对TVS器件的寄生电容有贡献的主要就是P-N结二极管DL 1的N-型区以及SCR器件的阳极。
图1所示的单向TVS器件10可用于为多个受保护的节点制备一个多通道TVS保护电路。图3表示一组TVS器件10，用符号15表示，把它们并联在一起，形成一个多通道保护电路20，用于为一组I/O端口I/O 1到I/O N 提供瞬变电压保护。在某些示例中，多通道保护电路20可以包括四个或五个 TVS保护器件10，用于保护四个或五个保护节点。
在图1和图3中，TVS保护器件10连接在受保护节点(I/O端口)和地电势之间，用于为接地端提供正或负电压尖峰的保护。在其他实施例中，TVS 保护器件10还可以连接到受保护节点(I/O端口)和电源电势(例如Vcc和 Vdd)之间，用于为电源电势提供正或负电压尖峰的保护。在其他实施例中， TVS保护器件10还可以连接在两个电路节点之间，用于提供两个节点之间的瞬变电压保护。
另外，图1和3所示的TVS保护器件配置成带有非对称电流-电压属性的单向TVS器件。在其他实施例中，TVS保护器件10可以配置成具有对称电流-电压属性的双向TVS保护器件。图4表示在本发明所述的某些实施例中，利用图1所示的TVS器件10制成的双向多通道TVS保护器件30。参见图4，双向多通道TVS保护器件30包括一个TVS保护器件10耦合到第一个I/O端口I/O 1上，另一个TVS保护器件10耦合到第二个I/O端口I/O 2 上。两个TVS保护器件之间的公共节点N1保持浮动，或没有电连接到或偏置到任意电势上。从正或负尖峰到一个I/O端口的突变电流，通过TVS保护器件流至另一个I/O端口。
图5表示在某些示例中，TVS保护器件的示例器件结构的透视图。参见图5，TVS保护器件50利用半导体衬底52中的横向器件结构，配置图1所示的TVS保护器件。在图5所示的示例器件结构中，TVS器件50包括交替的P-阱区54和N-阱区56，水平排布在P-型半导体衬底52的主表面上的第一方向上。在本说明中，半导体衬底52表面上的第一方向取在X-轴上。每个P-阱区54都拥有P+掺杂区58和N+掺杂区60。每个N-阱区56都拥有一个N+掺杂区60，形成在两个P+掺杂区58之间。阱区和掺杂区作为延长的条形结构，在Z-轴中P-型衬底52中延伸。N-阱56中的掺杂区连接到受保护节点(I/O端口)上，同时P-阱54中的掺杂区连接到地电势。这样一来，TVS 器件50包括形成在临近的一对P-阱区和N-阱区之间的电流通路。阱区和掺杂区以一种交错的方式排布，形成P-N结二极管和TVS保护器件的SCR器件。确切地说，P-N结二极管和SCR器件共享每个电流通路，沿着阱区和掺杂区的整个长度。TVS保护电路50不适合与高速I/O端口一起使用，因为 TVS器件会对受保护的节点产生很大的寄生电容。另外，由于所形成的P-N 结二极管位于N-阱和P-阱的中心，因此具有较高的电阻。TVS保护器件50对于很低的钳位能力来说，占据了较大的空间。
图6表示在另一个示例中，TVS保护器件的示例器件结构的透视图。参见图6，TVS保护器件70与图5所示的TVS器件50类似，使用一个在半导体衬底72中的横向器件结构。然而，在图6所示的TVS器件70中，每个阱区(P-阱74和N-阱76)都包括一个P+掺杂区78和一个N+掺杂区80，以便为可选的电流通路中的P-N结二极管和SCR器件形成电流通路。也就是说，P-N结二极管和SCR器件没有共享同一个电流通路。P-N结二极管在两个邻近的P和N阱区之间的电流通路中导电，同时SCR器件在下一对邻近的P和N阱区之间的下一个电流通路中导电。在每个电流通路中，P-N结二极管或SCR器件沿着Z-轴方向上的阱区和掺杂区的整个长度传导电流。TVS 保护器件70虽然对受保护节点施加了较低的电容，但是还是有各种不足。例如，TVS保护器件70的器件参数(如承载电压和触发电压等)无法轻松调制，器件参数的调制可能产生不必要的器件面积的最大，从而增大了电容。而且，TVS保护器件70的触发是不均匀的。
图7包括图7(a)表示在本发明的实施例中，低电容TVS保护器件的俯视图。在本说明中，俯视图是指TVS保护器件的Z-轴平面。参见图7，本发明所述的TVS保护器件100形成在半导体层中。在本实施例中，半导体层包括一个外延层102，形成在半导体衬底上。在一个示例中，外延层102是一个P-型外延层，衬底是一个P-型衬底。另外，在某些实施例中，P-型衬底是一种轻掺杂的衬底，P-型外延层102可以是一种轻掺杂的P-型外延层或本征外延层。例如，P-型衬底可以具有20ohm-cm的电阻，P-型外延层可以具有大约100ohms-cm或更高的电阻。P-型外延层102可以具有20微米左右的厚度。
TVS保护器件(“TVS器件”)100包括半导体区的多个条形结构，沿半导体层主表面上的第一方向横向排布。在本说明中，主表面上的第一方向取自X-轴，如图7所示。每个条形结构都由具有相反导电类型的第一掺杂区和第二掺杂区制成，沿着与半导体层主表面上第一方向正交的第二方向纵向排布。在本说明中，正交轴取自Z-轴，如图7所示。在本实施例中，第一掺杂区位于一个阱区中，阱区的导电类型与第一掺杂区的导电类型相反。另外，在本实施例中，第二掺杂区形成在外延层中，并且在一个末端与阱区有一小部分重叠。排布多个条形结构，使邻近的条形结构由导电类型相反的掺杂区形成。也就是说，第一条形结构可以由第一导电类型的第一掺杂区制成，第一掺杂区位于第二导电类型的阱区中，第二导电类型与第一导电类型相反。第一条形结构还具有一个第二导电类型的第二掺杂区，第二掺杂区与阱区交叠。然后，第一条形结构附近的第二条形结构将由第二导电类型的第一掺杂区以及第一导电类型的第二掺杂区制成，第一掺杂区位于第一导电类型的阱区中。
在本说明中，构成TVS器件10的多个条形结构将根据条形结构阱区的导电类型标识，条形结构的阱区承载了第一掺杂区。因此，条形结构15也称为P-阱条形结构，而条形结构118也称为N-阱条形结构。在P-阱条形结构 115中，第一掺杂区是一个N+掺杂区110，位于P-阱104中，第二掺杂区是一个P+掺杂区108，沿Z-轴的条形结构纵向延伸。P+掺杂区108形成在P- 型外延层102中，但只重叠了一小部分P-阱104。在N-阱条形结构118中，第一掺杂区是一个P+掺杂区108，位于N-阱106中，第二掺杂区是一个N+ 掺杂区110，沿Z-轴条形结构纵向排布。N+掺杂区110形成在P-型外延层 102中，但只重叠了一小部分N-阱106。
TVS器件100由交替的P-阱条形结构115和N-阱条形结构118制成，如图7所示。P-阱条形结构115通过金属线等导电线122，电连接到接地端 126。N-阱条形结构118通过金属线等导电线120，电连接到受保护节点124。在本例中，受保护的节点124可以是集成电路的I/O端口。导电线120和122 通过接头连接到邻近的掺杂区，图7中没有表示出接头。另外，图7所示的导电线120和122的描述仅用于解释说明，以便更加清楚地表述半导体区域。本领域的技术人员应理解在TVS器件100的真实物理布局中，导电线或金属线120、122将最有可能形成在绝大部分的半导体区域上方。图7仅用于表示，不用于局限。
TVS器件100构成SCR的NPN晶体管的基极区的P-阱条形结构中的P- 阱104，都通过重叠的P+掺杂区108，电连接到地电势上。在本实施例中，为了增强良好的电连接并且提高发生瞬变时的对称电流流动，每个P-阱104 都包括一个额外的P+掺杂区108a，形成在P-阱与重叠的P+掺杂区的对边上。 P+掺杂区108a也电连接到接地节点(126)上。N-阱也类似，每个N-阱106 都包括一个额外的N+掺杂区110a，形成在N-阱与重叠的N+掺杂区相对的末端上。N+掺杂区110a电连接到受保护节点124(I/O端口)。在这种情况下，每个P-阱104都通过在一个末端的P+区108，以及在对边末端的P+掺杂区108a，电连接到接地节点126。同时，每个N-阱104都在通过一个末端的N+区110，以及在对边末端的N+掺杂区110a，电连接到受保护的节点124 上。
TVS器件100由交替的P-阱条形结构115和N-阱条形结构118构成SCR 器件作为高端保护结构，以及P-N结二极管作为低端保护结构。N-阱条形结构118电连接到受保护的节点上，例如I/O端口124。P-阱条形结构115电连接到接地节点126上。在这种情况下，单向的单通道TVS器件100带有SCR 器件和P-N结二极管，SCR器件由交替的N-阱条形结构和P-阱条形结构中的第一掺杂区和阱区组成，P-N结二极管由交替的N-阱条形结构和P-阱条形结构中的第二掺杂区组成。确切地说，SCR器件由P+掺杂区108和N-阱106、 P-阱104以及N+掺杂区110形成在一对邻近的N-阱和P-阱指针118、115之间。P-N结二极管由N+掺杂区110和P+掺杂区108形成在一对邻近的N-阱条形结构和P-阱条形结构118、115之间。图7(a)表示图7所示的TVS器件100的等效电路。SCR器件由P+区、N-阱、P-阱和N+区形成在邻近的一对N-阱条形结构和P-阱条形结构之间。
TVS器件100的显著特点就是SCR器件和P-N结二极管的电流通路都形成在每对条形结构之间，但又在正交方向上隔开。更确切地说，交替的P- 阱条形结构和N-阱条形结构限定了条形结构之间的电流传导区。每个电流传导区域中SCR器件和P-N结二极管的电流通路形成在一对条形结构之间，但是每个电流传导区域中SCR器件的电流通路与P-N结二极管的电流通路在与半导体衬底主表面上的第一方向正交的方向上隔开。也就是说，SCR电流通路在Z-轴上与P-N结二极管电流通路隔开，Z-轴与半导体衬底主表面上第一方向的X-轴正交。
这样一来，TVS器件100对受保护节点124(I/O端口)产生很低的电容。确切地说，P-N结二极管是对受保护节点产生寄生电容的主要原因。在本发明的实施例中，P-N结二极管由掺杂区形成，掺杂区形成在外延层102中，没有任何阱区。消除了P-N结二极管掺杂区的阱区，具有降低受保护节点上的寄生电容的作用。在这种情况下，TVS器件100实现了受保护节点处的低电容。
在图7所示的实施例中，TVS器件100制成一个单向单通道TVS器件。在其他实施例中，图7所示的TVS器件结构可以用作一个核心器件单元，以便为多个I/O端口形成一个多通道TVS保护器件。图8表示在本发明的实施例中，低电容多通道TVS保护器件的俯视图。参见图8，用于一对I/O端口 I/O 1和I/O 2的多通道TVS保护器件150，是利用图7所示的单通道TVS 器件结构用作核心器件单元制成的。确切地说，TVS器件150的制备使用一个核心器件单元，以及一个在接地节点126处连接的核心器件单元的镜像图像制成的。在一些情况下，TVS器件150可以利用一个浮动节点代替接地节点，制成一个双向多通道TVS器件。也就是说，节点126可以接地或浮动 (不连接到任何一个电势)。在双向TVS器件中，来自I/O的瞬变电流可以突变到其他I/O上。
图9表示在某些实施例中，图7所示的TVS保护器件中一对条形结构的细节俯视图。参见图9，TVS器件100利用交替的P-阱条形结构115和N- 阱条形结构118制成，P-阱条形结构115和N-阱条形结构118形成在P-型外延层102上。在P-阱条形结构115中，第一掺杂区是一个N+掺杂区110，位于P-阱104中，第二掺杂区是一个P+掺杂区108，沿Z-轴的条形结构纵向排布。P+掺杂区108形成在P-型外延层102中，但是重叠了一小部分P-阱104。 P+掺杂区108a形成在P-阱104的对边上，提供一个到P-阱的对称接头。接头128形成在P+区108a、N+区110和P+区108上。金属线122形成在接头 128上方，连接起来，形成到P+区108a、N+区110和P+区10的电接头，以便将这些半导体区连接到接地节点。
在N-阱条形结构118中，第一掺杂区是一个P+掺杂区108，位于N-阱 106中，第二掺杂区是一个N+掺杂区110，沿Z-轴的条形结构纵向排布。N+ 掺杂区110形成在P-型外延层102上，但是重叠了一小部分N-阱106。N+ 掺杂区110a形成在N-阱106的对面末端，以便提供到N+区110的对称接头。接头128形成在N+区110a、P+区108和N+区110上。金属线120形成在接头128上方，连接起来，形成到N+区110a、P+区108和N+区110的电接头，以便将这些半导体区连接到受保护节点(I/O端口)上。
这样一来，两个相邻条形结构的第一掺杂区以及阱区就形成了SCR器件。P-N结二极管由两个相邻条形结构的第二掺杂区形成。图10表示在某些实施例中，沿A-A’轴图9所示的一部分TVS器件的剖面图。图10表示TVS 器件100的SCR器件的剖面。图11表示在某些实施例中，沿B-B’轴图9所示的一部分TVS器件的剖面图。图11表示TVS器件100的P-N结二极管的剖面图。
参见图10和图11，TVS器件100形成在半导体衬底上，例如带有P-型外延层102形成在P-型衬底101的上面。P-型衬底101和P-型外延层102可以是极其轻掺杂的。如图10所示，SCR器件形成在两个相邻条形结构的第一掺杂区和各自的阱区中。确切地说，SCR器件由N-阱条形结构118的P+ 掺杂区108和N-阱106以及P-阱条形结构115的P-阱104和N+区110组成。 P+掺杂区108通过接头128和金属线120连接到受保护节点(I/O端口)。N+ 掺杂区110通过接头128和金属线122连接到接地节点。同时，沿正交轴(Z- 轴)的条形结构，P-N结二极管由第二掺杂区构成。确切地说，P-N结二极管由形成在P-型外延层102中的P+掺杂区108和N+掺杂区110构成，不带任何阱区。P+掺杂区108通过接头128和金属线122连接到接地节点。N+掺杂区110通过接头128和金属线120连接到受保护节点(I/O端口)。
图12表示在一个可选实施例中，TVS保护器件中一对条形结构的细节俯视图。参见图12，TVS器件160的配置方式除了阱区之外，其他都与图7 所示的TVS器件100相同。在TVS器件100中，阱区的制备主要是为了容纳第一掺杂区。在图12所示的TVS器件160的实施例中，N-阱106和P-阱 104都要延长，以便也可以容纳第二掺杂区。确切地说，是延长P-阱104，以容纳N+掺杂区110以及P+掺杂区108。同时,延长N-阱106，以容纳P+ 掺杂区108以及N+掺杂区110。TVS器件160的剩余结构与图7所示的TVS 器件100相同。
图13表示在某些实施例中，沿A-A’轴的一部分图12所示的TVS器件的剖面图。图13表示TVS器件160的SCR器件的剖面图。图14表示在某些实施例中，沿B-B’轴图12所示的一部分TVS器件的剖面图。图14表示 TVS器件160的P-N结二极管器件的剖面图。这样一来，TVS器件160中的 SCR器件与TVS器件100的器件结构相同。然而，TVS器件160中的P-N 结二极管由形成在P-阱104中的P+掺杂区108形成，以及形成在N-阱106 中的N+掺杂区110形成。TVS器件160表示TVS器件100的一个可选实施例，从而使条形结构的N-阱和P-阱可以延长，以便在每个条形结构中都可以容纳第一和第二掺杂区。
图15(a)表示在本发明的某些实施例中，TVS保护器件的电流-电压属性。参见图15(a)，曲线180描述通过TVS器件传导的反向电流与受保护节点处所加电压之间的关系。在正常运行过程中，受保护节点处的电压应在工作电压范围内，TVS器件处于闭锁模式，除了漏电流之外，不会传导任何电流。如果受保护节点处的电压达到TVS器件的触发电压(VTri)，TVS器件会接通，传导多余电流。确切地说，TVS器件的SCR迅速跳回，将受保护节点处的电压钳制在承载电压下，同时TVS器件将电流安全地传导出受保护节点。
在某些情况下，必须调节TVS器件的触发电压，使得TVS器件对电压浪涌更加敏感。在本发明的实施例中，TVS器件引入结构，使得TVS器件的触发电压调节到所需的电压电平，同时保留很低的TVS器件的寄生电容属性。在某些实施例中，本发明所述的TVS器件具有很低的触发电压。还可选择，本发明所述的TVS器件具有接近工作电压的很低的保持电压。另外，在某些实施例中，本发明所述的TVS器件的目的是当受保护节点处的电压超过触发电压发生瞬变情况时，TVS器件直接进入SCR的保持电压，而不会迅速跳回，或者带有极低的迅速跳回。
图15(b)表示在本发明的一个可选实施例中，TVS保护器件的电流- 电压属性。参见图15(b)，曲线185表示流经TVS器件的反向电流与受保护节点处所加电压之间的关系。在本说明中，受保护节点具有很低的工作电压范围，例如1V或更低。TVS器件处于闭锁模式，对于工作电压范围内的电压(1V或更低)来说，除了漏电流之外，不会传导任何电流。TVS器件具有较大的触发电压(VTri)，高于但接近工作电压范围。当瞬态现象导致受保护节点处的电压超过触发电压时，TVS器件接通，直接进入SCR的保持电压，传导多余电流。也就是说，TVS器件进入保持电压，而不会经过迅速跳回。还可选择，TVS器件通过很小的迅速跳回，进入保持电压，如图中曲线187所示。在这种情况下，TVS器件将受保护节点处的电压钳位在保持电压，同时TVS器件安全地将电流传导出受保护节点。
在某些实施例中，对于5V或更低的工作电压来说，图15(a)所示的 TVS器件的触发电压在12V范围内。同时，对于1V或更低的触发电压来说，图15(b)所示的TVS器件具有5V或更低的触发电压。
TVS器件直接进入保持电压，而不经过很大的快速跳回，具有很多好处，尤其是当用于保护低电压节点时更是如此。仍然参见图15(b)，一些受保护节点可能具有故障电压(VFail)，故障电压非常接近工作电压范围。在这种情况下，具有很高触发电压或很大的快速跳回性能的TVS器件，会使受保护节点暴露于超过故障电压以上的电压，从而对受保护节点造成永久损坏。依据本发明的实施例，具有图15(b)所示的电流-电压性能的TVS器件直接进入保持电压，而没有快速跳回或只有很小的快速跳回，以钳制受保护节点处的电压，确保受保护节点处的电压永远不会超过故障电压。在一个示例中，工作电压范围为1V或更小，故障电压为3V。发生瞬变时，TVS器件的配置电压在1V和3V直接，TVS器件进入保持电压，将受保护节点处的电压钳制在1V和3V之间的保持电压下。TVS器件不会快速跳回，或者只经历很小的快速跳回，从而使受保护节点处的电压永远不会超过3V的故障电压VFail。本发明所示的TVS器件可以有效利用于保护较低工作电压范围(例如1V) 的受保护节点，或者具有接近于工作电压范围(例如3V)的故障电压的受保护节点。
图16包括图16(a)，表示在本发明的某些实施例中，引入触发电压调节结构的TVS器件的俯视图。参见图16，TVS器件200的配置方式于图7 所示的TVS器件100的配置方式类似。图7和16中类似的元件给出了相似的参考数量，在此不再赘述。为了启用触发电压的调谐或调节，TVS器件200 引入了一个N+和P-阱结构，用于触发电压调节。TVS器件200包括一个N+ 掺杂区110b，形成在相邻的P-阱和N-阱条形结构之间的电流传导区，作为触发电压调节结构。在本实施例中，N+掺杂区110b仅仅占据P-阱长度的一小部分，从而不会将寄生电容引入受保护节点。N+掺杂区110b包括叠加了 P-阱104的第一部分，以及穿过电流传导区延伸并叠加N-阱106的第二部分。因此，N+掺杂区110b偏置到N-阱电压，将N-阱电压桥接到P-阱104。图16 (a)表示在某些实施例中，沿C-C’轴的一小部分图16所示的TVS器件的剖面图。参见图16(a)，额外的N+掺杂区110b将N-阱电压连接到P-阱104， P-阱104具有降低触发电压的效果。
在TVS器件200中，P-阱104的宽度可以延长，从而增加N+掺杂区110b 和N+区110之间的距离，N+区110位于P-阱104中。距离增大可以防止两个N+掺杂区之间的穿通。
在本实施例中，N+掺杂区110b配置成T形，N+掺杂区的水平部分重叠了P-阱104，N+掺杂区很窄的延长部分在电流传导区上延伸，并重叠了N- 阱106。在一个可选实施例中，N+掺杂区110b仅仅包括P-阱上方很长的重叠区，N+掺杂区110b可以通过其他方式(例如接头和金属线)，电连接到 N-阱106。
在一个可选实施例中，TVS器件可以引入一个P+掺杂区，重叠N-阱，作为一个触发电压调节结构。P+掺杂区偏置到P-阱电势。
图17表示在本发明的一个可选实施例中，引入了触发电压调节结构的 TVS器件的俯视图。参见图17，TVS器件250的配置方式与图16所示的TVS 器件200的配置方式类似，并且引入了N+掺杂区110b作为触发电压调节结构。在图17所示的实施例中，N-阱条形结构利用分裂P+掺杂区制成。更确切地说，P+掺杂区形成在N-阱106中，分裂成第一P+掺杂区108b和第二 P+掺杂区108c。另外，N+掺杂区110通常重叠N-阱106，包括一个延长部分110c，通过N-阱延长，并连接到在N-阱另一端的N+掺杂区110a。确切地说，N+掺杂区110c可以放置在第一和第二P+掺杂区108b和108c直间。分裂的P+掺杂区通过降低N-阱的基极电阻，实现了提高TVS器件保持电压的作用。在其他实施例中，可以通过将N+掺杂区分裂成两个，并且延长分裂 N+掺杂区之间的P+掺杂区，来制备TVS器件，如图25所示。
图25表示在本发明的可选实施例中，引入了触发电压调节结构的TVS 器件的俯视图。参见图25，TVS器件500的配置方式与图17所示的TVS器件250的配置方式类似，并且引入了N+掺杂区110b作为触发电压调节结构。在图25所示的实施例中，P-阱条形结构是利用分裂N+掺杂区制成的。更确切地说，形成在P-阱104中的N+掺杂区分裂成第一N+掺杂区110b和第二 N+掺杂区110c。另外，通常重叠P-阱104的P+掺杂区108，包括一个延长部分108c，穿过P-阱延长，并且在P-阱的另一端，连接到P+掺杂区108a。确切地说，P+掺杂区108c可以放置在第一和第二N+掺杂区110b和110c直接。分裂的N+掺杂区通过降低P-阱的基极电阻，实现了提高TVS器件保持电压的作用。
在图17和25所示的实施例中，分裂P+掺杂区或分裂N+掺杂区用于提高保持电压。在两种情况下，极性相反的重掺杂区在分裂掺杂区之间延伸。在其他实施例中，TVS器件可以利用极性相反的掺杂区的岛制成，如图26 和27所示。
图26表示在本发明的一个可选实施例中，引入触发电压调节结构的TVS 器件的俯视图。参见图26，TVS器件550的配置方式与图17所示的TVS器件250的配置方式类似，并且引入了N+掺杂区110b作为触发电压调节结构。在图26所示的实施例中，N-阱条形结构是利用形成在P+掺杂区108中N+ 掺杂区的岛制成的。通过对接接头，N+掺杂区岛可以短接至P+掺杂区。还可选择，利用单独的接头，连接到N+掺杂区到以及周围的P+掺杂区。在图 26所示的实施例中，N-阱106与N+掺杂区110在一端重叠。省略在另一端的N+掺杂区。
图27表示在本发明的一个可选实施例中，引入触发电压调节结构的TVS 器件的俯视图。参见图27，TVS器件580的配置方式与图25所示的TVS器件500的配置方式类似，并且引入N+掺杂区110b，作为触发电压调节结构。在图27所示的实施例中，P-阱条形结构是利用形成在N+掺杂区110中的P+ 掺杂区的岛制成的。P+掺杂区岛可以通过对接接头，短接至N+掺杂区。还可选择，利用单独的接头，连接到P+掺杂区以及周围的N+掺杂区。在图27 所示的实施例中，P-阱104在一端与P+掺杂区108重叠。省略在另一端的 P+掺杂区。
图18表示在本发明的一个可选实施例中，引入触发电压调节结构的TVS 器件的俯视图。参见图18，TVS器件280的配置方式与图17所示的TVS器件250的配置方式类似，并且引入了N+掺杂区110b，作为触发电压调节结构。另外，TVS器件280引入了一个触发电压调节结构110b的阵列。TVS 器件280表示使用触发电压调节结构调谐或调节TVS器件的触发电压。可以使用一个或多个触发电压调节结构110b，获得所需的触发电压。另外，TVS 器件280表示使用N-阱条形结构中的对接接头130，将P+掺杂区108b和108c 电连接到两个P+掺杂区之间的N+区110c。对接接头连接到一个叠加金属线上，以便将N-阱条形结构连接到受保护的节点。分裂P+掺杂区和对接接头具有降低基极电阻的作用，这样可以增大TVS器件的保持电压。
图19表示在本发明的可选实施例中，引入触发电压调节结构的TVS器件的俯视图。参见图19，TVS器件300的配置方式与图7所示的TVS器件 100的配置方式类似。给图7和19所示的类似元件分配类似的参考数量，在此不再赘述。为了调谐或调节触发电压，TVS器件300在N-阱间距结构中引入了一个P-阱，用于触发电压调节。确切地说，TVS器件300包括一个带有延长部分104a的P-阱104以及一个带有延长部分110d的N+掺杂区110，作为触发电压调节结构。延长部分104a和110d延长了一部分N+掺杂区和P- 阱，进入P-阱条形结构和N-阱条形结构之间的电流传导区。因此，在两个相邻条形结构之间的窄间距(距离“Y”)所在的区域，就形成在两个邻近条形结构之间的正常间距，用距离“X”表示。
随着N+掺杂区110d向着N-阱106延长，形成在该区域中的NPN晶体管将首先接通，NPN晶体管具有降低触发电压的效果。确切地说，由N-阱 106形成在NPN晶体管作为集电极，P-阱104作为基极，N+延长掺杂区110d 作为发射极。同时，TVS器件300保持很低的寄生电容。
在本实施例中，N+掺杂区和P-阱仅在本地延长，也就是说，对于P-阱的一小部分长度来说。例如，延长部分可以是P-阱长度的15-30％。在其他实施例中，P-阱和N+掺杂区的整体长度可以想着邻近的N-阱延伸。换言之，可以减小P-阱条形结构和N-阱条形结构之间的距离，以提高触发电压。
另外，在本实施例中，N+掺杂区和P-阱仅在本地延长，以减小到N-阱的距离。在其他实施例中，延长部分可以利用位于其中的N-阱和P+区制成。也就是说，P+区和N-阱可以包括延长部分，以缩小两个相邻条形结构的阱区之间的距离。
图20表示在本发明的可选实施例中，引入触发电压调节结构的TVS器件的俯视图。参见图20，TVS器件320的配置方式与图19所示的TVS器件 300的配置方式类似，并且引入一个N+掺杂区延长部分110d和P-阱延长部分104a，作为触发电压调节结构。TVS器件320还表示在相邻的N-阱条形结构中使用分裂P+掺杂区108b、108c。在N-阱条形结构中，N+掺杂区110 穿过N-阱延伸，以便邻近的N+掺杂区110a。TVS器件320还表示使用对接接头130，将P+掺杂区108b和108c电连接到N-阱106中的N+区110。
图21表示在本发明的可选实施例中，引入触发电压调节结构的TVS器件的俯视图。参见图21，TVS器件340的配置方式与图19所示的TVS器件 300的配置方式类似，并且引入一个N+掺杂区延长部分110d和P-阱延长部分104a，作为触发电压调节结构。在本实施例中，TVS器件340不带有N+ 掺杂区110a和P+掺杂区108a，以便在阱区远离第二掺杂区的一端更好的连接。在这种情况下，N-阱106在重叠区域连接到N+区110。因此，N-阱仅在阱区的一端偏置到N+区110，从而提高了阱电阻。阱电阻的提高，使得SCR 器件的NPN双极晶体管的基极电阻增大，SCR的触发电压减小。同时，在 P-阱条形结构中，P+区108没有叠加P-阱104。P-阱104通过下方的P-型外延层102的电阻，连接到P+区108。因此，P-阱电阻增大，SCR的触发电压减小。
图21所示的TVS器件340可以有效地用于实现如图15(b)所示的电流-电压属性。确切地说，通过降低SCR器件的NPN双极晶体管的基极电阻，触发电压可以减小，并且在发生瞬变时，TVS器件可以直接进入保持电压，而不会迅速跳回。图21所示的TVS器件340表示一种提高SCR器件的NPN 双极晶体管的基极电阻的方法。也可以使用其他增大基极电阻的方法，例如省略使用图20所示的对接接头。
在本发明的可选实施例中，TVS器件引入一个MOS触发条件结构。图 22包括图22(a)，表示在本发明的某些实施例中，引入一个MOS触发电压调节结构的TVS器件的俯视图。参见图22，TVS器件360的配置方式与图 7所示的TVS器件100的配置方式类似。图7和22中类似的元件给出类似的参考数量，在此不再赘述。为了调谐或调节触发电压，TVS器件360引入一个MOS晶体管，用于触发电压调节。TVS器件360包括一个多晶硅栅极 140，形成在包围着N+掺杂区110e的跑道结构中，上述所有元件都形成在 P-阱104中。多晶硅栅极140形成在栅极氧化层(图中没有表示出)上方，栅极氧化层形成在外延层102的表面上。形成在多晶硅栅极140内部的N+ 掺杂区110e，构成MOS晶体管的源极。形成在多晶硅栅极140外面的N+ 掺杂区110f以及覆盖的P-阱104构成MOS晶体管的漏极。N+掺杂区110f 包括覆盖P-阱104的第一部分，以及穿过电流传导区延伸并且覆盖相邻的 N-阱106的第二部分。这样一来，MOS晶体管就由N+掺杂区110e和110f，形成在多晶硅栅极140直接。MOS晶体管的漏极、N+掺杂区110f通过覆盖 N-阱106，偏置到N-阱电压。
图22(a)表示在某些实施例中，沿D-D’轴图22所示的一部分TVS器件的剖面图。参见图22(a)，MOS晶体管触发结构由多晶硅栅极140形成，并提供栅极氧化层142，与P-型外延层102绝缘。多晶硅栅极140形成在P- 阱104上方，用作MOS晶体管的本体区。N+掺杂区110e用作MOS晶体管的源极。N+掺杂区110f覆盖了P-阱104，穿过电流传导区延伸，与N-阱106 重叠。N+掺杂区110f用作MOS晶体管的漏极，并且电连接到N-阱电势。
多晶硅栅极140电连接到N-阱电势(如图中的144线所示)。多晶硅栅极140和N-阱之间的物理连接可以通过不同的方式完成。例如，多晶硅或金属等导电线，可以用于将多晶硅栅极140连接到N-阱。由于多晶硅栅极电连接到N-阱电势，并且漏极没有连接到N-阱电势，从而使MOS晶体管的栅极短接至漏极。这样一来，电流就从N+源极110e流至多晶硅栅极140的控制端下方的N+漏极110f。在这种情况下，可以调制或调节SCR的触发电压。
图23表示在本发明的可选实施例中，引入一个MOS触发电压调节结构的TVS器件的俯视图。参见图23，TVS器件380的配置方式与图22所示的 TVS器件360的配置方式类似，并且引入一个MOS晶体管作为触发电压调节结构。在图23所示的实施例中，MOS晶体管的多晶硅栅极作为居于结构，而不是跑道。在本实施例中，多晶硅栅极146具有T形结构，包括一个水平部分，形成在P-阱104中，构成MOS晶体管的本体，以及一个延长延伸物，穿过P-阱条形结构和N-阱条形结构之间的电流传导区。位于P-阱104中的N+区110包括一个延伸物110e，触及多晶硅栅极146的内边缘。N+掺杂区 110e构成MOS晶体管的源极。另一个N+掺杂区110f形成在多晶硅栅极146 的对边上，构成MOS晶体管的漏极。接头可以形成在漏极区110f上，多晶硅栅极146将漏极电连接到MOS晶体管的栅极。
在图23所示的实施例中，N+掺杂区110f不会触及相邻条形结构的N- 阱106。然而，在运行过程中，N-阱106的耗尽区将触及N+掺杂区110f，以便将N+掺杂区110f偏置到N-阱电势。
图24包括图24(a)，表示在本发明的某些实施例中，引入触发电压调节结构的TVS器件的俯视图。参见图24，TVS器件400的配置方式与图7 所示的TVS器件100的配置方式类似。图7和24中的类似元件给出类似的参考数量，在此不再赘述。为了调谐或调节触发电压，TVS器件400引入了一个N+到P-阱结构，用于触发电压调节。更确切地说，TVS器件400包括一个N+掺杂区110g，形成在电流传导区中，覆盖着P-阱104，作为触发电压调节结构。在本实施例中，触发电压调节结构包括一个或多个电介质-填充沟槽170，排布在N+掺杂区110g附近，在N+掺杂区110g和邻近的N-阱106 之间的直流通路中。在某些实施例中，用氧化硅或氮化硅填充沟槽170。图 24(a)表示在某些实施例中，沿E-e’轴图24所示的一部分TVS器件的剖面图。参见图24(a)，形成N+掺杂区110g，覆盖P-阱104，但是并不连接到 N-阱106。反之，形成沟槽170，使N+掺杂区110g与N-阱隔离，N-阱在N+ 掺杂区110g和N-阱106之间的直流通路中。
在N+掺杂区110g和N-阱106之间的直流通路中的沟槽170，具有降低受保护节点处寄生电容的作用。虽然N-掺杂区110g没有直接连接到N-阱106 上，但是在运行过程中，N-阱106的好进去将触及N+掺杂区的外边缘周围的N+掺杂区110g，在间接通路中，以便将N+掺杂区110g偏置到N-阱电势。
在上述实施例中，结合多种触发电压调节结构，提出了分裂P+掺杂区和使用对接接头。在其他实施例中，分裂P+掺杂区或分裂N+掺杂区或使用对接接头都可以单独使用在TVS器件中，而无需使用触发电压调节结构。
虽然为了表述清楚，以上内容对实施例进行了详细介绍，但是本发明并不局限于上述细节。实施本发明还有许多可选方案。文中的实施例仅用于解释说明，不用于局限。

Claims (20)

1.一种瞬变电压抑制器器件，其特征在于，包括：
半导体区域的多个条形结构，沿半导体层的主平面上的第一方向水平排布，多个条形结构包括交替的第一掺杂类型的条形结构以及第二掺杂类型的条形结构，每个条形结构都在与第一方向上正交的第二方向上延伸，在一对相邻条形结构的第一部分中的半导体区域构成一个可控硅整流器，以及在一对邻近条形结构的第二部分中的半导体区域构成P-N结二极管，第一部分和第二部分排布在第二方向上，第二方向与半导体层主表面上第一方向正交；
其中多个条形结构限定在每一对相邻条形结构之间的电流传导区，每个电流传导区都包括可控硅整流器的第一电流通路以及P-N结二极管的第二电流通路，可控硅整流器的第一电流通路与每个电流传导区中P-N结二极管的第二电流通路在第二方向上隔开，第二方向与半导体层主表面上的第一方向正交。
2.如权利要求1所述的瞬变电压抑制器器件，其特征在于，第一类型的多个条形结构的半导体区域电连接到一个参考节点，第二类型的多个条形结构的半导体区域电连接到受保护节点。
3.如权利要求1所述的瞬变电压抑制器器件，其特征在于，半导体区域的多个条形结构，每个条形结构都包括：
第一掺杂区和相反导电类型的第二掺杂区，沿第二方向的长度排布，第二方向与半导体层主表面上的第一方向正交，第一掺杂区位于阱区中，阱区的导电类型相反，第二掺杂区形成在半导体层中；
其中第一类型的条形结构中的阱区和第二类型的条形结构的阱区具有相反的导电类型，并且其中每对相邻条形结构都包括一个第一类型的条形结构和一个第二类型的条形结构。
4.如权利要求3所述的瞬变电压抑制器器件，其特征在于，半导体区域的多个条形结构包括：
一个第一类型的第一条形结构，第一条形结构包括第一导电类型的第一掺杂区，位于与第一导电类型相反的第二导电类型的阱区中，以及第二导电类型的第二掺杂区，沿第一条形结构的长度排布，第二掺杂区在阱区的第一末端覆盖阱区；以及
一个第二类型的第二条形结构，第二条形结构包括第二导电类型的第一掺杂区，位于第一导电类型的阱区中，第一导电类型的第二阱区沿第二条形结构的长度排布，第二掺杂区在阱区的第一末端覆盖阱区。
5.如权利要求4所述的瞬变电压抑制器器件，其特征在于，第一条形结构还包括第二导电类型的第三掺杂区，覆盖阱区第二末端处的阱区，第二末端与第一末端相对，其长度沿第一条形结构；并且其中第二条形结构包括第一导电类型的第四掺杂区，覆盖阱区第二末端处的阱区，第二末端与第一末端相对，其长度沿第二条形结构。
6.如权利要求4所述的瞬变电压抑制器器件，其特征在于，第一条形结构在半导体层中水平邻近第二条形结构，第一掺杂区和第一、第二条形结构的阱区构成可控硅整流器，第一和第二条形结构的第二掺杂区构成P-N结二极管。
7.如权利要求4所述的瞬变电压抑制器器件，其特征在于，半导体层包括一个半导体衬底和一个第二导电类型的外延层，外延层形成在半导体衬底上，外延层为轻掺杂。
8.如权利要求4所述的瞬变电压抑制器器件，其特征在于，第一导电类型由N-型导电类型构成，第二导电类型由P-型导电类型构成。
9.如权利要求3所述的瞬变电压抑制器器件，其特征在于，多个条形结构中每个条形结构的阱区都要延长，以容纳每个条形结构中的第二掺杂区。
10.如权利要求4所述的瞬变电压抑制器器件，其特征在于，还包括：
一个第一导电类型的第四掺杂区，形成在第一条形结构和第二条形结构之间的电流传导区中，第一条形结构在第二条形结构附近，第四掺杂区具有第一部分覆盖着第一条形结构的阱区，第二部分覆盖着第二条形结构的阱区。
11.如权利要求10所述的瞬变电压抑制器器件，其特征在于，还包括：
多个第四掺杂区，形成在第一条形结构和第二条形结构之间的电流传导区中。
12.如权利要求4所述的瞬变电压抑制器器件，其特征在于，第一条形结构的第一掺杂区包括一个延伸物部分，第一条形结构的阱区包括一个延伸部分，包围着第一掺杂区的延伸部分，延伸部分延伸到第一条形结构和第二条形结构之间的电流传导区中，第一条形结构和第二条形结构之间的电流传导区具有在延伸部分外面的第一间距，延伸部分之间的电流传导区的第二间距小于第一间距。
13.如权利要求4所述的瞬变电压抑制器器件，其特征在于，还包括：
一个多晶硅栅极，形成在栅极电解质层上，包围着第一条形结构的第一掺杂区，多晶硅栅极形成在第一条形结构的阱区中；以及
第一导电类型的第五掺杂区，形成在多晶硅栅极外边缘上，第五掺杂区覆盖着第一条形结构的阱区，穿过电流传导区延伸，以覆盖第二条形结构的阱区，在第一条形结构附近；
其中多晶硅栅极、第一掺杂区以及第五掺杂区构成一个MOS晶体管。
14.如权利要求4所述的瞬变电压抑制器器件，其特征在于，还包括：
一个多晶硅栅极，形成在栅极电介质层上，靠近第一条形结构的第一掺杂区，多晶硅栅极覆盖着第一条形结构的阱区；以及
一个第一导电类型的第六掺杂区，形成在电流传导区中的多晶硅栅极的外边缘上，电流传导区在第一条形结构和靠近第二条形结构之间；其中多晶硅栅极、第一掺杂区和第六掺杂区构成一个MOS晶体管。
15.如权利要求4所述的瞬变电压抑制器器件，其特征在于，还包括：
一个第一导电类型第六掺杂区，形成在第一条形结构和靠近第二条形结构之间的电流传导区中，并且覆盖着第一条形结构的阱区；以及
一个沟槽，形成在第六掺杂区附近，排布在第一条形结构和第二条形结构之间的直流通路上，沟槽用电介质层填充。
16.一种瞬变电压抑制器器件，其特征在于，包括：
一个可控硅整流器；
一个P-N结二极管；
其中可控硅整流器和P-N结二极管形成在半导体区域的多个条形结构中，沿半导体层主表面上的第一方向水平排布，多个条形结构限定了每对邻近条形结构之间的电流传导区，每个电流传导区都包括一个可控硅整流器的第一电流通路，以及P-N结二极管的第二电流通路，可控硅整流器的第一电流通路与P-N结二极管的第二电流通路隔开，在每个电流传导区中，第二方向与半导体层主表面上的第一方向正交。
17.如权利要求16所述的瞬变电压抑制器器件，其特征在于，第一类型的多个条形结构的半导体区域电连接到一个参考节点，第二类型的多个条形结构的半导体区域电连接到受保护的节点。
18.如权利要求16所述的瞬变电压抑制器器件，其特征在于，半导体区域的多个条形结构中的每个条形结构，包括：
一个第一掺杂区和一个导电类型相反的第二掺杂区，沿长度排布在第二方向上，第二方向与半导体层主表面上的第一方向正交，第一掺杂区位于导电类型相反的阱区中，第二掺杂区形成在半导体层中；
其中第一类型的条形结构中的阱区和第二类型的条形结构中的阱区具有相反的导电类型，其中每对相邻的条形结构都由第一类型的条形结构和第二类型的条形结构构成。
19.如权利要求18所述的瞬变电压抑制器器件，其特征在于，半导体区域的多个条形结构包括：
一个第一类型的条形结构，第一条形结构包括第一导电类型的第一掺杂区，位于第二导电类型的阱区中，第二导电类型与第一导电类型相反，第二导电类型的第二掺杂区沿第一条形结构的长度排布，第二掺杂区在阱区的第一末端处覆盖着阱区；以及
一个第二类型的第二条形结构，第二条形结构包括第二导电类型的第二掺杂区，位于第一导电类型的阱区中，第一导电类型的第二掺杂区沿第二条形结构的长度排布，第二掺杂区在阱区的第一末端处覆盖着阱区。
20.如权利要求19所述的瞬变电压抑制器器件，其特征在于，第一导电类型由N-型导电类型构成，第二导电类型由P-型导电类型构成。
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