CN103811351B - 形成外延部件的方法 - Google Patents

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Abstract

形成外延部件的方法。本发明提供一种集成电路器件和制造该集成电路器件的方法。所披露的方法提供了基本上无缺陷的外延部件。一种示例性方法包括：在衬底上方形成栅极结构；在衬底中形成凹槽从而使栅极结构介于凹槽之间；以及在凹槽中形成源极/漏极外延部件。形成源极/漏极外延部件包括：实施选择性外延生长工艺以在凹槽中形成外延层，以及实施选择性回蚀刻工艺以从外延层移除位错区。

Description

形成外延部件的方法
技术领域
本发明涉及半导体集成电路，具体而言，涉及形成外延部件的方法。
背景技术
半导体集成电路(IC)产业经历了快速增长。在IC发展的过程中，功能密度(即，每个芯片面积上互连器件的数量)通常增大了，而几何尺寸(即，使用制造工艺可以创建的最小的元件(或线))则有所降低。这种按比例缩小的工艺通常通过提高生产效率和降低相关的成本带来益处。这种按比例缩小也增加了加工和制造IC的复杂度，而为了实现这些改善，在IC制造方面需要类似的发展。例如，随着半导体器件(诸如金属氧化物半导体场效应晶体管(MOSFET))通过各种技术节点按比例缩小，已经使用外延(epi)半导体材料来实现应变的源极/漏极部件(例如，应激源区)，从而提高载流子迁移率并改进器件性能。形成带有应激源区的MOSFET通常外延生长硅(Si)以形成适用于n型器件的凸起的源极和漏极部件，以及外延生长硅锗(SiGe)以形成适用于p型器件的凸起的源极和漏极部件。针对这些源极和漏极部件的形状、配置以及材料的各种技术被用于进一步改进晶体管器件的性能。虽然现有方法大体上已足以满足他们的预期目的，但它们在所有的方面尚未尽如人意。
发明内容
为了解决现有技术中存在的问题，根据本发明的一方面，提供了一种方法，包括：在衬底上方形成栅极结构；在所述衬底中形成凹槽，从而使所述栅极结构介于所述凹槽之间；以及在所述凹槽中形成源极/漏极外延部件，其中，形成所述源极/漏极外延部件包括：实施选择性外延生长工艺以在所述凹槽中形成外延层，其中，在所述选择性外延生长工艺期间在所述外延层中形成位错区；和实施选择性回蚀刻工艺以移除所述位错区。
在所述的方法中，实施所述选择性外延生长工艺以形成所述外延层包括：使用第一选择性外延生长工艺形成第一外延层，其中，所述第一外延层包括所述位错区，所述位错区邻近于所述栅极结构；以及在所述选择性回蚀刻工艺之后，使用第二选择性外延生长工艺在所述第一外延层上方形成第二外延层。在所述的方法中，所述位错区位于所述第一外延层和所述栅极结构的角部之间的界面。在进一步的实施例中，所述位错区是邻近于所述栅极结构的所述第一外延层的<111>面。
在所述的方法中，所述选择性外延生长工艺使用基于硅的前体气体；以及所述选择性回蚀刻工艺使用包含氯化氢(HCl)气体和锗烷(GeH4)气体的气体。在一个实施例中，所述基于硅的前体气体是硅烷(SiH4)、二氯硅烷(DCS)、乙硅烷(Si2H6)、丙硅烷(Si3H8)以及它们的组合中的一种。在另一个实施例中，所述选择性外延生长工艺还使用掺杂剂气体。在进一步的实施例中，所述掺杂剂气体是磷化氢(PH3)、砷化氢(AsH3)、单甲基硅烷(MMS)或它们的组合中的一种。在又一个实施例中，所述选择性回蚀刻工艺还使用二氯硅烷(DCS)气体作为蚀刻/外延生长混合气体的一部分。
在所述的方法中，实施所述选择性外延生长工艺包括实施低压化学汽相沉积。
在所述的方法中，原位实施所述选择性外延生长工艺和所述选择性回蚀刻工艺。
根据本发明的另一方面，提供了一种方法，包括：在衬底上方形成栅极结构；在所述衬底中邻近于所述栅极结构形成凹槽；在所述凹槽中形成第一外延层，其中，所述第一外延层具有邻近于所述栅极结构的缺陷区；从所述第一外延层移除所述缺陷区；以及在所述凹槽中在所述第一外延层上方形成第二外延层。
在所述的方法中，形成所述第一外延层包括实施使用基于硅的前体气体和第一掺杂剂气体的第一选择性外延生长工艺；以及形成所述第二外延层包括实施使用所述基于硅的前体气体和第二掺杂剂气体的第二选择性外延生长工艺。在一个实施例中，所述基于硅的前体气体包括硅烷(SiH4)、二氯硅烷(DCS)、乙硅烷(Si2H6)、丙硅烷(Si3H8)以及它们的组合中的一种；所述第一掺杂剂气体包括磷化氢(PH3)和单甲基硅烷(MMS)；以及所述第二掺杂剂气体包括磷化氢(PH3)。
在所述的方法中，从所述第一外延层移除所述缺陷区包括：实施使用包含氯化氢(HCl)气体和锗烷(GeH4)气体的气体的选择性回蚀刻工艺。在一个实施例中，所述选择性回蚀刻工艺还使用二氯硅烷(DCS)气体。
在所述的方法中，所述缺陷区位于所述第一外延层与所述栅极结构的角部之间的界面。
根据本发明的又一方面，提供了一种方法，包括：在衬底上方形成栅极结构；在所述衬底中形成凹槽，从而使所述栅极结构介于所述凹槽之间；以及在所述凹槽中形成源极/漏极外延部件，其中，形成所述源极/漏极外延部件包括：实施第一选择性外延生长工艺以形成部分填充所述凹槽的第一外延层，其中，所述第一外延层的一部分接触所述栅极结构的角部，对所述第一外延层实施选择性回蚀刻工艺以移除与所述第一外延层接触栅极角部的部分相关联的位错区，和实施第二外延生长工艺以在所述第一外延层上方形成填充所述凹槽的第二外延层，其中，所述第二外延层的一部分接触所述栅极结构的角部。
在所述的方法中，所述选择性回蚀刻工艺移除所述第一外延层的<111>面。在一个实施例中，所述栅极结构的角部包括介电材料，而所述第一外延层和所述第二外延层包括n型掺杂的硅。
附图说明
当结合附图进行阅读时，根据下面详细的描述将更好地理解本发明。应该强调，根据工业中的标准实践，各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可能被任意增大或缩小。
图1是根据本发明的各方面制造集成电路器件的方法的流程图。
图2至图7是根据图1所述方法在各个制造阶段期间的集成电路器件的实施例的各种图解截面图。
具体实施方式
为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或示例。在下文描述元件和布置的特定示例以简化本发明。当然这些仅是示例并不打算限定。例如，在以下描述中，在第二部件上方或在第二部件上形成第一部件可以包括其中第一部件和第二部件以直接接触形成的实施例，还可以包括其中可以在第一和第二部件之间形成额外的部件从而使第一和第二部件可以不直接接触的实施例。此外，本发明可以在各种实例中重复参考编号和/或字母。这种重复是为了简单和清楚的目的，其本身并不指定所讨论的各种实施例和/或配置之间的关系。
图1是根据本发明的各方面制造集成电路器件的方法100的流程图。具体地说，方法100提供带有无位错的源极/漏极外延部件的集成电路器件。方法100开始于框110，其中，在衬底上方形成栅极结构。在框120中，在衬底中形成凹槽，从而使栅极结构介于凹槽之间。在框130中，实施第一选择性外延生长工艺以在凹槽中形成第一外延层。在第一选择性外延生长工艺期间在第一外延层中邻近于栅极结构形成位错区。在框140中，实施选择性回蚀刻工艺以从第一外延层移除位错区。在框150中，实施第二外延生长工艺以在第一外延层上方形成第二外延层。第一外延层和第二外延层结合起来形成源极/漏极外延部件。方法100可以继续到完成集成电路器件的制造。可以在方法100之前、期间以及之后提供额外的步骤，并且对于方法100的其他实施例，所描述的某些步骤可以被替换或去除。以下讨论示出了可以根据图1的方法100制造的集成电路器件的实施例。
图2至图7是根据图1的方法100在各个制造阶段的集成电路器件200的各种图解截面图。为了可以清楚地、更好地理解本发明的发明构思，图2至图7被简化了。在所描述的实施例中，集成电路器件200包括：场效应晶体管器件205，具体地说是n沟道场效应晶体管(NFET)。可选地，场效应晶体管是p沟道场效应晶体管(PFET)。集成电路器件200可以进一步包括：存储器单元和/或逻辑电路；无源元件，诸如电阻器、电容器、电感器和/或熔丝；以及有源元件，诸如金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体晶体管(CMOS)、高电压晶体管和/或高频晶体管；其他合适的元件；或它们的组合。可以将额外的部件添加到集成电路器件200中，并且对于集成电路器件200的其他实施例，以下所描述的某些部件可以被替换或去除。
在图2中，提供了衬底210。在所描述的实施例中，衬底210是含硅的半导体衬底。衬底可以是p型或n型衬底。可选地，衬底210包括：另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在另一可选的实施例中，衬底210是绝缘体上半导体(SOI)。在其他可选的实施例中，衬底210可以包括掺杂外延层、梯度半导体层和/或位于不同类型的另一半导体层上方的半导体层，诸如硅锗层上硅层。衬底210包括取决于集成电路器件200设计要求的各种掺杂区(诸如各种p型阱或n型阱)。掺杂区可以掺杂有p型掺杂剂，诸如硼或BF2；n-型掺杂剂，诸如磷或砷；或它们的组合。例如，衬底210包括被配置成用于场效应晶体管器件205的掺杂区，诸如在所描述的实施例中被配置成用于NFET的掺杂区。
隔离部件212设置在衬底210中用于隔离衬底210的各个区域。例如，隔离部件212将场效应晶体管器件205与集成电路器件200的其他器件(未示出)隔离。隔离部件212利用诸如硅的局部氧化(LOCOS)和/或浅沟槽隔离(STI)的隔离技术类来限定并电隔离各个区域。隔离部件212包括：氧化硅、氮化硅、氮氧化硅、其他合适的材料或它们的组合。在所描述的实施例中，隔离部件212是包含氧化物材料(诸如氧化硅)的浅沟槽隔离部件(STI)。隔离部件212通过合适的工艺形成。例如，形成STI部件包括：使用光刻工艺来曝光衬底210的一部分，在衬底210的曝光部分中蚀刻沟槽(例如，通过干蚀刻工艺、湿蚀刻工艺或它们的组合)，以及使用一种或多种介电材料填充沟槽(例如，通过化学汽相沉积工艺)。在实例中，填充后的沟槽具有多层结构，诸如由氮化硅或氧化硅填充的热氧化物衬层。
在衬底210上方形成栅极结构220。在所描述的实施例中，栅极结构220包括包含栅极介电层222和栅电极层224的栅极堆叠件。取决于场效应晶体管器件205的设计要求，栅极堆叠件可以包括多个其他层(诸如保护层、扩散层、阻挡层、硬掩模层或它们的组合)。栅极结构220的栅极堆叠件通过沉积工艺、光刻工艺、蚀刻工艺或它们的组合形成。沉积工艺包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、镀、其他合适的沉积方法或它们的组合。光刻工艺包括光刻胶涂布(例如旋转涂布)、软烘烤、掩模对准、曝光、曝光后烘烤、显影、冲洗、干燥(例如硬烘烤)、其他合适的工艺或它们的组合。可选地，使用其他方法来实施或替换光刻曝光工艺，诸如无掩模光刻、电子束书写或离子束书写。蚀刻工艺包括干蚀刻、湿蚀刻、其他的蚀刻方法或它们的组合。
栅极介电层222形成在衬底210上方并包含介电材料，诸如氧化硅、氮氧化硅、氮化硅、高k介电材料或它们的组合。在所描述的实施例中，栅极介电层222包含高k介电材料。示例性高k介电材料包括氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化镓(Ga2O3)、氧化钛(TiO2)、氧化镧(La2O3)、氧化钽(Ta2O5)、氧化钆(Gd2O3)、氧化钇(Y2O3)、二氧化铪-氧化铝(HfO2-Al2O3)合金、氧化铪铝(HfAlO)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化钛铝(TiAlO)、氧化镧铝(诸如LaAlO3)、其他的高k介电材料或它们的组合。栅极介电层222可以包括多层结构。例如，栅极介电层222可以包括在衬底210上方形成的界面层以及在该界面层上方形成的高k介电层。界面层可以是通过热工艺或ALD工艺形成的氧化硅层。
栅电极层224设置在栅极介电层222上方。栅电极层224包括导电材料，诸如多晶硅、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铂(Pt)、氮化钽(TaN)、氮化钛(TiN)、氮化钨(WN)、钛铝(TiAl)、氮化钛铝(TiAlN)、TaCN、TaC、TaSiN、其他的导电材料或它们的组合。取决于场效应晶体管器件205的设计要求，栅电极层224的导电材料可以是掺杂的或未掺杂的。在所描述的实施例中，栅电极层224包括调整以具有适当的功函数从而增强场效应晶体管器件205的性能的功函数层。例如，在所描述的实施例中，当场效应晶体管器件205是NFET时，功函数层包括n型功函数金属(n-金属)，诸如Ta、TiAl、TiAlN、TaCN、其他n型功函数金属或它们的组合。当场效应晶体管器件205是PFET时，功函数层包括p-型功函数金属(p-金属)，诸如TiN、TaN、其他的p型功函数金属或它们的组合。在本实例的进一步发展中，在功函数层上方形成诸如铝层的导电层，从而使栅电极层224包括在栅极介电层222上方设置的功函数层和在该功函数层上方设置的导电层。
栅极结构220进一步包括沿栅极堆叠件的侧壁(具体地说是沿栅极介电层222和栅电极层224的侧壁)放置的栅极间隔件226。栅极间隔件226包括介电材料，诸如氧化硅、氮化硅、氮氧化硅、其他的介电材料或它们的组合。在实例中，栅极间隔件226通过如下步骤形成：在集成电路器件200上方覆盖沉积第一介电层(氧化硅层)，在第一介电层上方覆盖沉积第二介电层(氮化硅层)，然后进行各向异性蚀刻以移除部分介电层，从而形成图2所示的所述栅极间隔件226。
在图3中，蚀刻工艺230移除位于栅极结构220任一侧的部分衬底210，以在衬底210中形成凹槽232。在所描述的实施例中，在场效应晶体管器件205的源极区和漏极区中形成凹槽232，从而使栅极结构220介于凹槽232之间。蚀刻工艺230包括干蚀刻工艺、湿蚀刻工艺或它们的组合。控制蚀刻工艺230以实现凹槽232的所需轮廓。例如，可以调整干蚀刻和湿蚀刻工艺的蚀刻参数(诸如使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率、RF偏压、RF偏置功率、蚀刻剂流速、以及其他合适的参数)来实现所需的凹槽轮廓。干蚀刻工艺可以使用含氯气体、含氟气体、其他的蚀刻气体或它们的组合。湿蚀刻溶液可以包括NH4OH、HF(氢氟酸)、TMAH(四甲基氢氧化铵)、其他合适的湿蚀刻溶液或它们的组合。在蚀刻工艺230之后，可以实施预清洁工艺，使用氢氟酸(HF)溶液或其他合适的溶液清洁凹槽232。通过蚀刻衬底210来形成凹槽232，蚀刻工艺230暴露出栅极结构220的角部234。
因此，在图4至图6中，本发明提供了用于形成无位错的源极/漏极外延部件的方法，具体地说是邻近于栅极结构220的角部234的无位错的源极/漏极外延部件。在图4中，实施选择性外延生长(SEG)工艺240以在凹槽232中形成外延层242。在本实例中，SEG工艺240是低压化学汽相沉积(LPCVD)工艺。SEG工艺240使用基于硅的前体气体来形成外延层242。示例性的基于硅的前体气体包括硅烷(SiH4)、二氯硅烷(DCS)、乙硅烷(Si2H6)、丙硅烷(Si3H8)、其他的基于硅的前体气体或它们的组合。进一步地，在本实例中，SEG工艺240原位掺杂外延层242。例如，SEG工艺240使用诸如磷化氢(PH3)的含磷气体、诸如砷化氢(AsH3)的含砷气体、诸如单甲基硅烷(MMS)的含碳气体、其他的含n型掺杂剂的气体或它们的组合引入n型掺杂剂。在一个实施例中，SEG工艺240使用HCl。在同时进行沉积和蚀刻的情况下，SEG工艺240通过使用LPCVD实现净生长。在该实施例中，使用诸如DCS的沉积气体提供Si源，同时使用诸如HCl的蚀刻气体来控制Si暴露区(opening area)和介电表面之间的选择性生长。在其他的实施例中，在单独的加工步骤中分开并独立地实施沉积和蚀刻工艺。例如，沉积工艺在Si暴露区和介电表面上实施Si膜的非选择性生长，然后接下来的蚀刻步骤试图从电介质表面移除Si膜以保持选择性。
在所描述的实施例中，SEG工艺240使用基于硅的前体气体、诸如磷化氢(PH3)的含磷气体以及诸如单甲基硅烷(MMS)的含碳气体，从而使外延层242成为Si:CP(用磷和碳掺杂的硅)层。在实例中，基于硅的前体气体以大约50sccm到大约500sccm的流速被引入到室中，PH3气体以大约10sccm到大约50sccm的流速被引入到室中，以及MMS以大约5sccm到大约50sccm的流速被引入到室中。SEG SiCP层的沉积时间为～60sec到～1200sec。可选地，当场效应晶体管器件205是PFET时，SEG工艺240使用诸如乙硼烷(B2H6)的含硼气体、其他的含p型掺杂剂的气体或它们的组合引入p型掺杂剂。如果外延层242在SEG工艺240期间未被掺杂，其可以在随后的工艺中被掺杂，例如，通过离子注入工艺、等离子体浸没离子注入(PIII)工艺、气态和/或固态源扩散工艺、其他的工艺或它们的组合。可以实施诸如快速热退火和/或激光热退火的退火工艺来激活外延层242中的掺杂剂。可以调整SEG工艺240的其他工艺参数以形成外延层242。例如，在SEG工艺240期间，衬底的温度为大约500℃到大约700℃。作为另一个实例，在SEG工艺240期间，室压力为大约10torr到大约600torr。正如以上所提到的，在本实例中，SEG工艺240是LPCVD工艺。可选地，SEG工艺240应用其他的CVD工艺(诸如超高真空CVD(UHV-CVD))、分子束外延、其他的选择性外延生长工艺或它们的组合。
外延层242选择性地生长在限定凹槽232的衬底210的表面上，从而使凹槽232被外延层242部分地填充。在所描述的实施例中，实施SEG工艺240直到外延层242达到临界厚度，从而在外延层242中邻近于栅极结构220形成位错区244。位错区244形成在栅极结构220的角部234，具体地说是在栅极间隔件226(介电部分)和外延层242的界面。位错区244形成在位于栅极结构220的角部234的外延层242中。这可能至少部分地归因于靠近介电表面的不完全晶体生长，且位错或缺陷会很容易在外延膜和介电表面之间的界面处形成。外延层242具有遵循凹槽232侧壁的各个表面。在所描述的实施例中，外延层242具有多个面(也被称为表面)246A、246B以及246C。面246A与凹槽232的底面基本平行，而在所描述的实施例中，面246A在<100>晶面中。面246B和246C与凹槽232的侧壁表面基本平行，且在所描述的实施例中，面246B和246C在<111>晶面中。
在图5中，实施回蚀刻工艺250以移除部分外延层242。更具体地说，回蚀刻工艺250选择性地蚀刻外延层242以移除位错区244。在所描述的实施例中，回蚀刻工艺250通过移除外延层242的<111>晶面(在此处为面246B和246C)来移除外延层242中的位错区244。回蚀刻工艺250因而修改外延层242的轮廓。回蚀刻工艺250包括干蚀刻工艺、湿蚀刻工艺或它们的组合。在其他的实施例中，可以使用异位蚀刻工艺(例如湿蚀刻或RF等离子体)来移除任何位错。
控制和调整回蚀刻工艺250以确保移除外延层242的位错区244。例如，可以调整干蚀刻工艺和湿蚀刻工艺的蚀刻参数(诸如使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率、RF偏压、RF偏置功率、蚀刻剂流速以及其他合适的参数)以移除位错区244。在所描述的实施例中，回蚀刻工艺250是干蚀刻工艺，其使用含氯气体(诸如HCl、Cl2、其他的含氯气体或它们的组合)和含锗烷气体(诸如GeH4、GeCH3、其他的含锗烷气体或它们的组合)。干蚀刻工艺也可以使用含氟气体(诸如HF、NF3、SF6、CF4、其他的含氟气体或它们的组合)、含硅气体(诸如DCS、SiCH3、其他的含硅气体、或它们的组合)、其他的气体或它们的组合。在本实例中，回蚀刻工艺250使用HCl和GeH4的混合气体。例如，HCl气体以大约100sccm到大约1000sccm的流速被引入到室中，以及GeH4气体(1at％GeH4和H2的混合物)以大约100sccm到大约500sccm的流速被引入到室中。在另一个实例中，回蚀刻工艺250使用HCl、GeH4以及DCS的混合气体。例如，HCl气体以大约100sccm到大约1000sccm的流速被引入到室中，GeH4气体(1at％GeH4和H2的混合物)以大约100sccm到大约500sccm的流速被引入到室中，以及DCS以大约10sccm到大约300sccm的流速被引入到室中。回蚀刻步骤的蚀刻时间为～10sec到～180sec。可以调整回蚀刻工艺250的其他工艺参数来回蚀刻外延层242。例如，在回蚀刻工艺250期间，衬底的温度为大约500℃到大约700℃。作为另一实例，在回蚀刻工艺250期间，室压力为大约10torr到大约600torr。在本实施例中，在相同的温度和压力下实施SEG和回蚀刻工艺。
在图6中，实施SEG工艺260以在凹槽232中在外延层242上方形成外延层262，从而使外延层262和外延层242合起来填充凹槽232并形成源极/漏极外延部件270。在本实例中，SEG工艺260是低压化学汽相沉积(LPCVD)工艺。SEG工艺260使用基于硅的前体气体来形成外延层262。示例性的基于硅的前体气体包括硅烷(SiH4)、二氯硅烷(DCS)、乙硅烷(Si2H6)、丙硅烷(Si3H8)、其他的基于硅的前体气体或它们的组合。进一步地，在本实例中，SEG工艺260原位掺杂外延层262。例如，SEG工艺260使用诸如磷化氢(PH3)的含磷气体、诸如砷化氢(AsH3)的含砷气体、诸如单甲基硅烷(MMS)的含碳气体、其他的含n型掺杂剂气体或它们的组合引入n型掺杂剂。在所描述的实施例中，SEG工艺260使用基于硅的前体气体和诸如磷化氢(PH3)的含磷气体，从而使外延层262成为Si:P(用磷掺杂的硅)层。在实例中，基于硅的前体气体(DCS)以大约100sccm到大约500sccm的流速被引入到室中，以及PH3气体以大约10sccm到大约50sccm的流速被引入到室中。SEG SiP层的沉积时间为～60sec到～1200sec。可选地，当场效应晶体管器件205是PFET时，SEG工艺260使用诸如乙硼烷(B2H6)的含硼气体、其他的含p型掺杂剂的气体或它们的组合引入p型掺杂剂。如果外延层262在SEG工艺260期间未被掺杂，其可以在随后的工艺中例如通过离子注入工艺、等离子体浸没离子注入(PIII)工艺、气态和/或固态源扩散工艺、其他的工艺或它们的组合被掺杂。可以实施诸如快速热退火和/或激光热退火的退火工艺以激活外延层262中的掺杂剂。可以调整SEG工艺260的其他工艺参数来形成外延层262。例如，在SEG工艺260期间，衬底的温度为大约500℃到大约700℃。作为另一实例，在SEG工艺260期间，室压力为大约10torr到大约600torr。正如以上所提到的，在本实例中，SEG工艺260是LPCVD工艺。可选地，SEG工艺260应用其他的CVD工艺(诸如超高真空CVD(UHV-CVD))、分子束外延、其他的选择性外延生长工艺或它们的组合。
因为外延层242中的位错区244通过回蚀刻工艺250(图5)被移除，源极/漏极外延部件270无位错，具体地说是在栅极结构220的角部234无位错。具有通过本文所描述的SEG/回蚀刻/SEG方法形成的无位错的源极/漏极外延部件270的场效应晶体管器件205，相对于具有无回蚀刻工艺而形成的源极/漏极外延部件的场效应晶体管器件，显示出显著的器件性能改进。例如，场效应晶体管器件205显示了减小的串联寄生源极-漏极电阻(RSD)、漏致势垒降低(DIBL)以及断态漏电流(IOFF)。在一个具体的实例中，当与通过传统的选择性外延生长工艺且未实施所披露的回蚀刻工艺形成的场效应晶体管器件比较时，场效应晶体管器件205显示出11％的通态电流(ION)改进。
在所描述的实施例中，原位实施SEG工艺240、回蚀刻工艺250以及SEG工艺260(换句话说，在同一工艺室中实施SEG工艺240、回蚀刻工艺250以及SEG工艺260)。在实例中，在SEG工艺240、回蚀刻工艺250以及SEG工艺260之间没有真空破坏。相应地，可以通过调整诸如工艺气体的组成、流速和压力以及衬底的温度的工艺条件来实施从SEG工艺240到回蚀刻工艺250到SEG工艺260的过渡。
进一步地，所披露的用于形成无位错的源极/漏极外延部件270的SEG/回蚀刻/SEG工艺易于应用到现有加工中。尽管循环沉积/蚀刻工艺能够实现无位错的源极/漏极外延部件，但进行集成电路器件的大量生产时，与所披露的SEG/回蚀刻/SEG工艺比较，这种工艺是复杂且耗时的。对于上述的一个或多个实施例实现了若干优势。例如，本工艺使用相对长的沉积时间具有更优的选择性外延生长，取代了传统工艺中的短脉冲沉积时间以及更差的选择性生长。而且，传统的工艺试图移除硅和介电表面上的非晶膜或多晶膜，而本发明中的回蚀刻工艺具体移除栅极角部区域上的缺陷或位错。不同的实施例可以具有不同的优势，但没有特定的优势是任何实施例所必需的。
在图7中，在源极/漏极外延部件270上形成导电部件280。在本实例中，导电部件280是金属硅化物部件，诸如硅化镍部件。在实例中，通过在源极/漏极外延部件270上方沉积金属层，对金属层进行退火从而使金属层与源极/漏极外延部件中的硅反应以形成金属硅化物部件，以及移除未反应的金属层，在源极/漏极外延部件270上形成金属硅化物部件。集成电路器件200可以经过如下简述的其他工艺。例如，可以通过n型掺杂剂和/或p型掺杂剂的离子注入形成用于场效应晶体管器件的轻掺杂源极/漏极(LDD)和/或重掺杂源极/漏极(HDD)区域。LDD和/或HDD区域可以先于所描述实施例形成。在实例中，在衬底上方形成层间介电(ILD)层，并对衬底进一步实施化学机械抛光(CMP)工艺以平坦化衬底。进一步地，在形成ILD层之前，可以在栅极结构220上方形成接触蚀刻停止层(CESL)。在实施例中，栅电极层保留多晶硅。在另一实施例中，在后栅极或栅极替换工艺中移除多晶硅并用金属替换。在后栅极工艺中，继续进行对ILD层的CMP工艺以暴露栅极结构的多晶硅，并实施蚀刻工艺以移除多晶硅，从而形成沟槽。由用于PFET器件和NFET器件的适当的功函数金属(例如，p型功函数金属和n型功函数金属)填充该沟槽。进一步地，在衬底210上方形成包括金属层和金属间介电(IMD)层的多层互连件(MLI)以电连接集成电路器件200的各种部件或结构。多层互连件包括垂直互连件，诸如通孔或接触件；以及水平互连件，诸如导线。各种互连部件可以应用各种导电材料，包括铜、钨以及硅化物。在一个实例中，镶嵌工艺或双镶嵌工艺形成铜多层互连结构。
在所描述的实施例中，形成用于平面型器件(具体地说是场效应晶体管器件200)的源极/漏极外延部件270。用于形成源极/漏极外延部件270的方法同样适用于形成用于鳍式场效应晶体管(FinFET)的源极/漏极外延部件。例如，该方法可以包括：在鳍(未示出)(例如，在衬底上方设置的硅鳍)上形成栅极结构，蚀刻鳍的未被栅极结构覆盖的部分，以及实施本文所描述的选择性外延生长和选择性回蚀刻工艺以在鳍的暴露部分上形成外延部件。进一步地，本文所描述的工艺细节可以用于形成其他的CMOS器件、太阳能单元、微机电系统(MEMS)器件以及其他类型的器件中的外延部件。
本发明提供各种实施例。一种示例性方法包括：在衬底上方形成栅极结构；在衬底中形成凹槽从而使栅极结构介于凹槽之间；以及在凹槽中形成源极/漏极外延部件。形成源极/漏极外延部件包括：实施选择性外延生长工艺以在凹槽中形成外延层，其中在选择性外延生长工艺期间在外延层中形成位错区；以及实施选择性回蚀刻工艺以移除位错区。在实例中，实施选择性外延生长工艺以形成外延层包括：使用第一选择性外延生长工艺形成第一外延层，其中第一外延层包括位错区，所述位错区邻近于栅极结构；以及在选择性回蚀刻工艺之后，使用第二选择性外延生长工艺在第一外延层上方形成第二外延层。位错区位于第一外延层和栅极结构的角部之间的界面。在实例中，位错区为邻近于栅极结构的第一外延层的<111>面。在实例中，选择性外延生长工艺使用基于硅的前体气体和掺杂剂气体，以及选择性回蚀刻工艺使用包含氯化氢(HCl)气体和锗烷(GeH4)气体的气体。示例性的基于硅的前体气体包括硅烷(SiH4)、二氯硅烷(DCS)、乙硅烷(Si2H6)、丙硅烷(Si3H8)以及它们的组合。示例性掺杂剂气体包括磷化氢(PH3)、砷化氢(AsH3)、单甲基硅烷(MMS)或它们的组合。选择性回蚀刻工艺可以进一步使用二氯硅烷(DCS)气体。在实例中，选择性外延生长工艺为低压化学汽相沉积。在实例中，原位实施选择性外延生长工艺和选择性回蚀刻工艺。
另一示例性方法包括：在衬底上方形成栅极结构；在衬底中邻近于栅极结构形成凹槽；在凹槽中形成第一外延层，其中，第一外延层具有邻近于栅极结构的缺陷区；从第一外延层移除缺陷区；以及在凹槽中在第一外延层上方形成第二外延层。通过使用基于硅的前体气体和第一掺杂剂气体的第一选择性外延生长工艺形成第一外延层；以及通过使用基于硅的前体气体和第二掺杂剂气体的第二选择性外延生长工艺形成第二外延层。在实例中，基于硅的前体气体包括硅烷(SiH4)、二氯硅烷(DCS)、乙硅烷(Si2H6)、丙硅烷(Si3H8)以及它们的组合中的一种；第一掺杂剂气体包括磷化氢(PH3)和单甲基硅烷(MMS)；以及第二掺杂剂气体包括：磷化氢(PH3)。通过使用包含氯化氢(HCl)气体和锗烷(GeH4)气体的气体的选择性回蚀刻工艺移除缺陷区。选择性回蚀刻工艺还可以使用二氯硅烷(DCS)气体。在实例中，缺陷区位于第一外延层和栅极结构的角部之间的界面。
又一示例性方法包括：在衬底上方形成栅极结构；在衬底中形成凹槽，从而使栅极结构介于凹槽之间；以及在凹槽中形成源极/漏极外延部件。形成源极/漏极外延部件包括：实施第一选择性外延生长工艺以形成第一外延层，该第一外延层部分地填充凹槽，其中，第一外延层的一部分接触栅极结构的角部；对第一外延层实施选择性回蚀刻工艺以移除与第一外延层的接触栅极角部的部分相关联的位错区；以及实施第二外延生长工艺以在第一外延层上方形成填充凹槽的第二外延层，其中，第二外延层的一部分接触栅极结构的角部。在实例中，选择性回蚀刻工艺移除第一外延层的<111>面。在实例中，栅极结构的角部包括介电材料而第一外延层和第二外延层包括n型掺杂的硅。
上面论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员还应该意识到，这些等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种形成集成电路器件的方法，包括：
在衬底上方形成栅极结构；
沿着所述栅极结构的侧壁形成栅极间隔件；
在所述衬底中形成隔离部件；
在所述衬底中形成凹槽，从而使所述栅极结构介于所述凹槽之间，其中，所述凹槽包括具有<111>晶面的第一侧壁表面、具有<111>晶面的第二侧壁表面以及与所述第一侧壁表面和所述第二侧壁表面相交的具有<100>晶面的底面；以及
在所述凹槽中形成源极/漏极外延部件，其中，形成所述源极/漏极外延部件包括：
实施选择性外延生长工艺以在所述凹槽的所述第一侧壁表面、所述第二侧壁表面和所述底面上形成外延层，其中，在所述选择性外延生长工艺期间在位于所述栅极结构的角部的所述外延层中形成位错区；和
实施选择性回蚀刻工艺以移除所述位错区，其中，在实施所述选择性回蚀刻工艺以移除所述位错区之后，所述外延层的剩余部分从所述栅极间隔件沿着所述凹槽的所述第一侧壁表面、所述底面和所述第二侧壁表面连续地延伸至所述隔离部件。
2.根据权利要求1所述的方法，其中，实施所述选择性外延生长工艺以形成所述外延层包括：
使用第一选择性外延生长工艺形成第一外延层，其中，所述第一外延层包括所述位错区，所述位错区邻近于所述栅极结构；以及
在所述选择性回蚀刻工艺之后，使用第二选择性外延生长工艺在所述第一外延层上方形成第二外延层。
3.根据权利要求2所述的方法，其中，所述位错区位于所述第一外延层和所述栅极结构的角部之间的界面。
4.根据权利要求3所述的方法，其中，所述位错区是邻近于所述栅极结构的所述第一外延层的<111>面。
5.根据权利要求1所述的方法，其中：
所述选择性外延生长工艺使用基于硅的前体气体；以及
所述选择性回蚀刻工艺使用包含氯化氢(HCl)气体和锗烷(GeH4)气体的气体。
6.根据权利要求5所述的方法，其中，所述基于硅的前体气体是硅烷(SiH4)、二氯硅烷(DCS)、乙硅烷(Si2H6)、丙硅烷(Si3H8)以及它们的组合中的一种。
7.根据权利要求5所述的方法，其中，所述选择性外延生长工艺还使用掺杂剂气体。
8.根据权利要求7所述的方法，其中，所述掺杂剂气体是磷化氢(PH3)、砷化氢(AsH3)、单甲基硅烷(MMS)或它们的组合中的一种。
9.根据权利要求5所述的方法，其中，所述选择性回蚀刻工艺还使用二氯硅烷(DCS)气体作为蚀刻/外延生长混合气体的一部分。
10.根据权利要求1所述的方法，其中，实施所述选择性外延生长工艺包括实施低压化学汽相沉积。
11.根据权利要求1所述的方法，其中，原位实施所述选择性外延生长工艺和所述选择性回蚀刻工艺。
12.一种形成集成电路器件的方法，包括：
在衬底上方形成栅极结构；
沿着所述栅极结构的侧壁形成栅极间隔件；
在所述衬底中形成隔离部件；
在所述衬底中邻近于所述栅极结构形成凹槽，其中，所述凹槽包括具有<111>晶面的第一侧壁表面、具有<111>晶面的第二侧壁表面以及与所述第一侧壁表面和所述第二侧壁表面相交的具有<100>晶面的底面；
在所述凹槽的所述第一侧壁表面、所述第二侧壁表面和所述底面上形成第一外延层，其中，所述第一外延层具有邻近于所述栅极结构的角部的缺陷区；从所述第一外延层移除所述缺陷区，其中，在从所述第一外延层移除所述缺陷区之后，所述第一外延层的剩余部分从所述栅极间隔件沿着所述凹槽的所述第一侧壁表面、所述底面和所述第二侧壁表面连续地延伸至所述隔离部件；以及
在所述凹槽中在所述第一外延层上方形成第二外延层。
13.根据权利要求12所述的方法，其中：
形成所述第一外延层包括实施使用基于硅的前体气体和第一掺杂剂气体的第一选择性外延生长工艺；以及
形成所述第二外延层包括实施使用所述基于硅的前体气体和第二掺杂剂气体的第二选择性外延生长工艺。
14.根据权利要求13所述的方法，其中：
所述基于硅的前体气体包括硅烷(SiH4)、二氯硅烷(DCS)、乙硅烷(Si2H6)、丙硅烷(Si3H8)以及它们的组合中的一种；
所述第一掺杂剂气体包括磷化氢(PH3)和单甲基硅烷(MMS)；以及
所述第二掺杂剂气体包括磷化氢(PH3)。
15.根据权利要求12所述的方法，其中，从所述第一外延层移除所述缺陷区包括：实施使用包含氯化氢(HCl)气体和锗烷(GeH4)气体的气体的选择性回蚀刻工艺。
16.根据权利要求15所述的方法，其中，所述选择性回蚀刻工艺还使用二氯硅烷(DCS)气体。
17.根据权利要求12所述的方法，其中，所述缺陷区位于所述第一外延层与所述栅极结构的角部之间的界面。
18.一种形成集成电路器件的方法，包括：
在衬底上方形成栅极结构；
沿着所述栅极结构的侧壁形成栅极间隔件；
在所述衬底中形成隔离部件；
在所述衬底中形成凹槽，从而使所述栅极结构介于所述凹槽之间，其中，所述凹槽包括具有<111>晶面的第一侧壁表面、具有<111>晶面的第二侧壁表面以及与所述第一侧壁表面和所述第二侧壁表面相交的具有<100>晶面的底面；以及
在所述凹槽中形成源极/漏极外延部件，其中，形成所述源极/漏极外延部件包括：
实施第一选择性外延生长工艺以形成部分填充所述凹槽的第一外延层，其中，所述第一外延层的一部分接触所述栅极结构的角部，
对所述第一外延层实施选择性回蚀刻工艺以移除所述第一外延层接触所述栅极结构的角部的部分相关联的位错区，其中，在移除所述位错区之后，所述第一外延层的剩余部分从所述栅极间隔件沿着所述凹槽的所述第一侧壁表面、所述底面和所述第二侧壁表面连续地延伸至所述隔离部件，和
实施第二外延生长工艺以在所述第一外延层上方形成填充所述凹槽的第二外延层，其中，所述第二外延层的一部分接触所述栅极结构的角部。
19.根据权利要求18所述的方法，其中，所述选择性回蚀刻工艺移除所述第一外延层的<111>面。
20.根据权利要求19所述的方法，其中，所述栅极结构的角部包括介电材料，而所述第一外延层和所述第二外延层包括n型掺杂的硅。
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