CN110491780A - 增大多晶硅栅极硬掩膜去除工艺窗口的方法 - Google Patents

增大多晶硅栅极硬掩膜去除工艺窗口的方法 Download PDF

Info

Publication number
CN110491780A
CN110491780A CN201910794589.XA CN201910794589A CN110491780A CN 110491780 A CN110491780 A CN 110491780A CN 201910794589 A CN201910794589 A CN 201910794589A CN 110491780 A CN110491780 A CN 110491780A
Authority
CN
China
Prior art keywords
polysilicon gate
germanium silicon
mask layer
hard mask
process window
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910794589.XA
Other languages
English (en)
Inventor
张彦伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Integrated Circuit Manufacturing Co Ltd filed Critical Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority to CN201910794589.XA priority Critical patent/CN110491780A/zh
Publication of CN110491780A publication Critical patent/CN110491780A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本申请公开了一种增大多晶硅栅极硬掩膜去除工艺窗口的方法，包括：提供一半导体衬底，通过预定工艺形成MOSFET器件结构；进行PMOS侧墙形成、P型注入和热退火工艺；沉积锗硅硬掩膜层；利用锗硅光罩通过光刻曝光，打开生长锗硅硬掩膜层的PMOS区域和多晶硅栅极顶部区域；蚀刻锗硅硬掩膜层，在PMOS源漏区域形成U型沟槽，同时刻蚀掉多晶硅栅极顶部的部分锗硅硬掩膜层；将U型沟槽蚀刻成Sigma型沟槽；沉积锗硅；去除多晶硅栅极顶部和侧壁的栅极硬掩膜层；重新生长NMOS侧墙，进行N型注入。通过打开多晶硅顶部，增大锗硅工艺中硬掩膜层去除工艺窗口，避免多晶硅栅极顶部硬掩膜层残留的缺陷。

Description

增大多晶硅栅极硬掩膜去除工艺窗口的方法
技术领域
本申请涉及半导体器件制造领域，具体涉及一种增大多晶硅栅极硬掩膜去除工艺窗口的方法。
背景技术
随着MOSFET器件的尺寸微缩，改善器件性能成为新工艺开发中急需解决的问题。应力技术的引入有效地提升了器件性能。对于PMOSFET而言，源漏嵌入式锗硅技术(Embedded SiGe)通过改善空穴的迁移率，可以大提升器件性能，但对于半导体制造，SiGe工艺模块是相当大的挑战。
SiGe模块工艺流程首先是生长一层氮化硅遮蔽层，其作用是保护多晶硅栅极并定义SiGe沟槽到栅极的水平距离，然后利用光刻和刻蚀在生长SiGe的区域形成“U型”沟槽，再经四甲基氢氧化铵容易蚀刻出“Sigma型”形貌，然后通过外延的方式在沟槽区域沉积SiGe，最后将氮化硅硬掩膜层通过磷酸溶液去除。然而，在热磷酸去除氮化硅的过程中往往会由于工艺波动，比如多晶硅栅极硬掩膜氮化层厚度偏厚，热磷酸溶液Lifetime降低等情况，会使得大尺寸多晶硅栅极顶部硬掩膜层去除不完全而形成缺陷，进而造成后续栅极无法形成镍硅层的问题。
发明内容
本申请提供了一种增大多晶硅栅极硬掩膜去除工艺窗口的方法，可以解决相关技术中由于工艺波动使得大尺寸多晶硅栅极顶部硬掩膜层去除不完全，进而造成后续栅极无法形成镍硅层的问题。
本申请提供了一种增大多晶硅栅极硬掩膜去除工艺窗口的方法,该方法包括：
步骤1，提供一半导体衬底，通过浅沟槽隔离、阱离子注入、栅氧成长、多晶硅刻蚀形成MOSFET器件结构；
步骤2，进行PMOS侧墙形成、P型注入和热退火工艺；
步骤3，沉积一层预定厚度的锗硅硬掩膜层；
步骤4，利用锗硅光罩通过光刻曝光，打开生长锗硅硬掩膜层的PMOS区域和多晶硅栅极顶部的预定尺寸区域；
步骤5，通过等离子体刻蚀蚀刻锗硅硬掩膜层，在PMOS源漏区域形成第一预定深度的U型沟槽，同时刻蚀掉多晶硅栅极顶部的部分锗硅硬掩膜层；
步骤6，将U型沟槽蚀刻成第二预定深度的Sigma型沟槽；
步骤7，进行锗硅的沉积；
步骤8，去除多晶硅栅极顶部和侧壁的栅极硬掩膜层；
步骤9，重新生长NMOS侧墙，进行N型注入。
进一步的，在步骤3中，沉积锗硅硬掩膜层的材料为氮化硅。
进一步的，在步骤3中，沉积锗硅硬掩膜层采用原子层沉积工艺或炉管成长工艺。
进一步的，在步骤3中，锗硅硬掩膜层的预定厚度为100～200A。
进一步的，在步骤5中，U型沟槽的第一预定深度为350～500A。
进一步的，在步骤6中，Sigma型沟槽的第二预定深度为600～750A。
进一步的，在步骤4中，预定尺寸区域的选取满足光刻机的曝光能力，预定尺寸至少为200nm。
进一步的，在步骤2中，P型注入为P型LDD/Halo离子注入。
进一步的，在步骤9中，N型注入为N型LDD/Halo离子注入。
进一步的，在步骤5中，通过等离子体刻蚀蚀刻锗硅硬掩膜层。
进一步的，在步骤6中，利用四甲基氢氧化铵溶液将U型沟槽蚀刻成第二预定深度的Sigma型沟槽。
进一步的，在步骤7中，通过外延生长进行锗硅的沉积。
进一步的，在步骤8中，通过热的磷酸溶液去除多晶硅栅极顶部和侧壁的栅极硬掩膜层。
进一步的，在步骤9之后，该方法还包括：
进行后续的源漏离子注入、热激活、SMT/SAB、CT引出及后段铜互连工艺。
本申请技术方案，至少包括如下优点：
在定义锗硅生长区域的时候，不仅将需要生长锗硅的PMOS区域打开，同时将PMOS区域以外达到预定尺寸的多晶硅栅极顶部打开，在后道形成锗硅沟槽的刻蚀工艺中，非PMOS区域顶部打开的多晶硅栅极硬掩膜层将被刻蚀掉一定的厚度，从而增大锗硅生长完成后，硬掩膜层湿法去除工艺的窗口，不易有多晶硅栅极顶部硬掩膜层残留的缺陷，进而保证了后续栅极镍硅层的形成。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一个实施例提供的一种增大多晶硅栅极硬掩膜去除工艺窗口的方法的流程图。
图2是本申请一个实施例提供的MOSFET各模块的示意图。
图3是本申请一个实施例提供的生长锗硅的PMOS区域和多晶硅栅极顶部预定尺寸区域打开后的示意图。
图4是本申请一个实施例提供的经过蚀刻后形成Sigma型沟槽的示意图。
图5是本申请一个实施例提供的锗硅沉积后的示意图。
图6是本申请栅极硬掩膜层去除后的示意图。
图7是本申请另一个实施例提供的一种增大多晶硅栅极硬掩膜去除工艺窗口的方法的流程图。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
本申请实施例提出一种可以有效增大锗硅(SiGe)工艺过程中多晶硅栅极(Polysilicon Gate)顶部硬掩膜层(Hard Mask)湿法去除工艺窗口的方法，适用于40～28～20nm技术节点CMOS工艺技术，应用于40～20nm技术节点集成电路制造领域。
如图1所示，其示出了一种增大多晶硅栅极硬掩膜去除工艺窗口的方法的流程图，该方法可以包括：
步骤1，提供一半导体衬底，通过浅沟槽隔离、阱离子注入、栅氧成长、多晶硅刻蚀形成MOSFET器件结构。
可选的，多晶硅蚀刻形成的栅极顶部需要保留一定厚度的硬掩膜氮化硅层，其厚度约为350A～450A，不仅能防止后续P型注入时穿通栅极，而且可以作为锗硅生长的硬掩膜层。
步骤2，进行PMOS侧墙形成、P型注入和热退火工艺。
可选的，P型注入为P型轻掺杂漏(Lightly Doped Drain，LDD)/Halo离子注入。
步骤3，沉积一层预定厚度的锗硅硬掩膜层。
结合参考图2，其示出了步骤1至3执行后的MOSFET各模块示意图，示例性的，图2中示出了硅衬底11，浅沟槽隔离12、多晶硅栅极13、栅极硬掩膜层14、锗硅硬掩膜层15、光阻16、PMOS侧墙17。其中，光阻16覆盖区域为非PMOS区域。
可选的，沉积锗硅硬掩膜层的材料为氮化硅。
可选的，沉积锗硅硬掩膜层采用原子层沉积工艺(ALD)或炉管成长工艺(Furnace)。
可选的，锗硅硬掩膜层的预定厚度为100～200A。
步骤4，利用锗硅光罩通过光刻曝光，打开生长锗硅硬掩膜层的PMOS区域和多晶硅栅极顶部的预定尺寸区域。
结合参考图3，其示出了生长锗硅的PMOS区域和多晶硅栅极顶部预定尺寸区域打开后的示意图。图3中示例性地示出了预定尺寸区域18。
可选的，预定尺寸区域的选取满足光刻机的曝光能力，预定尺寸至少为200nm。在实际应用中，预定尺寸并不局限，只需要满足所选择的光刻机的曝光能力。
步骤5，蚀刻锗硅硬掩膜层，在PMOS源漏区域形成第一预定深度的U型沟槽，同时刻蚀掉多晶硅栅极顶部的部分锗硅硬掩膜层。
由于步骤4中打开了多晶硅栅极顶部的预定尺寸区域，因此在蚀刻锗硅硬掩膜层的同时会刻蚀掉一定厚度的锗硅硬掩膜层(氮化硅)。
可选的，U型沟槽的第一预定深度为350～500A。
可选的，对于锗硅硬掩膜层的蚀刻可以通过等离子体刻蚀来完成。
步骤6，将U型沟槽蚀刻成第二预定深度的Sigma型沟槽。
可选的，在实际应用中，可以利用四甲基氢氧化铵溶液将U型沟槽蚀刻成第二预定深度的Sigma型沟槽。
利用四甲基氢氧化铵(TMAH)溶液对硅晶体不同晶向蚀刻速率的不同，使得U型沟槽形成Sigma型沟槽。
可选的，Sigma型沟槽的第二预定深度为600～750A。
结合参考图4，其示出了经过蚀刻后形成Sigma型沟槽的示意图。示例性的，图4中示出了锗硅沟槽19。
步骤7，进行锗硅的沉积。
可选的，在实际应用中，可以通过外延生长的方式沉积锗硅。
结合参考图5，其示出了锗硅沉积后的示意图。
步骤8，去除多晶硅栅极顶部和侧壁的栅极硬掩膜层。
可选的，在实际应用中，可以通过热的磷酸溶液去除多晶硅栅极顶部和侧壁的栅极硬掩膜层。
对于一定尺寸以上的多晶硅栅极，由于其顶部硬掩膜层通过等离子体刻蚀已经去除一定厚度的氮化硅，因此在热磷酸溶液去除的时候不易由于窗口不足形成氮化硅残留缺陷。
结合参考图6，其示出了栅极硬掩膜层去除后的示意图。
步骤9，重新生长NMOS侧墙，进行N型注入。
可选的，N型注入为N型LDD/Halo离子注入。
可选的，如图7所示，在实际应用中，在步骤9之后，该方法还可以包括：
步骤10，进行后续的源漏离子注入、热激活、表面贴装/金属硅化物阻挡层生成(Surface Mounting Technology/Salicide Block，SMT/SAB)、焊盘(Contact，CT)引出及后段铜互连工艺。
综上所述，本申请实施例提供的增大多晶硅栅极硬掩膜去除工艺窗口的方法，在定义锗硅生长区域的时候，不仅将需要生长锗硅的PMOS区域打开，同时将PMOS区域以外达到预定尺寸的多晶硅栅极顶部打开，在后道形成锗硅沟槽的刻蚀工艺中，非PMOS区域顶部打开的多晶硅栅极硬掩膜层将被刻蚀掉一定的厚度，从而增大锗硅生长完成后，硬掩膜层湿法去除工艺的窗口，不易有多晶硅栅极顶部硬掩膜层残留的缺陷，进而保证了后续栅极镍硅层的形成。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (14)

1.一种增大多晶硅栅极硬掩膜去除工艺窗口的方法，其特征在于，所述方法包括：
步骤1，提供一半导体衬底，通过浅沟槽隔离、阱离子注入、栅氧成长、多晶硅刻蚀形成MOSFET器件结构；
步骤2，进行PMOS侧墙形成、P型注入和热退火工艺；
步骤3，沉积一层预定厚度的锗硅硬掩膜层；
步骤4，利用锗硅光罩通过光刻曝光，打开生长所述锗硅硬掩膜层的PMOS区域和多晶硅栅极顶部的预定尺寸区域；
步骤5，蚀刻锗硅硬掩膜层，在PMOS源漏区域形成第一预定深度的U型沟槽，同时刻蚀掉所述多晶硅栅极顶部的部分锗硅硬掩膜层；
步骤6，将所述U型沟槽蚀刻成第二预定深度的Sigma型沟槽；
步骤7，进行锗硅的沉积；
步骤8，去除所述多晶硅栅极顶部和侧壁的栅极硬掩膜层；
步骤9，重新生长NMOS侧墙，进行N型注入。
2.根据权利要求1所述的增大多晶硅栅极硬掩膜去除工艺窗口的方法，其特征在于，在所述步骤3中，沉积所述锗硅硬掩膜层的材料为氮化硅。
3.根据权利要求1所述的增大多晶硅栅极硬掩膜去除工艺窗口的方法，其特征在于，在所述步骤3中，沉积所述锗硅硬掩膜层采用原子层沉积工艺或炉管成长工艺。
4.根据权利要求1所述的增大多晶硅栅极硬掩膜去除工艺窗口的方法，其特征在于，在所述步骤3中，所述锗硅硬掩膜层的预定厚度为100～200A。
5.根据权利要求1所述的增大多晶硅栅极硬掩膜去除工艺窗口的方法，其特征在于，在所述步骤5中，所述U型沟槽的第一预定深度为350～500A。
6.根据权利要求1所述的增大多晶硅栅极硬掩膜去除工艺窗口的方法，其特征在于，在所述步骤6中，所述Sigma型沟槽的第二预定深度为600～750A。
7.根据权利要求1所述的增大多晶硅栅极硬掩膜去除工艺窗口的方法，其特征在于，在所述步骤4中，所述预定尺寸区域的选取满足光刻机的曝光能力，所述预定尺寸至少为200nm。
8.根据权利要求1所述的增大多晶硅栅极硬掩膜去除工艺窗口的方法，其特征在于，在所述步骤2中，所述P型注入为P型LDD/Halo离子注入。
9.根据权利要求1所述的增大多晶硅栅极硬掩膜去除工艺窗口的方法，其特征在于，在所述步骤9中，所述N型注入为N型LDD/Halo离子注入。
10.根据权利要求1所述的增大多晶硅栅极硬掩膜去除工艺窗口的方法，其特征在于，在所述步骤5中，通过等离子体刻蚀蚀刻所述锗硅硬掩膜层。
11.根据权利要求1所述的增大多晶硅栅极硬掩膜去除工艺窗口的方法，其特征在于，在所述步骤6中，利用四甲基氢氧化铵溶液将所述U型沟槽蚀刻成第二预定深度的Sigma型沟槽。
12.根据权利要求1所述的增大多晶硅栅极硬掩膜去除工艺窗口的方法，其特征在于，在所述步骤7中，通过外延生长进行锗硅的沉积。
13.根据权利要求1所述的增大多晶硅栅极硬掩膜去除工艺窗口的方法，其特征在于，在所述步骤8中，通过热的磷酸溶液去除所述多晶硅栅极顶部和侧壁的栅极硬掩膜层。
14.根据权利要求1至13任一所述的增大多晶硅栅极硬掩膜去除工艺窗口的方法，其特征在于，在所述步骤9之后，所述方法还包括：
进行后续的源漏离子注入、热激活、SMT/SAB、CT引出及后段铜互连工艺。
CN201910794589.XA 2019-08-27 2019-08-27 增大多晶硅栅极硬掩膜去除工艺窗口的方法 Pending CN110491780A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910794589.XA CN110491780A (zh) 2019-08-27 2019-08-27 增大多晶硅栅极硬掩膜去除工艺窗口的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910794589.XA CN110491780A (zh) 2019-08-27 2019-08-27 增大多晶硅栅极硬掩膜去除工艺窗口的方法

Publications (1)

Publication Number Publication Date
CN110491780A true CN110491780A (zh) 2019-11-22

Family

ID=68554417

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910794589.XA Pending CN110491780A (zh) 2019-08-27 2019-08-27 增大多晶硅栅极硬掩膜去除工艺窗口的方法

Country Status (1)

Country Link
CN (1) CN110491780A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130320449A1 (en) * 2012-05-29 2013-12-05 Globalfoundries Singapore Pte. Ltd. Late in-situ doped sige junctions for pmos devices on 28 nm low power/high performance technologies using a silicon oxide encapsulation, early halo and extension implantations
CN104362096A (zh) * 2014-11-05 2015-02-18 上海华力微电子有限公司 SiGe源漏MOS器件制造方法
CN105304570A (zh) * 2015-10-26 2016-02-03 上海华力微电子有限公司 一种去除栅极硬掩膜层的方法
CN105609469A (zh) * 2014-11-19 2016-05-25 上海华力微电子有限公司 半导体器件的形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130320449A1 (en) * 2012-05-29 2013-12-05 Globalfoundries Singapore Pte. Ltd. Late in-situ doped sige junctions for pmos devices on 28 nm low power/high performance technologies using a silicon oxide encapsulation, early halo and extension implantations
CN104362096A (zh) * 2014-11-05 2015-02-18 上海华力微电子有限公司 SiGe源漏MOS器件制造方法
CN105609469A (zh) * 2014-11-19 2016-05-25 上海华力微电子有限公司 半导体器件的形成方法
CN105304570A (zh) * 2015-10-26 2016-02-03 上海华力微电子有限公司 一种去除栅极硬掩膜层的方法

Similar Documents

Publication Publication Date Title
CN100472810C (zh) 双栅极及三栅极金属氧化物半导体场效应晶体管装置及其制造方法
CN102468164B (zh) 晶体管及其制造方法
US7531438B2 (en) Method of fabricating a recess channel transistor
US10134899B2 (en) Facet-free strained silicon transistor
US7192881B2 (en) Method of forming sidewall spacer elements for a circuit element by increasing an etch selectivity
US7888194B2 (en) Method of fabricating semiconductor device
CN105097649A (zh) 半导体结构的形成方法
JP2003523630A (ja) シリコン・ゲルマニウム（Ｓｉ１−ｘＧｅｘ）ゲート電極を有するＭＯＳトランジスタを含むＣＭＯＳ集積回路を備えた半導体装置とその製造方法
WO2012055142A1 (zh) 晶体管及其制造方法
US20180308977A1 (en) Embedded sige process for multi-threshold pmos transistors
CN103871887A (zh) Pmos晶体管、nmos晶体管及其各自的制作方法
US20050026342A1 (en) Semiconductor device having improved short channel effects, and method of forming thereof
JP2002527884A (ja) バーティカル型バイポーラトランジスタ及びその製造方法
CN110491780A (zh) 增大多晶硅栅极硬掩膜去除工艺窗口的方法
US9093464B2 (en) Method for fabricating small-scale MOS device
US20050142779A1 (en) Semiconductor device having MOS varactor and methods for fabricating the same
JP2560376B2 (ja) Ｍｏｓトランジスタの製造方法
US20080299729A1 (en) Method of fabricating high voltage mos transistor device
TWI701837B (zh) 鰭式場效電晶體結構及其製造方法
JPH10303313A (ja) Ｃｍｏｓ回路の製造方法
CN104716042A (zh) 一种半导体器件的制造方法
US20120146054A1 (en) Mosfet with source side only stress
US8669616B2 (en) Method for forming N-shaped bottom stress liner
CN102194684A (zh) 栅极介质层制造方法
US11069777B1 (en) Manufacturing method of self-aligned DMOS body pickup

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20191122