TWI701837B - 鰭式場效電晶體結構及其製造方法 - Google Patents

鰭式場效電晶體結構及其製造方法 Download PDF

Info

Publication number
TWI701837B
TWI701837B TW108124922A TW108124922A TWI701837B TW I701837 B TWI701837 B TW I701837B TW 108124922 A TW108124922 A TW 108124922A TW 108124922 A TW108124922 A TW 108124922A TW I701837 B TWI701837 B TW I701837B
Authority
TW
Taiwan
Prior art keywords
barrier
width
fin
channel
manufacturing
Prior art date
Application number
TW108124922A
Other languages
English (en)
Other versions
TW202025491A (zh
Inventor
吳俊亨
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Publication of TW202025491A publication Critical patent/TW202025491A/zh
Application granted granted Critical
Publication of TWI701837B publication Critical patent/TWI701837B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本揭露係關於一種鰭式場效電晶體及其製造方法。該鰭式場效電晶體結構包括一第一鰭件及一第二鰭件。該第一鰭件係位在一第一基部上，並具有一第一通道區域。該第一通道區域具有一第一通道長度。該第二鰭件係位在一第二基部上，並具有一第二通道區域。該第二通道區域具有一第二通道長度。該第二通道長度係不同於該第一通道長度。

Description

鰭式場效電晶體結構及其製造方法
本申請案主張2018/12/27申請之美國臨時申請案第62/785,418號及2019/04/05申請之美國正式申請案第16/376,578號的優先權及益處，該美國臨時申請案及該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種鰭式場效電晶體結構及其製造方法。特別是關於一種具有不同通道長度的鰭式場效電晶體結構及其製造方法。
半導體裝置基本上係用於許多現代化的應用。伴隨著電子科技的進化，半導體裝置係在持續變小的同時，係提供較佳的功能性，並包括較大數量的集成電路(integrated circuits)。由於半導體裝置的小型化尺寸，鰭式結構(fin structures)係廣泛地使用在場效電晶體(field-effect transistors)。
目前係已提供一傳統的鰭式場效電晶體(FinFET)結構。所述的場效電晶體結構係包括一半導體基底(semiconductor substrate)以及複數個鰭件(fins)，鰭件係朝遠離半導體基底的方向延伸。然而，各鰭件係具有相同的通道長度(channel length)，且沿著鰭件的側壁及頂端流通 電流並無法不同。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種鰭式場效電晶體結構。該鰭式場效電晶體結構係包括一第一鰭件及一第二鰭件，該第一鰭件係位在一第一基部(first base)上，該第一鰭件具有一第一通道區域(first channel region)，其中該第一通道區域具有一第一通道長度，該第二鰭件係位在一第二基部(second base)上，該第二鰭件具有一第二通道區域(second channel region)，其中該第二通道區域具有一第二通道長度，且該第二通道長度係不同於該第一通道長度。
在本揭露之一些實施例中，該鰭式場效電晶體結構更包括一半導體基底，其中該半導體基底包含該第一基部及該第二基部。
在本揭露之一些實施例中，該第一鰭件從該半導體基底以一第一方向突伸，該第一通道長度係沿著與該第一方向正交的一第二方向進行量測，該第二鰭件係從該半導體基底以該第一方向突伸，且該第二通道區域所具有的該第二通道長度，係沿著該第二方向所量測。
在本揭露之一些實施例中，該第一鰭件包括一第一底部以及一第一頂部，該第一底部係埋設在位於該第一基部上的一第一絕緣層內，該第一頂部係位在該第一底部上，該第二鰭件係包括一第二底部及一第一頂部，該第二底部係埋設在位於該第二基部上之一第二絕緣層內，該第二頂部係位在該第二底部上，該第一頂部包含該第一通道區域，且該第 二頂部包含該第二通道區域。
在本揭露之一些實施例中，該第一頂部具有一第一汲極區域、一第一源極區域以及該第一通道區域，該第一通道區域係位在該汲極區域與該源極區域之間，而該第一汲極區域、該第一通道區域以及該源極區域係沿著該第二方向配置。
在本揭露之一些實施例中，該第一頂部的該第一通道區域具有一第一通道寬度，該第一通道寬度係沿著垂直正交於該第二方向與該第一方向的一第三方向進行量測，該第一鰭件的該第一汲極區域及該第一源極區域具有一第一頂端寬度，而該第一通道寬度係不同於該第一頂端寬度。
在本揭露之一些實施例中，該第一通道寬度係小於該第一頂端寬度。
在本揭露之一些實施例中，該第一底部具有沿著該第三方向的一第一底端寬度，該第一通道寬度係小於該第一底端寬度。
在本揭露之一些實施例中，該第一鰭件與該第二鰭件係與該半導體基底係為一體成型的單片(monolithically)。
在本揭露之一些實施例中，更包括一第一閘極及一第二閘極，該第一閘極係覆蓋在該第一通道區域上，該第二閘極係覆蓋在該第二通道區域上。
在本揭露之另一實施例中提供一種鰭式場效電晶體結構的製造方法。該製造方法的步驟包括：在一半導體基底上形成一第一鰭件，其中該第一鰭件係包括一第一底部及一第一頂部，該第一底部係埋設在位於該半導體基底上的一第一絕緣層內，該第一頂部係位於該第一底部上； 形成一阻擋層(blocking layer)，其中該阻擋層係包括二阻擋屏障(blocking dams)，該二阻擋屏障係位在該第一頂部上，其中至少一阻擋屏障係具有一第一屏障寬度，該第一屏障寬度係沿著一第二方向所量測；以及削減該阻擋屏障，以使該阻擋屏障的一寬度從該第一屏障寬度縮減為一第二屏障寬度，而該第二屏障寬度係小於該第一屏障寬度，其中位在該二阻擋屏障之間的該第一頂部的一部位係界定成一第一通道區域，且該第一通道區域具有一第一通道長度，該第一通道長度係沿著該第二方向所量測。
在本揭露之一些實施例中，還包括形成一假性閘極(dummy gate)，係覆蓋在形成一阻擋層之前的該第一頂部的一部位，其中該假性閘極係位在形成該阻擋層之後的該二阻擋屏障之間；以及移除該假性閘極，以暴露該二阻擋屏障極該第一頂部的該部位。
在本揭露之一些實施例中，該阻擋層更包括一阻擋蓋(blocking cap)，該阻擋蓋係位在該假性閘極的一頂端，其中該阻擋蓋係在移除該假性閘極期間而被移除。
在本揭露之一些實施例中，該製造方法更包括在移除阻擋蓋與該假性閘極之前形成一介電層，該介電層係覆蓋在該第一鰭件與該第一絕緣層上。
在本揭露之一些實施例中，該製造方法還包括在移除阻擋蓋與該假性閘極之前形成一遮罩，該遮罩係覆蓋在該介電層上，其中該遮罩係具有一隙縫(aperture)，該隙縫係對應該假性閘極設置。
在本揭露之一些實施例中，該二阻擋屏障係相互間隔設置，且該二阻擋屏障係沿著該第二方向配置。
在本揭露之一些實施例中，在將該第一通道區域進行削減之前，該第一通道區域係具有一第一頂端寬度，該第一頂端寬度係沿著垂直正交於該第二方向的一第三方向所量測。
在本揭露之一些實施例中，該第一鰭件係從該半導體基底以一第一方向垂直地延伸，該第一方向係垂直正交於該第三方向及該第二方向。
在本揭露之一些實施例中，該製造方法還包括削減該第一通道區域，以使該第一通道區域的一寬度從該第一頂端寬度縮減為一第一通道寬度，而該第一通道寬度係小於該第一頂端寬度。
在本揭露之一些實施例中，該製造方法還包括形成鄰近該第一通道區域的一第一汲極區域及一第一源極區域，其中該第一汲極區域、該第一通道區域及該第一源極區域係沿著該第二方向配置，該第一鰭件的該第一汲極區域與該第一源極區域，係各具有一第一頂端寬度，該第一頂端寬度係沿著該第三方向所量測，其中該第一頂端寬度係大於該第一通道寬度。
根據上述的鰭式場效電晶體結構之架構，係可調整鰭件的通道長度。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍 所界定之本揭露的精神和範圍。
10:鰭式場效電晶體結構
100:第一鰭件
102:第一通道區域
103:第一通道長度
104:第一通道寬度
106:第一底端部
107:第一底端寬度
108:第一頂端部
109:第一汲極區域
110:第一源極區域
111:第一頂端寬度
112:第一絕緣層
114:阻擋層
115:阻擋蓋
116:阻擋屏障
117:第一屏障寬度
118:第二屏障寬度
200:第二鰭件
202:第二通道區域
203:第二通道區域
204:第二通道寬度
206:第二底端部
207:第二底端寬度
208:第二頂端部
209:第二汲極區域
210:第二源極區域
211:第二頂端寬度
212:第二絕緣層
300:半導體基底
301:第一基部
302:第二基部
304:介電層
306:遮罩層
307:隙縫
400:鰭式場效電晶體結構的製造方法
402~414:操作
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1為依據本揭露一些實施例的一種鰭式場效電晶體結構之頂視示意圖。
圖2為依據本揭露一些實施例的一種鰭式場效電晶體結構的一第一鰭件之部分立體示意圖。
圖3為依據本揭露一些實施例的一種鰭式場效電晶體結構的一第二鰭件之部分立體示意圖。
圖4為依據本揭露一些實施例中在圖1中的第一鰭件的第一通道區域之剖視示意圖。
圖5為依據本揭露一些實施例中在圖1中的第二鰭件的第二通道區域之剖視示意圖。
圖6為依據本揭露一些實施例中一種鰭式場效電晶體結構的製造方法之流程示意圖。
圖7至圖13為依據本揭露一些實施例中鰭式場效電晶體結構的製造方法之結構示意圖。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(cormprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
為了清楚地解釋以下的實施例，一些實施例係在z軸方向(第一方向)、y軸方向(第二方向)以及x軸方向(第三方向)的基礎上進行描述，且這些方向係大致上相互垂直正交。
圖1為依據本揭露一些實施例的一種鰭式場效電晶體結構10之頂視示意圖，圖2為依據本揭露一些實施例的一種鰭式場效電晶體結構 10的一第一鰭件100之部分立體示意圖，以及圖3為依據本揭露一些實施例的一種鰭式場效電晶體結構10的一第二鰭件200之部分立體示意圖。
請參考圖2，在一些實施例中，鰭式場效電晶體結構10係包括一半導體基底(semiconductor substrate)300，而半導體基底300具有一第一基部(first base)301，且第一鰭件100係位在第一基部301上。在一些實施例中，第一鰭件100係與半導體基底300為一體成型的單片，且以z軸方向從半導體基底300突伸。在一些實施例中，第一鰭件100係透過蝕刻半導體基底300所形成，或者是經由磊晶成長製程(epitaxial growth process)所形成。在一些實施例中，第一鰭件100係由矽(silicon)、多晶矽(polycrystalline silicon)或者是單晶矽(single-crystal silicon)所長成。
請參考圖2，第一鰭件100係具有一第一通道區域102，其係由一第一閘極(未在圖2中繪示)所覆蓋。在一些實施例中，第一鰭件100包括一第一底端部106以及一第一頂端部108，第一底端部106係埋設(embedded)位於第一基部301上的一第一絕緣層112中，而第一頂端部108係位在第一頂端部106上。在一些實施例中，第一頂端部108係包括第一通道區域102。在一些實施例中，係可經由化學氣相沉積(chemical vapor deposition，CVD)、旋塗式沉積(spin-on deposition，SOD)或其他類似製程，將第一絕緣層112沉積在鄰近第一鰭件100的多個溝槽(trenches)上。
請參考圖2，第一頂端部108係具有一第一汲極區域109、一第一源極區域110以及所述第一通道區域102，而第一通道區域102係位在第一汲極區域109與第一源極區域110之間。在一些實施例中，第一汲極區域109、第一通道區域102以及第一源極區域110係沿著y軸方向配置。
請參考圖3，在一些實施例中，半導體基底300係具有一第二基部(second base)302，且第二鰭件200係位在第二基部302上。在一些實施例中，第二鰭件200係與半導體基底300為一體成型的單片，且以z軸方向從半導體基底300突伸。在一些實施例中，第二鰭件200係藉由蝕刻半導體基底300所形成，或者是透過磊晶成長製程(epitaxial growth process)所形成。在一些實施例中，第二鰭件200係由矽(silicon)、多晶矽(polycrystalline silicon)或者是單晶矽(single-crystal silicon)所長成。
請參考圖3，第二鰭件200係具有一第二通道區域202，其係由一第二閘極(未在圖3中繪示)所覆蓋。在一些實施例中，第二鰭件200係包括一第二底端部206以及一第二頂端部208，第二底端部206係埋設在位於第二基部302上的一第二絕緣層212上，且第二頂端部208係位在第二底端部206上。在一些實施例中，第二頂端部208係包括第二通道區域202。在一些實施例中，係可經由化學氣相沉積(chemical vapor deposition，CVD)、旋塗式沉積(spin-on deposition，SOD)或其他類似製程，將第二絕緣層212沉積在鄰近第二鰭件200的多個溝槽(trenches)上。
請參考圖3，在一些實施例中，第二頂端部208具有一第二汲極區域209、一第二源極區域210以及第二通道區域202，而第二通道區域202係位在第二汲極區域209與第二源極區域210之間。在一些實施例中，第二汲極區域209、第二通道區域202以及第二源極區域210係沿著y軸方向配置。
請往回參考圖1，在一些實施例中，第一通道區域102係具有一第一通道長度103，其係沿y軸方向所量測。在一些實施例中，第二通道區域202係具有一第二通道區域203，其係沿y軸方向所量測。在一些 實施例中，第二通道長度203係不同於第一通道長度103。在一些實施例中，第二通道長度203係小於第一通道長度103。
圖4為依據本揭露一些實施例中在圖1中的第一鰭件100的第一通道區域102之剖視示意圖。請參考圖4，在一些實施例中，第一鰭件200的第一通道區域102係具有一第一通道寬度104，其係沿著x軸方向量測。在一些實施例中，第一底端部106沿著x軸方向係具有一第一底端寬度107，且第一通道寬度104係小於第一底端寬度107。
請參考圖2及圖4，在一些實施例中，第一鰭件100的第一汲極區域109及第一源極區域110係具有在圖2中的一第一頂端寬度111，且在圖4中的第一通道寬度104係不同於第一頂端寬度111。在一些實施例中，第一通道寬度104係小於第一頂端寬度111。
圖5為依據本揭露一些實施例中在圖1中的第二鰭件200的第二通道區域202之剖視示意圖。請參考圖5，在一些實施例中，第二鰭件200的第二通道區域202係具有一第二通道寬度204，其係沿x軸方向所量測。在一些實施例中，第二底端部206具有一第二底端寬度207，其係沿x軸方向所量測，且第二通道寬度204係與第二底端寬度207相同。
如圖3及圖5所示，在一些實施例中，第二鰭件200的第二汲極區域209係具有一第二頂端寬度211，且第二通道寬度204係與第二頂端寬度211相同。
圖6為依據本揭露一些實施例中一種鰭式場效電晶體結構的製造方法400之流程示意圖。圖7至圖13為依據本揭露一些實施例中鰭式場效電晶體結構的製造方法之結構示意圖。在一些實施例中，該製造方法400係包括複數個操作(402、404、406、408、410、412以及414)，且以 下的描述與圖示並不視為操作順序的的限制。
如圖7及圖8所示，在一些實施例中，依據操作402，第一鰭件100係形成在一半導體基底300上。第一鰭件100係包括一第一底端部106以及一第一頂端部108，第一底端部106係埋設在位於半導體基底300上的一第一絕緣層112中，而第一頂端部108係位在第一底端部106上。在一些實施例中，第一鰭件100係在z軸方向從半導體基底300垂直地延伸。
在一些實施例中，第一鰭件100係透過蝕刻半導體基底300所形成，或者是經由磊晶成長製程(epitaxial growth process)所形成。在一些實施例中，第一鰭件100係由矽(silicon)、多晶矽(polycrystalline silicon)或者是單晶矽(single-crystal silicon)所長成。在一些實施例中，係可經由化學氣相沉積(chemical vapor deposition，CVD)、旋塗式沉積(spin-on deposition，SOD)或其他類似製程，將第一絕緣層112沉積在鄰近第一鰭件100的多個溝槽(trenches)上。
如圖7及圖8所示，在一些實施例中，依據操作404，形成一假性閘級302。在一些實施例中，第一頂端部108的一部位係被假性閘級302所覆蓋。在一些實施例中，假性閘級302係可包含多晶矽(polysilicon)、氧化材料(oxide material)或類似材料。
如圖7及圖8所示，在一些實施例中，依據操作406，一阻擋層(blocking layer)114係形成在假性閘級302上。在一些實施例中，阻擋層114係包含一阻擋蓋(blocking cap)115以及二阻擋屏障(blocking dams)116，阻擋蓋115係位在假性閘級302上，二阻擋屏障116係位在第一鰭件100的第一頂端部108上。在一些實施例中，二阻擋屏障116係相互間隔設置，且二阻擋屏障116係沿y軸方向配置。在一些實施例中，假性閘級 302係位在二阻擋屏障116之間。在一些實施例中，至少一阻擋屏障116係具有一第一屏障寬度117(如圖10所示)，其係沿y軸方向所量測。在一些實施例中，阻擋層114係可被沉積或被蝕刻，以形成如圖7及圖8的形狀。
在一些實施例中，如圖7及圖8所示，依據操作408，形成一介電層304。在一些實施例中，介電層304係覆蓋第一鰭件100與第一絕緣層112。在一些實施例中，介電層304係包含氧化材料或其類似材料。在一些實施例中，介電層304係可經由任何適當的製程所形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(atomic layer deposition，ALD)，或其他類似製程。
在一些實施例中，如圖7及圖8所示，依據操作410，形成一遮罩層306。在一些實施例中，介電層304係被遮罩層306所覆蓋。在一些實施例中，遮罩層306係具有一隙縫(aperture)307，而隙縫307係對應假性閘級302設置。在一些實施例中，遮罩層306係可經由任何適當的製程所形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(atomic layer deposition，ALD)，或其他類似製程。
如圖9所示，在一些實施例中，依據操作412，移除假性閘級302及阻擋蓋114。在一些實施例中，二阻擋屏障116與第一頂端部108的一部位係暴露。在一些實施例中，如此的移除操作係可透過使用任何適當的蝕刻製程、拋光製程(polishing process)，或其類似製程來完成。
圖10及圖11係為圖9的部分放大圖。如圖10及圖11所示，在一些實施例中，依據操作414，削減阻擋屏障116，以使阻擋屏障116的一寬度從第一屏障寬度117縮減至一第二屏障寬度118，其中第二屏障寬度118係小於第一屏障寬度117。在一些實施例中，第一頂端部108的一部 位係位在二阻擋屏障116之間，以界定出如第一通道區域102。在一些實施例中，第一通道區域102係具有一第一通道長度103，其係沿y軸方向所量測。在一些實施例中，阻擋屏障116係可透過一蝕刻製程而被削減。
在一些實施例中，如圖12所示，在削減第一通道區域102之前，第一通道區域102具有一第一頂端寬度111，其係沿x軸方向所量測。在一些實施例中，如圖12及圖13所示，係削減第一通道區域102，以使第一通道區域102的一寬度係從第一頂端寬度111縮減到一第一通道寬度104，而第一通道寬度104係小於第一頂端寬度111。在一些實施例中，第一通道區域102係經由一蝕刻製程而被削減。
總而言之，帶有鰭式場效電晶體結構的架構，各個鰭件的通道長度係可不同，以便不同的鰭件係可沿著通道區域而具有不同的電流。
本揭露提供一種鰭式場效電晶體結構。該場效電晶體結構係包括一第一鰭件，位在一第一基部上，該第一鰭件具有一第一通道區域，其中該第一通道區域具有一第一通道長度；以及一第二鰭件，係位在一第二基部上，該第二鰭件係具有一第二通道區域，其中該第二通道區域具有一第二通道長度，且該第二通道長度不同於該第一通道長度。
本揭露另提供一種鰭式場效電晶體結構的製造方法。該製造方法方法係包括在一半導體基底上形成一第一鰭件，其中該第一鰭件係包括一第一底部及一第一頂部，該第一底部係埋設在位於該半導體基底上的一第一絕緣層內，該第一頂部係位於該第一底部上；形成一阻擋層(blocking layer)，其中該阻擋層係包括二阻擋屏障(blocking dams)，該二阻擋屏障係位在該第一頂部上，其中至少一阻擋屏障係具有一第一屏障 寬度，該第一屏障寬度係沿著一y軸方向所量測；以及削減該阻擋屏障，以使該阻擋屏障的一寬度從該第一屏障寬度縮減為一第二屏障寬度，而該第二屏障寬度係小於該第一屏障寬度，其中位在該二阻擋屏障之間的該第一頂部的一部位係界定成一第一通道區域，且該第一通道區域具有一第一通道長度，該第一通道長度係沿著該y軸方向所量測。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10                         鰭式場效電晶體結構 100                       第一鰭件 102                       第一通道區域 106                       第一底端部 110                       第一源極區域 200                       第二鰭件 202                       第二通道區域 203                       第二通道區域 204                       第二通道寬度 209                       第二汲極區域 210                       第二源極區域 211                       第二頂端寬度

Claims (10)

  1. 一種鰭式場效電晶體結構之製造方法，包括：在一半導體基底上形成一第一鰭件，其中該第一鰭件係包括一第一底部及一第一頂部，該第一底部係埋設在位於該半導體基底上的一第一絕緣層內，該第一頂部係位於該第一底部上；形成一阻擋層，其中該阻擋層係包括二阻擋屏障，該二阻擋屏障係位在該第一頂部上，其中至少一阻擋屏障係具有一第一屏障寬度，該第一屏障寬度係沿著一第二方向所量測；以及削減該阻擋屏障，以使該阻擋屏障的一寬度從該第一屏障寬度縮減為一第二屏障寬度，而該第二屏障寬度係小於該第一屏障寬度，其中位在該二阻擋屏障之間的該第一頂部的一部位係界定成一第一通道區域，且該第一通道區域具有一第一通道長度，該第一通道長度係沿著該第二方向所量測。
  2. 如請求項1所述之製造方法，還包括：形成一假性閘極，係覆蓋在形成一阻擋層之前的該第一頂部的一部位，其中該假性閘極係位在形成該阻擋層之後的該二阻擋屏障之間；以及移除該假性閘極，以暴露該二阻擋屏障極該第一頂部的該部位。
  3. 如請求項2所述之製造方法，其中該阻擋層更包括一阻擋蓋，該阻擋蓋係位在該假性閘極的一頂端，其中該阻擋蓋係在移除該假性閘極期間而被移除。
  4. 如請求項3所述之製造方法，更包括在移除阻擋蓋與該假性閘極之前形成一介電層，該介電層係覆蓋在該第一鰭件與該第一絕緣層上。
  5. 如請求項4所述之製造方法，還包括在移除阻擋蓋與該假性閘極之前形成一遮罩，該遮罩係覆蓋在該介電層上，其中該遮罩係具有一隙縫，該隙縫係對應該假性閘極設置。
  6. 如請求項1所述之製造方法，其中該二阻擋屏障係相互間隔設置，且該二阻擋屏障係沿著該第二方向配置。
  7. 如請求項1所述之製造方法，其中在將該第一通道區域進行削減之前，該第一通道區域係具有一第一頂端寬度，該第一頂端寬度係沿著垂直正交於該第二方向的一第三方向所量測。
  8. 如請求項7所述之製造方法，其中該第一鰭件係從該半導體基底以一第一方向垂直地延伸，該第一方向係垂直正交於該第三方向及該第二方向。
  9. 如請求項7所述之製造方法，還包括削減該第一通道區域，以使該第一通道區域的一寬度從該第一頂端寬度縮減為一第一通道寬度，而該第一通道寬度係小於該第一頂端寬度。
  10. 如請求項9所述之製造方法，還包括形成鄰近該第一通道區域的一第一汲極區域及一第一源極區域，其中該第一汲極區域、該第一通道區域及該第一源極區域係沿著該第二方向配置，該第一鰭件的該第一汲極區域與該第一源極區域，係各具有一第一頂端寬度，該第一頂端寬度係沿著該第三方向所量測，其中該第一頂端寬度係大於該第一通道寬度。
TW108124922A 2018-12-27 2019-07-15 鰭式場效電晶體結構及其製造方法 TWI701837B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862785418P 2018-12-27 2018-12-27
US62/785,418 2018-12-27
US16/376,578 2019-04-05
US16/376,578 US10879125B2 (en) 2018-12-27 2019-04-05 FinFET structure and method of manufacturing the same

Publications (2)

Publication Number Publication Date
TW202025491A TW202025491A (zh) 2020-07-01
TWI701837B true TWI701837B (zh) 2020-08-11

Family

ID=71124119

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108124922A TWI701837B (zh) 2018-12-27 2019-07-15 鰭式場效電晶體結構及其製造方法

Country Status (3)

Country Link
US (2) US10879125B2 (zh)
CN (1) CN111384047A (zh)
TW (1) TWI701837B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11502163B2 (en) * 2019-10-23 2022-11-15 Nanya Technology Corporation Semiconductor structure and fabrication method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050029603A1 (en) * 2003-08-05 2005-02-10 Bin Yu Varying carrier mobility in semiconductor devices to achieve overall design goals
US20130285143A1 (en) * 2012-04-25 2013-10-31 Chang-Woo Oh Integrated Circuit Devices Including Stress Proximity Effects and Methods of Fabricating the Same
US20180366568A1 (en) * 2017-06-14 2018-12-20 Hrl Laboratories, Llc Lateral fin static induction transistor

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6764884B1 (en) * 2003-04-03 2004-07-20 Advanced Micro Devices, Inc. Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device
JPWO2005020325A1 (ja) * 2003-08-26 2007-11-01 日本電気株式会社 半導体装置及びその製造方法
US9583398B2 (en) * 2012-06-29 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having FinFETS with different fin profiles
EP3123517A4 (en) 2014-03-24 2017-11-29 Intel Corporation Techniques for achieving multiple transistor fin dimensions on a single die
US9627378B2 (en) * 2015-06-30 2017-04-18 International Business Machines Corporation Methods of forming FINFETs with locally thinned channels from fins having in-situ doped epitaxial cladding
US9954081B2 (en) * 2015-12-15 2018-04-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
WO2017111770A1 (en) * 2015-12-23 2017-06-29 Intel Corporation Transistor with dual-gate spacer
US10032869B2 (en) * 2016-08-17 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device having position-dependent heat generation and method of making the same
CN108878358B (zh) * 2017-05-09 2021-05-04 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10692769B2 (en) * 2017-08-29 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd Fin critical dimension loading optimization
CN109994429B (zh) * 2017-12-29 2021-02-02 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN108470769A (zh) * 2018-03-14 2018-08-31 上海华力集成电路制造有限公司 鳍式晶体管及其制造方法
KR20200054407A (ko) * 2018-11-09 2020-05-20 삼성전자주식회사 반도체 소자의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050029603A1 (en) * 2003-08-05 2005-02-10 Bin Yu Varying carrier mobility in semiconductor devices to achieve overall design goals
US20130285143A1 (en) * 2012-04-25 2013-10-31 Chang-Woo Oh Integrated Circuit Devices Including Stress Proximity Effects and Methods of Fabricating the Same
US20180366568A1 (en) * 2017-06-14 2018-12-20 Hrl Laboratories, Llc Lateral fin static induction transistor

Also Published As

Publication number Publication date
CN111384047A (zh) 2020-07-07
US20200211900A1 (en) 2020-07-02
US11488868B2 (en) 2022-11-01
TW202025491A (zh) 2020-07-01
US10879125B2 (en) 2020-12-29
US20210090957A1 (en) 2021-03-25

Similar Documents

Publication Publication Date Title
TWI538063B (zh) 使用氧化物填充溝槽之雙氧化物溝槽閘極功率mosfet
KR101639553B1 (ko) 둥근 형태의 소스/드레인 프로파일을 갖는 핀 전계 효과 트랜지스터의 형성방법
KR101695509B1 (ko) 핀 전계 효과 트랜지스터에 대한 핀 형상 및 이의 형성 방법
TWI503984B (zh) 積體電路裝置及其製造方法
US10170634B2 (en) Wire-last gate-all-around nanowire FET
TW201320201A (zh) 半導體裝置的製造方法及半導體裝置
US8927406B2 (en) Dual damascene metal gate
TWI525713B (zh) 非平面鰭式電晶體製造技術
CN1885564A (zh) 用于FinFET的散热结构及其制造方法
TWI701837B (zh) 鰭式場效電晶體結構及其製造方法
US9748364B2 (en) Method for fabricating three dimensional device
US10043675B2 (en) Semiconductor device and method for fabricating the same
US20130302954A1 (en) Methods of forming fins for a finfet device without performing a cmp process
TWI743252B (zh) 鰭狀場效電晶體裝置與其形成方法
KR100990419B1 (ko) 절연 게이트형 반도체 소자의 제조 방법
TWI539497B (zh) Manufacturing method of semiconductor device
US9412695B1 (en) Interconnect structures and methods of fabrication
US8853018B2 (en) Method of manufacturing semiconductor device having multi-channels
TWI511294B (zh) 半導體裝置及其製造方法
US20240128357A1 (en) 3d-transistor structure with precise geometries
WO2015008548A1 (ja) 半導体装置の製造方法
KR20150088330A (ko) 비평면 트랜지스터 핀 제조