CN103137451A

CN103137451A - 一种半导体器件的制造方法

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Publication number: CN103137451A
Application number: CN2011103769407A
Authority: CN
Inventors: 李凤莲; 韩秋华; 刘畅
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2011-11-23
Filing date: 2011-11-23
Publication date: 2013-06-05
Anticipated expiration: 2031-11-23
Also published as: CN103137451B

Abstract

本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，且在所述栅极结构两侧形成有间隙壁结构；在所述半导体衬底的源/漏区部分形成嵌入式锗硅层；形成一自对准硅化物阻挡层，以覆盖所述栅极结构；蚀刻所述自对准硅化物阻挡层，以露出所述嵌入式锗硅层；在所述嵌入式锗硅层上形成一自对准硅化物，去除所述栅极结构的栅极硬掩蔽层，以露出下方的栅极材料层。根据本发明，在所述栅极结构两侧的源/漏区中形成∑状锗硅层之后，通过形成一自对准硅化物阻挡层以在所述源/漏区形成自对准硅化物时避免在所述栅极结构的顶部形成自对准硅化物。

Description

一种半导体器件的制造方法

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种用于高k-金属栅工艺中形成自对准硅化物的方法。

背景技术

在传统的32nm高k-金属栅工艺中,在虚拟栅极结构两侧的源/漏区中形成∑状锗硅层时，需要联合采用干法蚀刻和湿法蚀刻在PMOS的源/漏区形成∑状凹槽，同时需要使用湿法清洗工艺以去除蚀刻过程所产生的残留物质。在上述蚀刻以及清洗的过程中，所述虚拟栅极两侧的间隙壁结构以及顶部的硬掩蔽层（二者的构成材料通常为SiN）也会被部分去除，从而暴露出所述虚拟栅极结构顶部的一部分。随后，在形成源/漏区的自对准硅化物时，在所述虚拟栅极结构顶部的一部分也会相应形成自对准硅化物，由此给后续去除所述虚拟栅极结构以填充高k-金属栅材料的工艺过程造成阻碍。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，且在所述栅极结构两侧形成有间隙壁结构；在所述半导体衬底的源/漏区部分形成嵌入式锗硅层；形成一自对准硅化物阻挡层，以覆盖所述栅极结构；蚀刻所述自对准硅化物阻挡层，以露出所述嵌入式锗硅层；在所述嵌入式锗硅层上形成一自对准硅化物。

进一步，形成所述嵌入式锗硅层的工艺步骤包括：采用先干法蚀刻再湿法蚀刻的工艺在所述半导体衬底的源/漏区部分形成∑状凹槽；然后，采用外延生长工艺在所述∑状凹槽中形成嵌入式锗硅层。

进一步，所述自对准硅化物阻挡层由自下而上依次层叠的氧化物层和氮化硅层组成。

进一步，所述氧化物层的厚度为50-100埃。

进一步，所述氮化硅层的厚度为80-150埃。

进一步，所述自对准硅化物阻挡层由自下而上依次层叠的氧化物层和氮氧化硅层组成。

进一步，采用先干法蚀刻再湿法蚀刻的工艺蚀刻所述自对准硅化物阻挡层。

进一步，所述干法蚀刻直到露出所述嵌入式锗硅层上方的所述自对准硅化物阻挡层中下层的氧化物层为止。

进一步，在所述干法蚀刻终止后，所述间隙壁结构上残留的所述自对准硅化物阻挡层中上层的氮化硅层的厚度为20-40埃。

进一步，所述湿法蚀刻去除暴露出来的所述自对准硅化物阻挡层中下层的氧化物层。

进一步，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。

进一步，在所述自对准硅化物形成之后，还包括：去除所述栅极结构的栅极硬掩蔽层，以露出下方的栅极材料层。

根据本发明，在所述栅极结构两侧的源/漏区中形成∑状锗硅层之后，通过形成一自对准硅化物阻挡层以在所述源/漏区形成自对准硅化物时避免在所述栅极结构的顶部形成自对准硅化物。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1E为本发明提出的用于高k-金属栅工艺中形成自对准硅化物的方法的各步骤的示意性剖面图；

图2为本发明提出的用于高k-金属栅工艺中形成自对准硅化物的方法的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的用于高k-金属栅工艺中形成自对准硅化物的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

下面，以PMOS为例，参照图1A-图1E和图2来描述本发明提出的用于高k-金属栅工艺中形成自对准硅化物的方法的详细步骤。

参照图1A-图1E，其中示出了本发明提出的用于高k-金属栅工艺中形成自对准硅化物的方法的各步骤的示意性剖面图。

首先，如图1A所示，提供半导体衬底100，所述半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，半导体衬底100选用单晶硅材料构成。在所述半导体衬底100中还可以形成有隔离槽、埋层（图中未示出）等。此外，对于PMOS而言，所述半导体衬底100中还可以形成有N阱（图中未示出），并且在形成栅极结构之前，可以对整个N阱进行一次小剂量硼注入，用于调整PMOS的阈值电压V_th。

在所述半导体衬底100上形成有栅极结构，作为一个示例，所述栅极结构可包括自下而上依次层叠的栅极介电层101、栅极材料层102和栅极硬掩蔽层103。栅极介电层101可包括氧化物，如，二氧化硅（SiO₂）层。栅极材料层102可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨（W）、镍（Ni）或钛（Ti）；导电性金属氮化物层可包括氮化钛（TiN）层；导电性金属氧化物层可包括氧化铱（IrO₂）层；金属硅化物层可包括硅化钛（TiSi）层。栅极硬掩蔽层103可包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层可包括硼磷硅玻璃（BPSG）、磷硅玻璃（PSG）、正硅酸乙酯（TEOS）、未掺杂硅玻璃（USG）、旋涂玻璃（SOG）、高密度等离子体（HDP）或旋涂电介质（SOD）；氮化物层可包括氮化硅（Si₃N₄）层；氮氧化物层可包括氮氧化硅（SiON）层。

此外，作为示例，在所述半导体衬底100上还形成有位于栅极结构两侧且紧靠栅极结构的间隙壁结构104。其中，间隙壁结构104可以包括至少一层氧化物层和/或至少一层氮化物层。

接着，如图1B所示，在所述半导体衬底100的源/漏区部分形成嵌入式锗硅层105。其中，形成所述嵌入式锗硅层105的步骤包括：先在所述半导体衬底100的源/漏区部分形成用于外延生长锗硅层的∑状凹槽，通常采用先干法蚀刻再湿法蚀刻的工艺形成所述∑状凹槽；然后，采用外延生长工艺在所述∑状凹槽中形成嵌入式锗硅层105，所述外延生长工艺可以采用低压化学气相沉积（LPCVD）、等离子体增强化学气相沉积（PECVD）、超高真空化学气相沉积（UHVCVD）、快速热化学气相沉积（RTCVD）和分子束外延（MBE）中的一种。

由于在形成所述嵌入式锗硅层105的过程中需要应用干法和湿法蚀刻以及湿法清洗工艺，因此，在所述嵌入式锗硅层105形成以后，所述间隙壁结构104受到一定程度的损耗，从而使所述栅极材料层102的顶部拐角部分暴露出来。

接着，如图1C所示，在所述半导体衬底100上形成一自对准硅化物阻挡层，以覆盖所述栅极结构。该自对准硅化物阻挡层由自下而上依次层叠的氧化物层106和氮化硅层107组成，其中所述氧化物层106的厚度为50-100埃，所述氮化硅层107的厚度为80-150埃。在其它实施例中，所述氮化硅层也可以替换为由其它材料构成的介质层，例如氮氧化硅层。所述自对准硅化物阻挡层的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，例如低压等离子体化学气相沉积或者等离子体增强化学气相沉积工艺。

接着，如图1D所示，蚀刻所述自对准硅化物阻挡层，以露出所述嵌入式锗硅层105。所述蚀刻的工艺步骤包括：先采用干法蚀刻工艺纵向蚀刻所述自对准硅化物阻挡层中上层的氮化硅层107，所述干法蚀刻直到露出所述嵌入式锗硅层105上方的所述自对准硅化物阻挡层中下层的氧化物层106为止；再用湿法蚀刻工艺去除暴露出来的所述氧化物层106。由于所述干法蚀刻工艺是纵向蚀刻，因此，在露出所述嵌入式锗硅层105上方的所述自对准硅化物阻挡层中下层的氧化物层106时，在所述间隙壁结构104上仍留有部分氮化硅层107。其中，所述间隙壁结构104上残留的所述氮化硅层107的厚度为20-40埃。

所述干法蚀刻工艺所使用的蚀刻气体包括含氟气体（CF₄、CHF₃、CH₂F₂等）、稀释气体（He、N₂等）以及氧气。所述湿法蚀刻工艺的腐蚀液为稀释的氢氟酸。

接着，如图1E所示，在所述嵌入式锗硅层105上形成一自对准硅化物108，并在所述自对准硅化物108形成之后，去除所述栅极结构的栅极硬掩蔽层，以露出下方的栅极材料层。形成所述自对准硅化物108的工艺为本领域技术人员所公知，在此不再加以赘述。

至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺完成高k-金属栅的制作，所述后续工艺与传统的半导体器件加工工艺完全相同。根据本发明，在所述栅极结构两侧的源/漏区中形成∑状锗硅层之后，通过形成一自对准硅化物阻挡层以在所述源/漏区形成自对准硅化物时避免在所述栅极结构的顶部形成自对准硅化物，以利于后续高k-金属栅的制作。

参照图2，其中示出了本发明提出的用于高k-金属栅工艺中形成自对准硅化物的方法的流程图，用于简要示出整个制造工艺的流程。

在步骤201中，提供半导体衬底，在所述半导体衬底上形成有栅极结构，且在所述栅极结构两侧形成有间隙壁结构；

在步骤202中，在所述半导体衬底的源/漏区部分形成嵌入式锗硅层；

在步骤203中，形成一自对准硅化物阻挡层，以覆盖所述栅极结构；

在步骤204中，蚀刻所述自对准硅化物阻挡层，以露出所述嵌入式锗硅层；

在步骤205中，在所述嵌入式锗硅层上形成一自对准硅化物，去除所述栅极结构的栅极硬掩蔽层，以露出下方的栅极材料层。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的制造方法，包括：

提供半导体衬底，在所述半导体衬底上形成有栅极结构，且在所述栅极结构两侧形成有间隙壁结构；

在所述半导体衬底的源/漏区部分形成嵌入式锗硅层；

形成一自对准硅化物阻挡层，以覆盖所述栅极结构；

蚀刻所述自对准硅化物阻挡层，以露出所述嵌入式锗硅层；

在所述嵌入式锗硅层上形成一自对准硅化物。

2.根据权利要求1所述的方法，其特征在于，形成所述嵌入式锗硅层的工艺步骤包括：采用先干法蚀刻再湿法蚀刻的工艺在所述半导体衬底的源/漏区部分形成∑状凹槽；然后，采用外延生长工艺在所述∑状凹槽中形成嵌入式锗硅层。

3.根据权利要求1所述的方法，其特征在于，所述自对准硅化物阻挡层由自下而上依次层叠的氧化物层和氮化硅层组成。

4.根据权利要求3所述的方法，其特征在于，所述氧化物层的厚度为50-100埃。

5.根据权利要求3所述的方法，其特征在于，所述氮化硅层的厚度为80-150埃。

6.根据权利要求1所述的方法，其特征在于，所述自对准硅化物阻挡层由自下而上依次层叠的氧化物层和氮氧化硅层组成。

7.根据权利要求3所述的方法，其特征在于，采用先干法蚀刻再湿法蚀刻的工艺蚀刻所述自对准硅化物阻挡层。

8.根据权利要求7所述的方法，其特征在于，所述干法蚀刻直到露出所述嵌入式锗硅层上方的所述自对准硅化物阻挡层中下层的氧化物层为止。

9.根据权利要求8所述的方法，其特征在于，在所述干法蚀刻终止后，所述间隙壁结构上残留的所述自对准硅化物阻挡层中上层的氮化硅层的厚度为20-40埃。

10.根据权利要求7所述的方法，其特征在于，所述湿法蚀刻去除暴露出来的所述自对准硅化物阻挡层中下层的氧化物层。

11.根据权利要求1所述的方法，其特征在于，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。

12.根据权利要求11所述的方法，其特征在于，在所述自对准硅化物形成之后，还包括：去除所述栅极结构的栅极硬掩蔽层，以露出下方的栅极材料层。