CN103594338B - 一种半导体器件的制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件的制造方法,包括:提供半导体衬底,所述半导体衬底上形成有栅极结构,且所述栅极结构两侧形成有紧靠所述栅极结构的偏移间隙壁结构;在所述栅极结构之间的半导体衬底中形成∑状凹槽;在所述∑状凹槽中形成第一锗硅层;去除所述第一锗硅层的中间部分以形成凹槽;在所述凹槽中形成第二锗硅层。根据本发明,可以解决形成的嵌入式锗硅结构中出现的层错缺陷减弱其向所述器件沟道区施加的应力的问题,进而增大嵌入式锗硅结构对所述器件沟道区施加的应力。
Description
技术领域
本发明涉及半导体制造工艺,具体而言涉及一种具有嵌入式锗硅结构的半导体器件的制造方法。
背景技术
随着半导体器件尺寸的不断减小,对于金属-氧化物半导体场效应晶体管(MOSFET)而言,通常采用各种应力技术来增大通过MOS晶体管的电流,例如双应力线(DSL)、应力记忆技术(SMT)、嵌入式锗硅等。
对于CMOS晶体管的PMOS部分而言,尤其是制造工艺节点在45nm以下时,嵌入式锗硅是常用的应力技术。为了给予所述PMOS部分的沟道区足够大的应力,通常先在所述PMOS部分的源/漏区中形成∑状凹槽,再在所述∑状凹槽中外延生长锗硅层。在形成的所述锗硅层中存在着较多的层错,这是由于应力不均或者局部应力过大造成的,这些层错主要出现在锗浓度较高、应力最大的区域。在上述外延生长过程中,在构成所述凹槽的硅材料的不同晶面,所述锗硅的生长速率是不同的,其在所述凹槽的底部生长速率较大,因此,形成的所述锗硅层的底部较厚,中间部分的高浓度锗的体积自然就减小了,不利于所述锗硅层对所述沟道区的整体应力的施加。
因此,需要提出一种方法,以解决上述问题。
发明内容
针对现有技术的不足,本发明提供一种半导体器件的制造方法,包括:提供半导体衬底,所述半导体衬底上形成有栅极结构,且所述栅极结构两侧形成有紧靠所述栅极结构的偏移间隙壁结构;在所述栅极结构之间的半导体衬底中形成∑状凹槽;在所述∑状凹槽中形成第一锗硅层;去除所述第一锗硅层的中间部分以形成凹槽;在所述凹槽中形成第二锗硅层。
进一步,通过所述偏移间隙壁结构所构成的工艺窗口,采用先干法蚀刻再湿法蚀刻的工艺形成所述∑状凹槽。
进一步,采用干法蚀刻工艺形成所述凹槽。
进一步,采用外延生长工艺形成所述第一锗硅层和所述第二锗硅层。
进一步,所述第二锗硅层中的锗含量高于所述第一锗硅层中的锗含量。
进一步,所述第二锗硅层中的锗含量高于30%。
进一步,在形成所述第二锗硅层之后,还包括在所述第二锗硅层上形成一单晶硅层或者一具有低锗含量的锗硅层的步骤。
进一步,在所述第一锗硅层的中间部分完全被去除的情况下,在形成所述第二锗硅层之前,还包括在所述凹槽的底部形成一第三锗硅层的步骤。
进一步,所述第三锗硅层的锗含量低于所述第二锗硅层的锗含量。
进一步,所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
本发明还提供一种半导体器件,所述半导体器件具有采用上述方法形成的嵌入式锗硅结构。
根据本发明,可以解决形成的嵌入式锗硅结构中出现的层错缺陷减弱其向所述器件沟道区施加的应力的问题,进而增大嵌入式锗硅结构对所述器件沟道区施加的应力。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述,用来解释本发明的原理。
附图中:
图1A-图1E为本发明提出的具有嵌入式锗硅结构的半导体器件的制造方法的各步骤的示意性剖面图;
图2为本发明提出的具有嵌入式锗硅结构的半导体器件的制造方法的流程图。
具体实施方式
在下文的描述中,给出了大量具体的细节以便提供对本发明更为彻底的理解。然而,对于本领域技术人员而言显而易见的是,本发明可以无需一个或多个这些细节而得以实施。在其他的例子中,为了避免与本发明发生混淆,对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明,将在下列的描述中提出详细的步骤,以便阐释本发明提出的具有嵌入式锗硅结构的半导体器件的制造方法。显然,本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下,然而除了这些详细描述外,本发明还可以具有其他实施方式。
应当理解的是,当在本说明书中使用术语“包含”和/或“包括”时,其指明存在所述特征、整体、步骤、操作、元件和/或组件,但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
下面,参照图1A-图1E和图2来描述本发明提出的具有嵌入式锗硅结构的半导体器件的制造方法的详细步骤。
参照图1A-图1E,其中示出了本发明提出的具有嵌入式锗硅结构的半导体器件的制造方法的各步骤的示意性剖面图。
首先,如图1A所示,提供半导体衬底100,所述半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例,在本实施例中,所述半导体衬底100选用单晶硅材料构成。在所述半导体衬底100中形成有隔离结构以及各种阱(well)结构,为了简化,图示中予以省略。
在所述半导体衬底100上形成有栅极结构101,作为一个示例,所述栅极结构101可包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。栅极介电层可包括氧化物,如,二氧化硅(SiO2)层。栅极材料层可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种,其中,金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti);导电性金属氮化物层可包括氮化钛(TiN)层;导电性金属氧化物层可包括氧化铱(IrO2)层;金属硅化物层可包括硅化钛(TiSi)层。栅极硬掩蔽层可包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种,其中,氧化物层可包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD);氮化物层可包括氮化硅(Si3N4)层;氮氧化物层可包括氮氧化硅(SiON)层。
此外,作为示例,在所述半导体衬底100上还形成有位于所述栅极结构101两侧且紧靠所述栅极结构101的偏移间隙壁结构102。其中,所述偏移间隙壁结构102可以包括至少一层氧化物层和/或至少一层氮化物层。
接着,如图1B所示,通过所述偏移间隙壁结构102所构成的工艺窗口,在所述半导体衬底100中形成∑状凹槽103。通常采用先干法蚀刻再湿法蚀刻的工艺形成所述∑状凹槽103,该工艺的具体步骤如下:先采用干法蚀刻工艺纵向蚀刻所述栅极结构101之间的半导体衬底100以形成硅凹槽;再采用湿法蚀刻工艺蚀刻所述硅凹槽,以形成所述∑状凹槽103。
接着,如图1C所示,采用外延生长工艺在所述第一∑状凹槽103中形成第一锗硅层104。所述外延生长工艺可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。
接着,如图1D所示,采用干法蚀刻工艺去除所述第一锗硅层104的中间部分以形成凹槽105。这里,需要说明的是,图1D中所示出的是所述第一锗硅层104的中间部分完全被去除的情况,根据所述第一锗硅层104的形成情况,例如,形成的所述第一锗硅层104中位于所述∑状凹槽103的底部区域部分的厚度的大小和层错缺陷状况,所述凹槽105的下方可以留有部分第一锗硅层104,即所述第一锗硅层104的中间部分未完全去除。在所述第一锗硅层104的中间部分完全被去除的情况下,在后续的第二锗硅层的形成之前,可以在所述凹槽105的底部沉积一锗含量低于将形成的第二锗硅层的锗含量的第三锗硅层作为晶种层(seed layer)。
接着,如图1E所示,采用外延生长工艺在所述凹槽105中形成第二锗硅层106。所述外延生长工艺可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。所述第二锗硅层106中的锗含量高于30%,且高于所述第一锗硅层104中的锗含量。
在所述第一锗硅层104的中间部分完全被去除的情况(如图1D中所示的情况)下,所述第二锗硅层106的下方形成有所述第三锗硅层。
这里,特别说明一点,通常在形成所述第二锗硅层106之后,会在其上再形成一单晶硅层或者一具有低锗含量的锗硅层作为帽层(cap layer),用于在后续的金属互连之前形成自对准硅化物,同时还可以避免后续工艺造成的锗硅层应力的释放。
至此,完成了根据本发明示例性实施例的方法实施的全部工艺步骤,接下来,可以通过后续工艺完成整个半导体器件的制作,所述后续工艺与传统的半导体器件加工工艺完全相同。根据本发明,可以解决形成的嵌入式锗硅结构中出现的层错缺陷减弱其向所述器件沟道区施加的应力的问题,进而增大嵌入式锗硅结构对所述器件沟道区施加的应力。
参照图2,其中示出了本发明提出的具有嵌入式锗硅结构的半导体器件的制造方法的流程图,用于简要示出整个制造工艺的流程。
在步骤201中,提供半导体衬底,所述半导体衬底上形成有栅极结构,且所述栅极结构两侧形成有紧靠所述栅极结构的偏移间隙壁结构;
在步骤202中,在所述栅极结构之间的半导体衬底中形成∑状凹槽;
在步骤203中,在所述∑状凹槽中形成第一锗硅层;
在步骤204中,去除所述第一锗硅层的中间部分以形成凹槽;
在步骤205中,在所述凹槽中形成第二锗硅层。
本发明已经通过上述实施例进行了说明,但应当理解的是,上述实施例只是用于举例和说明的目的,而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是,本发明并不局限于上述实施例,根据本发明的教导还可以做出更多种的变型和修改,这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (11)
1.一种半导体器件的制造方法,包括:
提供半导体衬底,所述半导体衬底上形成有栅极结构,且所述栅极结构两侧形成有紧靠所述栅极结构的偏移间隙壁结构;
在所述栅极结构之间的半导体衬底中形成∑状凹槽;
在所述∑状凹槽中形成第一锗硅层;
去除所述第一锗硅层的中间部分以形成凹槽,所述凹槽的侧壁是竖直的,所述凹槽的深度与所述第一锗硅层的最大厚度相同;
在所述凹槽中形成第二锗硅层。
2.根据权利要求1所述的方法,其特征在于,通过所述偏移间隙壁结构所构成的工艺窗口,采用先干法蚀刻再湿法蚀刻的工艺形成所述∑状凹槽。
3.根据权利要求1所述的方法,其特征在于,采用干法蚀刻工艺形成所述凹槽。
4.根据权利要求1所述的方法,其特征在于,采用外延生长工艺形成所述第一锗硅层和所述第二锗硅层。
5.根据权利要求1所述的方法,其特征在于,所述第二锗硅层中的锗含量高于所述第一锗硅层中的锗含量。
6.根据权利要求5所述的方法,其特征在于,所述第二锗硅层中的锗含量高于30%。
7.根据权利要求1所述的方法,其特征在于,在形成所述第二锗硅层之后,还包括在所述第二锗硅层上形成一单晶硅层的步骤。
8.根据权利要求1所述的方法,其特征在于,在所述第一锗硅层的中间部分完全被去除的情况下,在形成所述第二锗硅层之前,还包括在所述凹槽的底部形成一第三锗硅层的步骤。
9.根据权利要求8所述的方法,其特征在于,所述第三锗硅层的锗含量低于所述第二锗硅层的锗含量。
10.根据权利要求1所述的方法,所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
11.一种半导体器件,其特征在于,所述半导体器件具有采用权利要求1-10中的任一方法形成的嵌入式锗硅结构。
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant |