CN101231954A - 制作应变硅沟道金属半导体晶体管的方法 - Google Patents

Abstract

本发明提供一种制作应变硅沟道金属氧化物半导体晶体管元件的方法，包含提供一衬底，于该衬底上形成至少一栅极结构，于该栅极结构上形成一掩模层，进行一蚀刻工艺以于该栅极结构相对两侧的该衬底内形成两凹槽，进行一选择性外延成长工艺以于该凹槽内分别形成一外延层。

Description

制作应变硅沟道金属半导体晶体管的方法

技术领域

本发明关于一种制作应变硅沟道金属氧化物半导体晶体管的方法，特别是指一种利用一掩模层避免现有技术中在蚀刻凹槽与选择性外延成长工艺时所产生的缺陷，以制作应变硅沟道金属氧化物半导体晶体管的方法。

背景技术

选择性外延成长(selective epitaxial growth，SEG)技术主要是于一单晶基板表面形成一晶格排列与基板相同的外延层，其应用于许多半导体元件的制作，例如具有增高式源极与漏极的互补式金属氧化物半导体晶体管以及应变硅沟道(strained silicon channel)互补式金属氧化物半导体(CMOS)晶体管元件等。

请参考图1至图3，图1至图3为现有利用选择性外延成长制作一应变硅沟道互补式金属氧化物半导体晶体管的工艺剖面示意图。如图1所示，首先提供一半导体衬底100，例如一硅衬底，而半导体衬底100具有一第一有源区域102、一第二有源区域104、与一浅沟隔离(STI)106位于第一有源区域102和第二有源区域104之间，接着于半导体衬底100上形成一第一栅极结构112与一第二栅极结构114，再于第一栅极结构112、第二栅极结构114、与半导体衬底100上形成一覆盖层(cap layer)116，然后于第二有源区域104与部分浅沟隔离106上的覆盖层116上形成一光阻层117。其中，覆盖层116的厚度大约是500至600埃(angstrom)，而第一栅极结构112包含有一第一栅极氧化层118、一位于第一栅极氧化层118上的第一栅极120、一位于第一栅极120顶表面的氧化硅层122以及一第一间隙壁(spacer)124，而第二栅极结构114包含有一第二栅极氧化层128、一位于第二栅极氧化层128上的第二栅极130、一位于第二栅极130顶表面的氧化硅层132以及一第二间隙壁134。一般而言，第一栅极氧化层118与第二栅极氧化层128由二氧化硅(silicon dioxide，SiO₂)所构成，第一栅极120与第二栅极130由掺杂多晶硅(doped polysilicon)所构成，而氧化硅层122与132分别用以保护第一栅极120与第二栅极130。

如图2所示，随后利用第一栅极结构112与光阻层117当作蚀刻掩模来进行一蚀刻工艺，以于未被第一栅极结构112所覆盖的第一有源区域102中形成两凹槽140，然后移除光阻层117。

接着如图3所示，待半导体衬底100的第一有源区域102完成预先清洗步骤(pre-cleaning step)之后，再进行一选择性外延成长工艺，以于凹槽140中形成一由锗化硅所构成的外延层142，当作硅锗源极与漏极(SiGe S/D)，

值得注意的是，在进行凹槽140的蚀刻工艺与预先清洗步骤时，蚀刻气体以及清洗液的成分，例如稀释氢氟酸水溶液(diluted HF，DHF)，通常会侵蚀氧化硅层122的角落部分而暴露出部分的第一栅极120，如图2所示，而之后所进行的选择性外延成长工艺就容易会在第一栅极120暴露出的部分上形成锗化硅凸块(SiGe bump)144，请参考图3的示意图以及图4所示的实际照片。这种缺陷会造成间隙壁漏电流(spacer leakage current)或短路等问题，并且会增加之后工艺的难度，举例来说，在制作源极与漏极区域的接触插塞时，锗化硅凸块可能会接触到接触插塞而造成短路，也就是说，源极与漏极区域的接触插塞工艺会受到锗化硅凸块的影响而影响成品率的表现。

发明内容

本发明关于一种制作应变硅沟道金属氧化物半导体晶体管的方法，特别是指一种利用一掩模层避免现有技术中在蚀刻凹槽与选择性外延成长工艺时所产生的缺陷，以制作应变硅沟道金属氧化物半导体晶体管的方法。

本发明提供一种制作应变硅沟道(strained silicon channel)金属氧化物半导体(MOS)晶体管元件的方法，包含有提供一衬底，于该衬底上形成至少一栅极结构，于该栅极结构上形成一掩模层，进行一蚀刻工艺，以于该栅极结构相对两侧的该衬底内形成两凹槽，进行一选择性外延成长(selectiveepitaxial growth，SEG)工艺，以于该凹槽内分别形成一外延层。

本发明另提供一种制作应变硅沟道互补式金属氧化物半导体晶体管的方法，包含有提供一衬底，且该衬底具有至少一第一有源区域用以制备一第一晶体管、至少一第二有源区域用以制备一第二晶体管、以及一绝缘结构位于该第一有源区域和该第二有源区域之间，形成至少一第一栅极结构于该第一有源区域上方，与至少一第二栅极结构位于该第二有源区域上方，于该第一栅极结构与该第二有源区域上形成一第一掩模层，进行一蚀刻工艺，以于该第一栅极结构相对两侧的该衬底内形成两凹槽，进行一选择性外延成长工艺，以于该凹槽内分别形成一第一外延层。

附图说明

图1至图4为现有利用选择性外延成长制作一制作应变硅沟道互补式金属氧化物半导体晶体管的工艺剖面示意图；

图5至图12为本发明第一较佳实施例的应变硅沟道互补式金属氧化物半导体晶体管的工艺剖面示意图；

图13至图17为本发明第二较佳实施例的应变硅沟道互补式金属氧化物半导体晶体管的工艺剖面示意图；

图18至图22为本发明第三较佳实施例的应变硅沟道互补式金属氧化物半导体晶体管的工艺剖面示意图。

主要元件符号说明

100：半导体衬底

102：第一有源区域

104：第二有源区域

106：浅沟隔离

112：第一栅极结构

114：第二栅极结构

116：覆盖层

117：光阻层

118：第一栅极氧化层

120：第一栅极

122、132：氮化硅层

124：第一间隙壁

128：第二栅极氧化层

130：第二栅极

134：第二间隙壁

140：凹槽

142：外延层

144：锗化硅凸块

200、300、400：衬底

202、302、402：第一有源区域

204、304、404：第二有源区域

206、306、406：绝缘结构

212、312、412：第一栅极结构

214、314、414：第二栅极结构

216、316、416：覆盖层

218、318、418：第一栅极介电层

220、320、420：第一栅极导电层

222、322、422：第一保护层

224、324、424：第一间隙壁

228、328、428：第二栅极介电层

230、330、430：第二栅极导电层

232、332、432：第二保护层

234、334、434：第二间隙壁

236、336、436：第一掩模层

240、250、340、440：凹槽

242、342、442：第一外延层

245、255、345、355、445、455：源极与漏极区域

246：第二掩模层

252：第二外延层

360、460：应力层

具体实施方式

请参考图5至图12，图5至图12为本发明第一较佳实施例的应变硅沟道互补式金属氧化物半导体晶体管的工艺剖面示意图。如图5所示，本发明首先提供一衬底200，且衬底200具有一第一有源区域202、一第二有源区域204、与一绝缘结构206，例如浅沟隔离(STI)或局部硅氧化绝缘层(localoxidation of silicon isolation layer，LOCOS)，位于第一有源区域202和第二有源区域204之间，其中，衬底200为一半导体衬底，但不限制为一硅晶圆(wafer)或一绝缘体上硅(SOI)等衬底。接着于半导体衬底200上形成一第一栅极结构212与一第二栅极结构214，再于第一栅极结构212、第二栅极结构214、与半导体衬底200上形成一覆盖层216。其中，覆盖层216可为二氧化硅(silicon dioxide，SiO₂)，其厚度可以是小于200埃，大约在50至200埃之间，第一栅极结构212包含有一第一栅极介电层218、一位于第一栅极介电层218上的第一栅极导电层220、一位于第一栅极导电层220顶表面的第一保护层222以及一位于第一栅极导电层220侧壁的第一间隙壁224，而第二栅极结构214包含有一第二栅极介电层228、一位于第二栅极介电层228上的第二栅极导电层230、一位于第二栅极导电层230顶表面的第二保护层232以及一位于第二栅极导电层230侧壁的第二间隙壁234。其中，第一栅极介电层218与第二栅极介电层228可以由二氧化硅所构成，第一栅极导电层220与第二栅极导电层230可以由掺杂多晶硅(doped polysilicon)所构成，而第一保护层222与第二保护层232分别用以保护第一栅极导电层220与第二栅极导电层230。

接着，如图6所示，于第一栅极结构212、第二有源区域204、与部分绝缘结构206上的覆盖层216上形成一图案化的第一掩模层236，其中，第一掩模层236是一光阻层等与衬底200具有蚀刻选择比的材料，此外值得注意的是，由于需要考虑到形成第一掩模层236时可能产生的曝光偏移量以及第一栅极导电层220可能具有的关键线宽变异量，以使得第一栅极结构212上的第一掩模层236可以充分发挥保护第一栅极结构212的功能，所以形成于第一栅极结构212上的第一掩模层236的宽度必须不小于第一栅极导电层220的关键线宽、第一栅极导电层220的关键线宽变异量、与第一掩模层236的曝光偏移量的总和，并且第一掩模层236的宽度必须不大于第一栅极导电层220的关键线宽与第一间隙壁224的宽度的总和，以避免影响之后所要形成的凹槽的位置。

举例来说，当第一栅极导电层220的关键线宽是40纳米，第一栅极导电层220的关键线宽变异量是25纳米，第一掩模层236的曝光偏移量是15纳米，而第一间隙壁224的宽度是60纳米，那么第一掩模层236的宽度必须是大于等于80纳米(40+25+15＝80)，并且小于等于160纳米(40+60+60＝160)。

接着，如图7所示，利用第一栅极结构212与第一掩模层236当作掩模来进行一蚀刻工艺，例如一非等向性的干蚀刻工艺，以于未被第一栅极结构212与第一掩模层236所覆盖的第一有源区域202中形成两凹槽240，然后移除第一掩模层236。

然后，如图8所示，待半导体衬底200的第一有源区域202完成预先清洗步骤，例如利用稀释氢氟酸水溶液(DHF)、或一含有硫酸、过氧化氢、与去离子水的SPM混合溶液(sulfuric acid-hydrogen peroxide mixture，SPM)等清洗液来去除凹槽240表面的不纯物质之后，再进行一选择性外延成长工艺，以于凹槽240中形成一由锗化硅所构成的第一外延层242，使第一栅极结构212的半导体衬底200形成一具压缩应力状态的应变硅沟道(strainedsilicon channel)。

如图9所示，接着，于第一有源区域202与第二栅极结构214上形成一图案化的第二掩模层246，其中，第二掩模层246可以是一光阻层或氧化硅层等与衬底200具有蚀刻选择比的材料，此外值得注意的是，由于需要考虑到形成第二掩模层246时可能产生的曝光偏移量以及第二栅极导电层230可能具有的关键线宽变异量，以使得第二栅极结构214上的第二掩模层246可以充分发挥保护第二栅极结构214的功能，所以第一栅极结构214上的第二掩模层246的宽度必须不小于第二栅极导电层230的关键线宽、第二栅极导电层230的关键线宽变异量、与第二掩模层246的曝光偏移量的总和，并且第二掩模层246的宽度必须不大于第二栅极导电层230的关键线宽与第二间隙壁234的宽度的总和，以避免影响之后所要形成的凹槽的位置。

接着，如图10所示，利用第二栅极结构214与第二掩模层246当作掩模来进行一蚀刻工艺，例如一非等向性的干蚀刻工艺，以于未被第二栅极结构214与第二掩模层246所覆盖的第二有源区域204中形成两凹槽250，然后移除第二掩模层246。

然后，如图11所示，待半导体衬底200的第二有源区域204完成预先清洗步骤，例如利用稀释氢氟酸水溶液、或一含有硫酸、过氧化氢、与去离子水的SPM混合溶液等清洗液来去除凹槽250表面的不纯物质之后，再进行一选择性外延成长工艺，以于凹槽250中形成一由碳化硅所构成的第二外延层252，使第二栅极结构214的半导体衬底200形成一具张应力状态的应变硅沟道。

最后，如图12所示，并且于第一有源区域202上形成一光阻层(未显示)，然后对第二外延层252进行一离子注入工艺，利用光阻层以及第二栅极结构314做为离子注入掩模，将N型掺质，例如磷、砷或锑植入第二有源区域204的半导体衬底200中，以分别形成应变硅互补式金属氧化物半导体晶体管中的N型金属氧化物半导体晶体管的源极与漏极区域255，然后再移除第二有源区域204上的光阻层。

请参考图13至图17，图13至图17为本发明第二较佳实施例的应变硅沟道互补式金属氧化物半导体晶体管的工艺剖面示意图。如图13所示，本发明首先提供一衬底300，而如同上述第一较佳实施例的态样，衬底300具有一第一有源区域302、一第二有源区域304、与一绝缘结构306，位于第一有源区域302和第二有源区域304之间，在此不多加赘述。接着于半导体衬底300上形成一第一栅极结构312与一第二栅极结构314，再于第一栅极结构312、第二栅极结构314、与半导体衬底300上形成一覆盖层316。其中，覆盖层316可为二氧化硅，其厚度可以是小于200埃，大约在50至200埃之间，第一栅极结构312包含有一第一栅极介电层318、一位于第一栅极介电层318上的第一栅极导电层320、一位于第一栅极导电层320顶表面的第一保护层322以及一位于第一栅极导电层320侧壁的第一间隙壁324，而第二栅极结构314包含有一第二栅极介电层328、一位于第二栅极介电层328上的第二栅极导电层330、一位于第二栅极导电层330顶表面的第二保护层332以及一位于第二栅极导电层330侧壁的第二间隙壁334。其中，第一栅极介电层318与第二栅极介电层328可以由二氧化硅所构成，第一栅极导电层320与第二栅极导电层330可以由掺杂多晶硅所构成，而第一保护层322与第二保护层332分别用以保护第一栅极导电层320与第二栅极导电层330。

接着，如图14所示，于第一栅极结构312、第二有源区域304、与部分绝缘结构306上的覆盖层316上形成一图案化的第一掩模层336，其中，第一掩模层336是一光阻层与衬底300具有蚀刻选择比的材料，同样的，如同上述第一较佳实施例，由于需要考虑到形成第一掩模层336时可能产生的曝光偏移量以及第一栅极导电层320可能具有的关键线宽变异量，以使得第一栅极结构312上的第一掩模层336可以充分发挥保护第一栅极结构312的功能，所以第一栅极结构312上的第一掩模层336的宽度必须不小于第一栅极导电层320的关键线宽、第一栅极导电层320的关键线宽变异量、与第一掩模层336的曝光偏移量的总和，并且第一掩模层336的宽度必须不大于第一栅极导电层320的关键线宽与第一间隙壁324的宽度的总和，以避免影响之后所要形成的凹槽的位置。

接着，如图15所示，利用第一栅极结构312与第一掩模层336当作掩模来进行一蚀刻工艺，例如一非等向性的干蚀刻工艺，以于未被第一栅极结构312与第一掩模层336所覆盖的第一有源区域302中形成两凹槽340，然后移除第一掩模层336。

然后，如图16所示，待半导体衬底300的第一有源区域302完成预先清洗步骤，例如利用稀释氢氟酸水溶液、或一含有硫酸、过氧化氢、与去离子水的SPM混合溶液等清洗液来去除凹槽340表面的不纯物质之后，再进行一选择性外延成长工艺，以于凹槽340中形成一由锗化硅所构成的第一外延层342，使第一栅极结构312的半导体衬底300形成一具压缩应力状态的应变硅沟道。

如图17所示，然后再移除第二有源区域304上的光阻层与覆盖层316，并且于第一有源区域302上形成一光阻层(未显示)，然后对第二栅极结构314两侧的第二有源区域304进行一离子注入工艺，利用光阻层以及第二栅极结构314作为离子注入掩模，将N型掺质，例如磷、砷或锑植入第二有源区域304的半导体衬底300中，以分别形成应变硅互补式金属氧化物半导体晶体管中的N型金属氧化物半导体晶体管的源极与漏极区域355，然后再移除第一有源区域302上的光阻层。最后再于第二有源区域304上形成一应力层360，而应力层360为张应力状态的接触蚀刻停止层(contact etch stoplayer，CESL)，以使N型金属氧化物半导体晶体管的源极与漏极区域355之间形成具张应力状态的应变硅沟道。

请参考图18至图22，图18至图22为本发明第三较佳实施例的应变硅沟道互补式金属氧化物半导体晶体管的工艺剖面示意图。如图18所示，本发明首先提供一衬底400，而如同上述第一与第二较佳实施例的态样，衬底400具有一第一有源区域402、一第二有源区域404、与一绝缘结构406，位于第一有源区域402和第二有源区域404之间，在此不多加赘述。接着于半导体衬底400上形成一第一栅极结构412与一第二栅极结构414，再于第一栅极结构412、第二栅极结构414、与半导体衬底400上形成一覆盖层416。其中，覆盖层416可为二氧化硅，其厚度可以是小于200埃，大约在50至200埃之间，第一栅极结构412包含有一第一栅极介电层418、一位于第一栅极介电层418上的第一栅极导电层420、一位于第一栅极导电层420顶表面的第一保护层422以及一位于第一栅极导电层420侧壁的第一间隙壁424，而第二栅极结构414包含有一第二栅极介电层428、一位于第二栅极介电层428上的第二栅极导电层430、一位于第二栅极导电层430顶表面的第二保护层432以及一位于第二栅极导电层430侧壁的第二间隙壁434。其中，第一栅极介电层418与第二栅极介电层428可以由二氧化硅所构成，第一栅极导电层420与第二栅极导电层430可以由掺杂多晶硅所构成，而第一保护层422与第二保护层432分别用以保护第一栅极导电层420与第二栅极导电层430。

接着，如图19所示，于第一栅极结构412、第二有源区域404、与部分绝缘结构406上的覆盖层416上形成一图案化的第一掩模层436，其中，第一掩模层436可以是一光阻层与衬底400具有蚀刻选择比的材料，同样的，如同上述第一与第二较佳实施例，由于需要考虑到形成第一掩模层436时可能产生的曝光偏移量以及第一栅极导电层420可能具有的关键线宽变异量，以使得第一栅极结构412上的第一掩模层436可以充分发挥保护第一栅极结构412的功能，所以第一栅极结构412上的第一掩模层436的宽度必须不小于第一栅极导电层420的关键线宽、第一栅极导电层420的关键线宽变异量、与第一掩模层436的曝光偏移量的总和，并且第一掩模层436的宽度必须不大于第一栅极导电层420的关键线宽与第一间隙壁424的宽度的总和，以避免影响之后所要形成的凹槽的位置。

接着，如图20所示，利用第一栅极结构412与第一掩模层436当作掩模来进行一蚀刻工艺，例如一非等向性的干蚀刻工艺，以于未被第一栅极结构412与第一掩模层436所覆盖的第一有源区域402中形成两凹槽440，然后移除第一掩模层436。

然后，如图21所示，待半导体衬底400的第一有源区域402完成预先清洗步骤，例如利用稀释氢氟酸水溶液、或一含有硫酸、过氧化氢、与去离子水的SPM混合溶液等清洗液来去除凹槽440表面的不纯物质之后，再进行一选择性外延成长工艺，以于凹槽440中形成一由碳化硅所构成的第一外延层442，使第一栅极结构412的半导体衬底400形成一具张应力状态的应变硅沟道。

接着，于第二有源区域404上形成一光阻层(未显示)，然后对第一外延层442进行一离子注入工艺，利用光阻层以及第一栅极结构412做为离子注入掩模，将N型掺质，例如磷、砷或锑植入第一外延层442中，以分别形成应变硅互补式金属氧化物半导体晶体管中的N型金属氧化物半导体晶体管的源极与漏极区域445，如图22所示，最后再于第二有源区域404上形成一应力层460，而应力层460为一压缩应力状态的接触蚀刻停止层，以使P型金属氧化物半导体晶体管的源极与漏极区域455之间形成一具压缩应力状态的应变硅沟道。

综上所述，由于本发明利用一掩模层以避免现有技术中在蚀刻凹槽与选择性外延成长工艺时所产生的缺陷，因此不会发生有锗化硅凸块(SiGebump)以及间隙壁漏电流(spacer leakage current)或短路等问题，也不会影响到之后的工艺，同时，还可以降低覆盖层的厚度，使其小于200埃，大约在50至200埃之间。此外，本发明的方法也可以应用于制作一般的应变硅沟道金属氧化物半导体晶体管，并不限制用于制作互补式金属氧化物半导体晶体管。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (34)

1.一种制作应变硅沟道金属氧化物半导体(MOS)晶体管元件的方法，包含有：

提供衬底；

于该衬底上形成至少一栅极结构；

于该栅极结构上形成掩模层；

进行蚀刻工艺，以于该栅极结构相对两侧的该衬底内形成两凹槽；以及

进行选择性外延成长工艺，以于该凹槽内分别形成外延层。

2.如权利要求1所述的方法，其中该栅极结构另包含有：

栅极介电层；

栅极导电层，位于该栅极介电层上，且该栅极导电层具有侧壁；以及

间隙壁，位于该栅极导电层的该侧壁上。

3.如权利要求2所述的方法，其中该掩模层的宽度不小于该栅极导电层的关键线宽、该栅极导电层的关键线宽变异量、与该掩模层的曝光偏移量的总和。

4.如权利要求3所述的方法，其中该掩模层的宽度不大于该栅极导电层的关键线宽与该间隙壁的宽度的总和。

5.如权利要求1所述的方法，其中该金属氧化物半导体晶体管包含有P型金属氧化物半导体晶体管。

6.如权利要求5所述的方法，其中该外延层包含有锗化硅。

7.如权利要求1所述的方法，其中该金属氧化物半导体晶体管包含有N型金属氧化物半导体晶体管。

8.如权利要求7所述的方法，其中该外延层包含有碳化硅。

9.如权利要求1所述的方法，其中该掩模层包含有光阻层。

10.如权利要求1所述的方法，另包含有覆盖层，覆盖于该衬底与该栅极结构上。

11.一种制作应变硅沟道互补式金属氧化物半导体晶体管的方法，包含有：

提供衬底，且该衬底具有至少一第一有源区域用以制备第一晶体管、至少一第二有源区域用以制备第二晶体管、以及绝缘结构位于该第一有源区域和该第二有源区域之间；

形成至少一第一栅极结构于该第一有源区域上方，与至少一第二栅极结构位于该第二有源区域上方；

于该第一栅极结构与该第二有源区域上形成第一掩模层；

进行蚀刻工艺，以于该第一栅极结构相对两侧的该衬底内形成两凹槽；

进行选择性外延成长工艺，以于该凹槽内分别形成第一外延层；

以及

形成该第二晶体管的源极与漏极，以形成该第二晶体管。

12.如权利要求11所述的方法，其中该第一栅极结构另包含有：

第一栅极介电层；

第一栅极导电层，位于该第一栅极介电层上，且该第一栅极导电层具有侧壁；以及

第一间隙壁，位于该第一栅极导电层的该侧壁上。

13.如权利要求11所述的方法，其中该第二栅极结构另包含有：

第二栅极介电层；

第二栅极导电层，位于该第二栅极介电层上，且该第二栅极导电层具有侧壁；以及

第二间隙壁，位于该第一栅极导电层的该侧壁上。

14.如权利要求12所述的方法，其中该第一栅极结构上的该第一掩模层的宽度不小于该第一栅极导电层的关键线宽、该第一栅极导电层的关键线宽变异量、与该第一掩模层的曝光偏移量的总和。

15.如权利要求14所述的方法，其中该第一掩模层的宽度不大于该第一栅极导电层的关键线宽与该第一间隙壁的宽度的总和。

16.如权利要求11所述的方法，其中该第一掩模层包含有一光阻层。

17.如权利要求11所述的方法，另包含有覆盖层覆盖于该衬底、该第一栅极结构与该第二栅极结构上。

18.如权利要求11所述的方法，其中形成该第二晶体管的方法另包含有：

于该第一有源区域与该第二栅极结构上形成第二掩模层；

进行蚀刻工艺，以于该第二栅极结构相对两侧的该衬底内形成两凹槽；

进行选择性外延成长工艺，以于该凹槽内分别形成第二外延层；以及

对该第二外延层进行离子注入工艺，形成该第二晶体管的源极与漏极。

19.如权利要求18所述的方法，其中该第二栅极结构上的该第二掩模层的宽度不小于该第二栅极导电层的关键线宽、该第二栅极导电层的关键线宽变异量、与该第二掩模层的曝光偏移量的总和。

20.如权利要求19所述的方法，其中该第二掩模层的宽度不大于该第二栅极导电层的关键线宽与该第二间隙壁的宽度的总和。

21.如权利要求18所述的方法，其中该第一晶体管包含有P型金属氧化物半导体晶体管，且该第二晶体管包含有N型金属氧化物半导体晶体管。

22.如权利要求21所述的方法，其中该第一外延层包含有锗化硅，且该第二外延层包含有碳化硅。

23.如权利要求18所述的方法，其中该第一晶体管包含有N型金属氧化物半导体晶体管，且该第二晶体管包含有P型金属氧化物半导体晶体管。

24.如权利要求23所述的方法，其中该第一外延层包含有碳化硅，且该第二外延层包含有锗化硅。

25.如权利要求11所述的方法，其中形成该第二晶体管的源极与漏极的方法利用离子注入工艺完成。

26.如权利要求25所述的方法，其中该第一晶体管包含有P型金属氧化物半导体晶体管，且该第二晶体管包含有N型金属氧化物半导体晶体管。

27.如权利要求26所述的方法，其中该第一外延层包含有锗化硅。

28.如权利要求25所述的方法，其中该第一晶体管包含有N型金属氧化物半导体晶体管，且该第二晶体管包含有P型金属氧化物半导体晶体管。

29.如权利要求28所述的方法，其中该第一外延层包含有碳化硅。

30.如权利要求25所述的方法另包含有于该第二有源区域上形成应力层的步骤。

31.如权利要求30所述的方法，其中该第一晶体管包含有P型金属氧化物半导体晶体管，且该第二晶体管包含有N型金属氧化物半导体晶体管。

32.如权利要求31所述的方法，其中该第一外延层包含有锗化硅，且该应力层为张应力状态的接触蚀刻停止层。

33.如权利要求30所述的方法，其中该第一晶体管包含有N型金属氧化物半导体晶体管，且该第二晶体管包含有P型金属氧化物半导体晶体管。

34.如权利要求33所述的方法，其中该第一外延层包含有碳化硅，且该应力层为一压缩应力状态的接触蚀刻停止层。

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