KR101485720B1 - 유기 박막 트랜지스터 어레이 기판, 그 제조 방법, 및 디스플레이 장치 - Google Patents

유기 박막 트랜지스터 어레이 기판, 그 제조 방법, 및 디스플레이 장치 Download PDF

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Abstract

본 발명의 실시예에 따라, 유기 반도체 어레이 기판, 그 제조 방법, 및 디스플레이 장치를 제공한다. 유기 박막 트랜지스터 어레이 기판은 투명 기판 상에 형성된 픽셀 구조를 포함하는데, 픽셀 구조는 게이트 라인, 데이터 라인, 유기 박막 트랜지스터, 픽셀 전극, 공통 전극 라인, 및 공통 전극을 포함하고, 유기 박막 트랜지스터는 게이트 전극, 게이트 절연층, 유기 반도체층, 소스 전극, 및 드레인 전극을 포함하며, 데이터 라인, 소스 전극, 드레인 전극, 및 픽셀 전극 위에, 아래에서 위로 제1 뱅크 절연층 및 제2 뱅크 절연층을 순서대로 배치하고, 프린팅을 통해 제1 뱅크 절연층 및 제2 뱅크 절연층의 개구 및 스루홀에 픽셀 구조를 형성한다.

Description

유기 박막 트랜지스터 어레이 기판, 그 제조 방법, 및 디스플레이 장치{ORGANIC THIN FILM TRANSISTOR ARRAY SUBSTRATE, METHOD FOR MANUFACTURING THE SAME AND DISPLAY DEVICE}
본 발명의 실시예들은 유기 박막 트랜지스터 어레이 기판, 그 제조 방법, 및 디스플레이 장치에 관한 것이다.
유기 박막 트랜지스터(OTFT) 어레이 기판은 대면적 프로세싱(large-area processing)에 적합하며, 플렉서블 기판(flexible substrate)을 이용할 수 있고, 낮은 공정 비용 등의 이점을 가지며, 이로써 평판 디스플레이 분야에서 성장 전망이 좋다. 일반적으로, OTFT 어레이 기판의 제조 중에 패턴화된 층상 구조를 형성하기 위해서는 복수의 패턴화 공정들을 요구한다. 이 과정에서, 게이트 전극, 게이트 절연층, 및 유기 반도체를 위한 대량의 원료들을 소비하고, 제조 효율은 상대적으로 낮다.
ADS(advanced super dimension switch) 기술을 사용하는 액정 디스플레이는 광시야각(wide-viewing-angle) 디스플레이로써, 동일 평면에 있는 슬릿(slit) 전극들의 에지(edge)에서 생성된 전기장 및 슬릿 전극들의 층과 판상 전극의 층 사이에 생성된 전기장을 통해 다차원 전기장을 형성하여, 전극의 바로 위에 및 슬릿 전극(slit electrode) 사이에 위치한 액정 셀 내에 정렬되는 모든 액정 분자들을 회전시킴으로써, 액정의 작업 효율(work efficiency)을 향상시키고 투과 효율(transmissive efficiency)을 증가시킨다. ADS 기술은 TFT-LCD 제품의 화질을 개선할 수 있고, 고해상도, 고투과율, 저전력소비, 광시야각, 고개구율(aperture ratio), 낮은 색수차, 푸쉬 무라 미발생(push Mura-free) 등의 이점을 갖는다.
ADS 모드 액정 디스플레이 패널에 유기 박막 트랜지스터 어레이 기판의 제조 하는 동안에, 게이트 전극, 게이트 절연체, 유기 반도체층, 소스 및 드레인 전극, 신호 라인, 및 픽셀 전극의 형성은 통상적으로 여러 차례의 피착(deposition), 노광(exposure), 및 식각(etching) 등의 복수의 패턴화 공정들을 통해 이루어진다. 이는 유기 박막 트랜지스터의 제조 과정에서 번거로운 공정, 낮은 효율, 및 심각한 재료 낭비를 초래한다.
본 발명의 일 양태에서, 투명 기판에 형성된 픽셀 구조를 포함하는 OTFT 어레이 기판을 제공한다. 픽셀 구조는 게이트 라인, 데이터 라인, OTFT, 픽셀 전극, 공통 전극 라인, 및 공통 전극을 포함하며, OTFT는 게이트 전극, 게이트 절연층, 유기 반도체층, 소스 전극, 및 드레인 전극을 포함한다. 데이터 라인, 소스 전극, 드레인 전극, 및 픽셀 전극 상에, 아래에서부터 위로 제1 뱅크 절연층 및 제2 뱅크 절연층을 순서대로 배치하고, 제1 뱅크 절연층에는 제1 스루홀, 제1 개구, 및 제2 개구를 구비하고, 제1 개구에는 프린팅을 통해 게이트 라인을 형성하며, 제2 개구에는 프린팅을 통해 공통 전극 라인을 형성하며, 상기 제1 스루홀에는 프린팅을 통해 아래에서부터 위로 유기 반도체층, 게이트 절연층, 및 게이트 전극을 순서대로 형성하는데, 게이트 전극은 게이트 라인에 접속하고, 유기 반도체층은 소스 전극 및 드레인 전극에 접속한다.
본 발명의 다른 양태에서, OTFT 어레이 기판의 제조방법은 다음과 같은 단계를 포함한다.
투명 기판 상에 투명 도전성 박막을 피착하고, 패턴화 공정을 통해 데이터 라인, 소스 전극, 드레인 전극, 및 픽셀 전극을 형성하는 단계;
감광성 수지를 코팅 및 경화시켜 제1 뱅크 절연층을 형성하고, 제1 뱅크 절연층에서 노광 및 현상을 수행하여 제1 스루홀, 제1 개구, 및 제2 개구를 형성하고, 프린팅을 통해 제1 스루홀에 유기 반도체층을 형성하고, 유기 반도체층 상에 게이트 절연층을 프린팅하고, 프린팅을 통해 유기 반도체층 상에 또한 제1 개구 및 제2 개구 내에 게이트 전극, 게이트 라인, 및 공통 전극 라인을 형성하는 단계 - 유기 반도체층은 소스 전극 및 드레인 전극과 접속함 - ;
감광성 수지를 다시 코팅 및 경화시켜 제2 뱅크 절연층을 형성하고, 노광 및 현상을 통해 제2 뱅크 절연층에 서로 통하는 제3 개구와 제2 스루홀을 형성하며, 프린팅을 통해 제2 스루홀 및 제3 개구 내에 공통 전극을 형성하는 단계 - 여기서 제3 개구는 픽셀 전극을 덮으며 빗살형상(comb shape)으로 배열됨 - .
본 발명의 또 다른 양태에서, 전술한 유기 박막 트랜지스터 어레이 기판을 포함하는 디스플레이 장치를 더 제공한다.
본 발명의 실시예에 의해 제공되는 OTFT 어레이 기판, 그 제조 방법, 및 디스플레이 장치에서, 감광성 수지로 제1 뱅크 절연층 및 제2 뱅크 절연층을 각각 형성함으로써, OTFT 어레이 기판에 유기 반도체층, 게이트 절연층, 게이트 전극, 게이트 라인, 공통 전극, 공통 전극 라인 등의 구조들을 빠르고 효과적인 방법으로 형성하고, 프린팅을 통해 제1 뱅크 절연층 및 제2 뱅크 절연층의 스루홀 및 개구 내에 유기 반도체층, 게이트 절연층, 게이트 전극, 게이트 라인, 공통 전극, 및 공통 전극 라인을 형성한다. 이를 통해, 유기 반도체층, 게이트 절연층, 게이트 전극, 게이트 라인, 공통 전극, 공통 전극 라인 등의 구조들을 형성하기 위한 재료들을 절약하고, 더욱이 유기 반도체층, 게이트 절연층, 게이트 전극, 게이트 라인, 공통 전극, 공통 전극 라인 등의 구조의 정확도를 더 양호하게 제어한다.
본 발명의 실시예들의 기술적 해결책을 더욱 분명하게 나타내기 위해, 이하 실시예들의 도면들을 간단히 설명한다. 후술하는 도면들은 본 발명의 일부 실시예에 관한 것일 뿐 본 발명을 한정하지 않는다는 것은 자명하다.
도 1은 본 발명의 일 실시예에 따른 OTFT 어레이 구조를 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 따라 A-A’ 라인을 따라 절취한 OTFT 어레이 구조의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 다른 OTFT 어레이 구조를 도시한 평면도이다.
도 4는 본 발명의 일 실시예에 따라 C-C’ 라인을 따라 절취한 다른 OTFT 어레이 구조의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 제조 방법에서 투명 도전성 박막 및 포토레지스트를 피착한 후의 구조적 개략도이다.
도 6은 본 발명의 일 실시예에 따른 제조 방법에서 투명 도전성 박막이 식각된 후의 평면도이다.
도 7은 본 발명의 실시예에 따른 제조 방법에서 제1 뱅크 절연층과 이를 통해 둘러싸인 구조들의 형성을 도시한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 다른 제조 방법에서 투명 도전성 박막 및 금속 박막을 피착한 후의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 다른 제조 방법에서 포토레지스트가 패턴화된 후의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 다른 제조 방법에서 제1 식각 후의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 다른 제조 방법에서 제2 식각 후의 단면도이다.
본 발명의 실시예들의 목적, 기술적 세부사항, 및 이점들을 명백히 하기 위해, 이하 본 발명의 실시예들에 관한 도면과 연계하여 본 발명의 실시예들의 기술적 해결책들을 명확하게 완전히 이해될 수 있는 방식으로 설명할 것이다. 설명된 실시예들은 본 발명의 단지 일부일 뿐 전체가 아님이 자명하다. 본 발명의 설명된 실시예에 기반하여, 당업자는 별다른 창조적 작업 없이 본 발명에 의해 보호하기 위한 범위 내에 있어야 하는 다른 실시예(들)를 획득할 수 있다.
다르게 정의되지 않으면, 여기에 사용되는 기술적 용어 또는 과학적 용어들은 본 발명이 속한 기술 분야의 당업자에 의해 통상 이해되는 것과 동일한 의미를 가져야 한다. 본 발명의 특허 출원의 명세서 및 청구항에 사용된 “제1”, “제2” 등의 용어는 어떠한 순서, 번호, 또는 중요도를 나타내는 것이 아니라, 단지 상이한 구성 부분들을 구별하는데 사용한다. 마찬가지로, “하나(a, an)”, “그(the)” 등의 용어는 숫자에서의 제한을 표시하는 것이 아니라, 적어도 하나의 존재를 특정한다. “포함하다(comprises)”, “구비하다(includes)”, “함유하다(contains)”, “포함하는(comprising)”, “구비하는(including)” 등의 용어는 주체인 구성요소 또는 물품이 대상인 구성요소(들) 또는 물품(들)을 망라하는 것을 의미하지만, 다른 구성요소 또는 물품의 존재를 배제하는 것은 아니다. “접속(connection)” 등의 용어는 물리적 또는 기계적 접속에 제한되지 않고 직간접적인 전기적 접속을 포함할 수 있다. “상부(upper)”, “하부(lower)”, “좌측(left)”, “우측(right)” 등은 단지 상대적인 위치 관계를 설명하는데 사용하며, 설명된 객체의 절대적 위치가 변경되는 경우, 이에 따라 상대적 위치 관계도 변할 수 있다.
본 발명의 일 실시예에 따른 어레이 기판은 복수의 게이트 라인 및 복수의 데이터 라인을 포함하며, 이들 게이트 라인과 데이터 라인은 서로 교차하여 매트릭스 형태로 배열된 픽셀 유닛들을 정의하는데, 이들 각각은 스위치 소자로서 기능 하는 박막 트랜지스터 및 액정의 정렬을 제어하기 위한 픽셀 전극 및 공통 전극을 포함한다. 예를 들어, 각 픽셀의 박막 트랜지스터의 경우, 게이트 전극은 대응 게이트 라인에 전기적으로 접속하거나 일체형으로 형성하며, 소스 전극은 대응 데이터 라인에 전기적으로 접속하거나 일체형으로 형성하며, 드레인 전극은 대응 픽셀 전극에 전기적으로 접속하거나 일체형으로 형성한다. 하기에 주로 단일 픽셀 유닛 또는 복수의 픽셀 유닛에 대해 설명하지만, 다른 픽셀 유닛(들)도 동일한 방식으로 형성할 수 있다.
도 1 및 도 2(도 1의 A-A’ 라인을 따라 절취한 단면도임)에 도시된 바와 같이, 본 발명의 일 실시예에 따른 유기 박막 트랜지스터(OTFT) 어레이 기판은 투명 기판(1)에 형성된 (픽셀 유닛의) 픽셀 구조를 포함한다.
픽셀 구조는 게이트 라인(7b), 데이터 라인(2b), OTFT, 픽셀 전극(2a), 공통 전극(9), 및 공통 전극 라인(7c)을 포함한다.
OTFT는 게이트 전극(7a), 게이트 절연층(6), 유기 반도체층(5), 소스 전극(2c), 및 드레인 전극(2d)을 포함한다.
데이터 라인(2b), 소스 전극(2c), 드레인 전극(2d), 및 픽셀 전극(2a) 위에, 제1 뱅크 절연층(bank insulating layer)(4) 및 제2 뱅크 절연층(8)을 아래에서 위로 순서대로 배치한다.
제1 뱅크 절연층(4)에는, 제1 스루홀(through hole)(4a), 제1 개구(opening)(4b), 및 제2 개구(4c)를 구비한다. 여기에서, 뱅크 절연층에 형성된 스루홀 및 개구에 대한 언급하면, 스루홀은 뱅크 절연층 전체를 관통하고, 개구는 뱅크 절연층에 형성된 홈(groove)으로서 뱅크 절연층의 일부가 하부에 남아있다.
제1 개구(4b)에는 프린팅(printing)을 통해 게이트 라인(7b)을 형성하며, 제2 개구(4c)에는 프린팅을 통해 공통 전극 라인(7c)을 형성한다.
제1 스루홀(4a)에는 프린팅을 통해 아래에서 위로 유기 반도체층(5), 게이트 절연층(6), 및 게이트 전극(7a)을 순서대로 형성하며, 게이트 전극(7a)은 게이트 라인(7b)에 접속하며, 유기 반도체층(5)은 소스 전극(2c) 및 드레인 전극(2d)에 접속(접촉)한다.
제2 뱅크 절연층(8)에는, 서로 통하는 제3 개구(8a) 및 제2 스루홀(8b)을 구비하며, 제3 개구(8a)는 빗살 형상(comb shape)으로 픽셀 전극(2a)의 상부를 덮을 수 있다.
제2 스루홀(8b)은 제2 개구(4c)와 서로 통한다.
제3 개구(8a) 및 제2 스루홀(8b)에는, 프린팅을 통해 공통 전극(9)을 형성한다. 공통 전극(9) 및 공통 전극 라인(7c)은 제2 스루홀(8b)에서의 접속을 통해 서로 접촉한다.
예를 들어, 동일한 투명 도전성 박막(2)에 대해 에칭을 통해 소스 전극(2c), 드레인 전극(2d), 픽셀 전극(2a), 및 데이터 라인(2b)을 각각 형성한다. 프린팅을 통해 게이트 전극(7a), 게이트 라인(7b), 및 공통 전극 라인(7c)을 각각 형성한다. 투명 기판(1)은 플라스틱 기판, 유리 기판 등일 수 있다.
선택적으로, 소스 전극(2c), 드레인 전극(2d), 및 데이터 라인(2b)의 표면에 금속 박막(3)을 더 배치한다.
선택적으로, 소스 전극(2c) 및 드레인 전극(2d)을 제1 스루홀(4a)로 연장하고, 소스 전극(2c) 및 드레인 전극(2d)은 서로 연결되지 않고 서로 대향하며, 소스 전극(2c)과 드레인 전극(2d) 사이의 거리는 제1 스루홀(4a)의 양측에 있는 금속 박막들(3) 사이의 거리보다 짧다.
선택적으로, 유기 반도체층(5)의 두께는 소스 전극(2c)과 드레인 전극(2d) 각각의 두께보다 두껍다.
선택적으로, 유기 반도체층(5)은 제1 스루홀(4a)의 양측에 있는 소스 전극(2c) 및 드레인 전극(2d)의 측벽(sidewall)들에 접속한다.
선택적으로, 제1 뱅크 절연층(4) 및 제2 뱅크 절연층(8)은 감광성 수지 재료로 형성한다.
선택적으로, 데이터 라인(2b), 소스 전극(2c), 드레인 전극(2d), 픽셀 전극(2a), 및 공통 전극(9)의 재료들은 인듐주석산화물(indium tin oxide), 인듐아연산화물(indium zinc oxide), 및 기타 도전성 재료들이다.
선택적으로, 유기 반도체층(5)을 위한 재료는 티오펜 화합물(thiophene compound), 프탈로시아닌 화합물(phthalocyanine compound) 등일 수 있다.
선택적으로, 게이트 절연층(6)의 재료는 폴리비닐 알코올(polyvinyl alcohol)일 수 있다.
선택적으로, 게이트 전극(7a)은 도전성 폴리티오펜(polythiophene) 화합물, 구리, 또는 은 중 하나일 수 있다.
선택적으로, 제1 개구(4b)에 배치된 게이트 라인(7b), 제2 개구(4c)에 배치된 공통 전극 라인(7c), 제1 스루홀(4a)에 배치된 게이트 전극(7a)의 상면은 제1 뱅크 절연층(4)의 상면과 동일 평면에 있다.
도 3 및 도 4(도 4는 도 3의 C-C’ 라인에 따른 단면도임)에 도시된 바와 같이, 선택적으로, 전술한 OTFT 어레이 기판의 데이터 라인(2b), 소스 전극(2c), 및 드레인 전극(2d)의 도전성을 향상시키고, 픽셀 전극(2a)의 충전 속도를 강화하기 위해, 소스 전극(2c), 드레인 전극(2d), 및 데이터 라인(2b)의 표면상에 금속 박막(3)을 배치한다. 금속 박막(3)을 위한 재료는 알루미늄, 텅스텐, 크롬, 탄탈륨, 몰리브덴, 또는 구리 중 어느 하나일 수 있다.
유기 반도체층(5)이 소스 전극(2c) 및 드레인 전극(2d)과 접속하는 경우 유기 반도체층(5)은 소스 전극(2c) 및 드레인 전극(2d)의 측벽에만 접속하기 때문에, 오접속이 발생하는 경향이 있다. 따라서, 유기 반도체층(5)과 소스 전극(2c) 및 드레인 전극(2d) 사이의 접속 영역을 확대하여 오접속을 회피하도록, 선택적으로, 소스 전극(2c) 및 드레인 전극(2d)을 제1 스루홀(4a)로 연장하고, 소스 전극(2c) 및 드레인 전극(2d)은 서로 접속시키지 않으며, 소스 전극(2c)과 드레인 전극(2d) 사이의 거리는 제1 스루홀(4a)의 양측에 있는 금속 박막(3) 사이의 거리보다 짧다.
전술한 OTFT 어레이 기판들 중 하나에 대응하여, 본 발명의 실시예에 따른 OTFT 어레이 기판을 제조하는 방법을 제공하는데, 다음의 단계들을 포함한다.
단계(100): 투명 도전성 박막을 투명 기판 상에 피착한다.
투명 도전성 박막(2)을 투명 기판(1) 상에 피착한다. 투명 도전성 박막(2)은 인듐주석산화물, 인듐아연산화물 등의 도전성 재료일 수 있고, 투명 기판(1)은 플라스틱 기판, 유리 기판 등일 수 있다.
단계(101): 포토레지스트를 코팅하고, 포토레지스트를 이용한 패턴화 공정을 통해, 데이터 라인, 소스 전극, 드레인 전극, 픽셀 전극을 에칭하여 형성하고, 남은 포토레지스트를 제거한다.
여기에서, 패턴화 공정은 예를 들어 포토레지스트의 코팅, 노광 및 현상, 에칭, 포토레지스트의 제거 등을 포함하며, 공정들의 세부 사항을 이하에서 설명하지는 않을 것이다.
도 5에 도시된 바와 같이, 포토레지스트(10)를 투명 도전성 박막(2) 상에 스핀코팅(spin-coating)하고, 도 6에 도시된 바와 같이, 투명 도전성 박막(2)을 에칭하도록 제1 패턴화 공정을 수행함으로써, 픽셀 전극(2a), 데이터 라인(2b), 소스 전극(2c), 및 드레인 전극(2d)을 형성하고, 에칭을 종료한 후 박리제(stripper agent)를 이용하여 잔존하는 포토레지스트(10)를 제거한다.
단계(102): 감광성 수지를 코팅 및 경화시켜 제1 뱅크 절연층을 형성하고, 더블톤 마스크(double-tone mask, 예를 들어, 하프톤(half-tone) 마스크 또는 그레이톤(grey-tone) 마스크)를 통해 제1 뱅크 절연층 상에 노광 및 현상을 수행하여 제1 스루홀, 제1 개구, 및 제2 개구를 형성하고; 프린팅을 통해 제1 스루홀에 유기 반도체층을 형성하고, 유기 반도체층 상에 게이트 절연층을 프린팅하며, 프린팅을 통해 게이트 절연층 상에 또한 제1 개구와 제2 개구 내에 게이트 전극, 게이트 라인, 및 공통 전극 라인을 형성한다. 유기 반도체층은 소스 전극 및 드레인 전극에 접속한다.
도 7에 도시된 바와 같이, 폴리메틸메타크릴레이트(polymethylmethacrylate) 용액일 수 있는 감광성 수지 용액을 투명 전극(1) 상에 도포한다. 감광성 수지로 투명 전극(1)의 표면을 덮은 후, 예를 들어, 섭씨 110도 등의 조건 하에 1분 내지 30분 동안 프리베이킹(pre-baking)을 수행하여 감광성 수지 용액 내의 용매를 휘발시킬 수 있다.
더블톤 마스크로 노광 및 현상을 수행한 후, 제1 스루홀(4a), 제1 개구(4b), 및 제2 개구(4c)를 형성한다. 예를 들어, 전술한 더블톤 마스크는 감광성 수지를 커버하도록 형성하는데, 이 마스크는 하프톤 마스크 또는 그레이톤 마스크이며, 이 중 하프톤 부분 또는 그레이톤 부분은 마스크의 부분 투과 영역으로서 제1 개구(4b) 및 제2 개구(4c)를 형성할 곳인 감광성 수지의 표면의 일부에 대응하고; 마스크의 완전 광차단 영역은 감광성 수지의 완전 보유 영역에 대응하며; 마스크의 완전 투과 영역은 감광 영역의 완전 제거 영역에 대응하는데, 소스 전극(2c) 및 드레인 전극(2d)의 측벽을 노출시키는 제1 스루홀(4a)을 형성하도록 한다. 감광성 수지의 노광 및 현상의 완료 후에, 예를 들어, 약 섭씨 130도의 조건에서 1분 내지 30분 동안 포스트베이킹(post-baking)을 수행하여 제1 스루홀(4a), 제1 개구(4b), 및 제2 개구(4c)를 포함하는 감광성 수지를 경화시킨다. 이로써, 제1 뱅크 절연층(4)을 형성한다.
제1 뱅크 절연층(4)의 형성 후에, 프린터와 같은 프린팅 장치를 제어하여 제1 스루홀(4a), 제1 개구(4b), 및 제2 개구(4b)에 프린팅을 수행한다. 우선, 유기 반도체층(5)을 형성하기 위한 유기 반도체 용액을 제1 스루홀(4a)에 프린팅한다. 다음으로, 유기 반도체 용매를 증발시켜 유기 반도체층(5)을 형성하고, 유기 반도체 용매의 증발 동안, 어닐링 공정(annealing process)을 더 수행하여 유기 반도체 용액의 조성을 균일하게 만들 수 있다. 예를 들어, 유기 반도체층(5)의 두께를 소스 전극(2c) 및 드레인 전극(2d) 각각의 두께보다 두껍게 하여, 유기 반도체층(5)은 유기 반도체층(5)의 양측에 있는 소스 전극(2c)과 드레인 전극(2d)의 측벽과 완전히 접촉한다. 그런 후에, 유기 반도체층(5)의 표면 상에 폴리비닐 알코올과 같은 게이트 절연층(6)을 형성하기 위한 용액을 프린팅하고, 용액의 증발 후에, 게이트 절연층(6)을 형성한다. 그리고 나서, 게이트 절연층(6)의 형성 후에, 각각의 게이트 절연층(6)의 표면 상에, 또한 제1 개구(4b) 및 제2 개구(4c) 내에 도전성 폴리티오펜 용액, 구리 페이스트(copper paste) 또는 은 페이스트(silver paste)와 같은 용액 또는 액체인 게이트 전극 재료를 프린팅하고, 용매를 증발시키거나 액체를 경화시킨 후, 게이트 전극(7a), 게이트 라인(7b), 및 공통 전극 라인(7c)을 각각 형성한다.
감광성 수지 상에 노광 및 현상을 통해 제1 스루홀(4a), 제1 개구(4b), 및 제2 개구(4c)를 포함하는 제1 뱅크 절연층(4)을 형성하고, 제1 뱅크 절연층(4)의 제1 스루홀(4a), 제1 개구(4b), 및 제2 개구(4c)에 프린팅을 수행하여, 용액 또는 액체가 프린팅되는 범위를 제한할 수 있다. 뱅크 절연층은 개구 및 스루홀을 구비하여, 잉크 프린팅의 정확도를 보장할 수 있다. 따라서, 형성된 유기 반도체층(5), 게이트 절연층(6), 게이트 전극(7a), 신호 라인(7b), 및 공통 전극(7c)의 정확도를 보장하며, 유기 반도체층(5)과 소스 전극(2c) 및 드레인 전극(2d) 사이의 접촉 영역을 보장한다. 이로써, 형성된 OTFT의 특성을 보장한다.
단계(103): 감광성 수지를 다시 도포하고 경화시켜 제2 뱅크 절연층을 형성하고, 노광 및 현상을 통해 제2 뱅크 절연층 상에 서로 통하는 제3 개구와 제2 스루홀을 형성하며, 프린팅을 통해 제2 스루홀 및 제3 개구 내에 공통 전극을 형성하는데, 제3 개구는 빗살 형상으로 픽셀 전극의 상부를 덮는다.
도 2에 도시된 바와 같이, 감광성 수지를 제1 뱅크 절연층(4) 상에 다시 코팅하고, 감광성 수지로 제1 뱅크 절연층(4)을 덮은 후, 예를 들어, 약 섭씨 110도의 조건에서 1분 내지 30분 동안 프리베이킹을 수행하여 감광성 수지의 용매를 휘발시킨다. 감광성 수지에 노광 및 현상을 수행함으로써, 서로 통하는 제3 개구(8a)와 제2 스루홀(8b)을 형성할 수 있다. 제2 스루홀(8b)은 제2 개구(4c)와 통하고 제3 개구(8a)는 빗살 형상으로 픽셀 전극(2a)의 상부를 덮을 수 있다. 다음으로, 예를 들어, 약 섭씨 110도의 조건 하에 1분 내지 30분 동안 포스트베이킹을 수행하여 경화(solidification)를 통해 제2 뱅크 절연층(8)을 형성하고; 제2 스루홀(8b) 및 제3 개구(8a) 내에 공통 전극(9)을 형성하기 위한 용액을 프린팅하고, 용매를 증발시켜, 공통 전극(9)을 형성할 수 있다.
제2 뱅크 절연층(8)의 제2 스루홀(8b) 및 제3 개구(8a) 내에 공통 전극(9)을 형성하기 위한 용액을 프린팅하기 때문에, 공통 전극을 형성하기 위한 용액의 확산을 제한하고, 픽셀 구조의 정확도를 보장한다. 이에 따라, 픽셀들의 디스플레이 특성을 보장한다.
잉크 프린팅 공정은 패턴이 형성될 필요가 있는 영역에 패턴을 실현하는데 사용되는 잉크(게이트 전극(7a), 게이트 절연층(6), 유기 반도체층(5), 게이트 라인(7b), 공통 전극 라인(7c), 및 공통 전극(9)을 형성하는 재료)를 프린팅하여 원하는 패턴을 형성하는 공정일 수 있다. 이 공정은 패턴화된 층상 구조를 직접 형성하는 방법이기 때문에, 프린팅 방식을 통해 유기 박막 트랜지스터 어레이 기판을 제조하는 것은 제조 공정을 단순화하고, 재료를 절약하며, 원가을 절감하고, 제품 효율을 향상시킬 수 있으며, 유기 반도체층(5)과 소스 전극(2c) 및 드레인 전극(2d) 사이의 접촉 영역을 보장할 수 있다. 이 공정의 높은 패턴 정확도로 인해 박막 트랜지스터의 특성 향상이 용이하게 된다. 게다가, 잉크 프린팅 공정을 이용하여 공통 전극 라인을 제조하는 것은 공통 전극의 빗살 형상의 패턴을 정밀하게 형성하며, 이로써 디스플레이 품질을 보장할 수 있다.
본 실시예에 따른 OTFT 어레이 기판에서, 픽셀 전극의 충전 속도는 액정 디스플레이 패널의 디스플레이 효과에 영향을 미칠 것이다. 데이터 라인(2b)을 통한 공통 전극(2a)의 충전 속도를 향상시키기 위해, 선택적으로, 투명 기판 상에 투명 도전성 박막을 피착한 후, 금속 박막의 피착을 더 수행할 수 있다.
도 8에 도시된 바와 같이, 투명 기판(1) 상에 투명 도전성 박막(2)을 피착한 후, 투명 도전성 박막(2)의 표면 상에 금속 박막(3)을 피착한다. 예를 들어, 불활성 가스의 가속화된 플라스마가 타깃과 충돌하고, 전기장 및 자기장의 작용 하에 충돌된 타깃의 원자들을 투명 도전성 박막(2)에 균일하게 부착하는 스퍼터링 장치 내에서 피착을 수행하여, 금속 박막(3)을 형성할 수 있다. 금속 박막(3)의 재료는 알루미늄, 텅스텐, 크롬, 탄탈륨, 몰리브덴, 또는 구리 중 어느 하나일 수 있다.
전술한 금속 박막(3)의 형성 후에, 선택적으로, 포토레지스트를 코팅하고, 포토레지스트를 이용한 패턴화 공정을 사용하여, 데이터 라인, 소스 전극, 드레인 전극 및 픽셀 전극을 에칭을 통해 형성하고, 잔존하는 포토레지스트를 제거한다. 도 9 내지 도 11을 참조하여, 특정한 예시를 다음과 같이 설명할 것이다.
단계(200): 포토레지스트를 스핀코팅하고, 더블톤 마스크를 통해 패턴화 공정을 수행하여, 포토레지스트의 완전 보유 영역(fully-retained region), 부분 보유 영역(partially-retained region), 및 완전 제거 영역(fully-removed region)을 형성한다.
금속 박막(3) 상에 포토레지스트를 스핀코팅하고, 더블톤 마스크를 이용하여 패턴화 공정을 수행한다. 노광 및 현상 후에, 포토레지스트를 이용하여 도 9에 도시된 구조를 형성하는데, 즉 포토레지스트를 이용하여 포토레지스트 완전 보유 영역(10a), 부분 보유 영역(10b), 및 완전 제거 영역(10c)을 형성한다. 완전 보유 영역(10a)은 광을 완전히 차단하는 마스크의 쉴드 부분의 영역에 대응하며, 부분 보유 영역(10b)은 하프톤 또는 그레이톤 마스크의 부분 투과 부분의 영역에 대응하며, 완전 제거 영역(10c)은 마스크의 완전 투과 영역에 대응한다. 여기에서는 예를 들어 포지티브 포토레지스트로서 설명한다.
단계(201): 에칭을 통해 데이터 라인, 소스 전극, 드레인 전극, 및 픽셀 전극을 형성하고, 데이터 라인, 소스 전극, 드레인 전극, 및 픽셀 전극의 표면 상에 금속 박막을 남겨둔다.
예를 들어, 에칭을 위한 에칭 챔버 내에 투명 전극(1)을 위치시킨다. 우선, 도 10에 도시된 바와 같이, 포토레지스트(10)의 완전 제거 영역(10c) 아래에 있는 금속 박막(3) 및 투명 도전성 박막(2)을 에칭 제거하고, 투명 도전성 박막(2)으로 형성한 데이터 라인(2b), 소스 전극(2c), 드레인 전극(2d), 및 픽셀 전극(2a)을 획득하며, 데이터 라인(2b), 소스 전극(2c), 드레인 전극(2d), 및 픽셀 전극(2a) 상에 금속 박막(3)을 남겨둔다.
단계(202): 부분 보유 영역에서 포토레지스트를 제거하도록 포토레지스트에 에싱(ashing)을 수행하며, 에칭을 통해 픽셀 전극 표면 상의 금속 박막을 제거한다.
도 11에 도시된 바와 같이, 포토레지스트(10)에 에싱을 수행하여, 부분 보유 영역(10b)의 포토레지스트를 제거하고, 이로써 부분 보유 영역(10b) 아래에 있는 금속 박막(3)을 노출시키지만, 또한 완전 보유 영역(10a)의 포토레지스트는 부분적으로 유지시킨다. 다음으로, 에칭을 다시 수행하여, 픽셀 전극(2a)의 표면에 대응하는 금속 박막(3)을 제거하고, 이로써 아래에 있는 픽셀 전극(2a)을 노출시킨다. 금속 박막(3)을 식각하는 동안, 금속만을 에칭하는 에칭 용액 또는 에칭 가스를 선택하거나 에칭 시간의 제어를 통해 부분 보유 영역(10b)에서 금속 박막(3)을 에칭 제거하고, 투명 도전성 박막(2)을 남겨둘 수 있다.
최종적으로, 도 3 및 도 4에 도시된 바와 같이 OTFT 어레이를 형성한다. 데이터 라인(2b), 소스 전극(2c), 및 드레인 전극(2d)의 표면에 금속 박막(3)을 부착하여, 금속 박막(3)의 더 우수한 도전 특성으로 인해 투명 도전성 박막(2)으로 형성된 데이터 라인(2b), 소스 전극(2c), 및 드레인 전극(2d)의 도전 특성을 향상시킨다. 이에 따라, 데이터 라인(2b)에 의해 소스 전극(2a) 및 드레인 전극(2d)을 거쳐 픽셀 전극(2a)을 충전하는 속도가 증가한다.
전술한 OTFT 어레이 기판 제조 방법들 중 하나에 대응하여, 본 발명의 실시예에 따른 디스플레이 장치를 더 제공한다. 실시예들에 의해 제공된 디스플레이 장치는 전술한 바와 같이 탑-게이트(top-gate) 방식의 TFT 어레이 기판을 포함한다. 디스플레이 장치는 액정 패널, 전자 종이, OLED 패널, 액정 텔레비전, 액정 디스플레이, 디지털 포토 프레임(digital photo frame), 휴대폰, 태블릿 컴퓨터(tablet computer), 또는 디스플레이 기능이 있는 다른 제품 또는 구성부품에 사용할 수 있다.
디스플레이 장치의 일례는 서로 대향하는 어레이 기판 및 대향 기판(opposing substrate)을 구비하여 내부가 액정 물질로 충진된 액정 셀을 형성하는 액정 디스플레이 장치이다. 대향 기판은 예를 들어, 컬러 필터 기판이다. 어레이 기판의 각 픽셀 유닛에 대한 픽셀 전극은 액정 물질의 회전 정도를 제어하기 위한 전기장을 인가하는 역할을 하여 디스플레이 작동을 실현한다. 일부 예시에서, 액정 장치는 어레이 기판에 백라이트를 공급하기 위한 백라이트 소스를 더 포함한다.
본 발명의 실시예를 통해 제공하는 OTFT 어레이 기판 및 그 제조 방법에서, 감광성 수지로 제1 뱅크 절연층 및 제2 뱅크 절연층을 각각 형성하고, 프린팅을 통해 제1 뱅크 절연층 및 제2 뱅크 절연층의 스루홀 및 개구 내에 유기 반도체층, 게이트 절연층, 게이트 전극, 게이트 라인, 공통 전극, 및 공통 전극 라인을 형성함으로써, OTFT 어레이 기판에 유기 반도체층, 게이트 절연층, 게이트 전극, 게이트 라인, 공통 전극, 공통 전극 라인 등의 구조들을 빠르고 효과적인 방법으로 형성한다. 이로써, 유기 반도체층, 게이트 절연층, 게이트 전극, 게이트 라인, 공통 전극, 공통 전극 라인 등의 구조들을 형성하기 위한 재료들을 절약할 수 있고, 더욱이 유기 반도체층, 게이트 절연층, 게이트 전극, 게이트 라인, 공통 전극, 공통 전극 라인 등의 구조의 정확도를 더 양호하게 제어한다.
앞선 설명은 본 발명의 단순히 특정 실시예들일 뿐이다. 본 발명의 보호 범위는 청구항의 보호 범위에 의해 정의될 것이다.
1: 투명 기판
2: 투명 도전성 박막
2a: 픽셀 전극
2b: 데이터 라인
2c: 소스 전극
2d: 드레인 전극
3: 금속 박막
4: 제1 뱅크 절연층
4a: 제1 스루홀
4b: 제1 개구
4c: 제2 개구
5: 유기 반도체층
6: 게이트 절연층
7a: 게이트 전극
7b: 게이트 라인
7c: 공통 전극 라인
8: 제2 뱅크 절연층
8a: 제3 개구
8b: 제2 스루홀
9: 공통 전극
10: 포토레지스트
10a: 완전 보유 영역
10b: 부분 보유 영역
10c: 완전 제거 영역

Claims (17)

  1. 유기 박막 트랜지스터 어레이 기판으로서,
    투명 기판에 형성된 픽셀 구조를 포함하고, 상기 픽셀 구조는 게이트 라인, 데이터 라인, 유기 박막 트랜지스터, 픽셀 전극, 공통 전극 라인, 및 공통 전극을 포함하고;
    상기 유기 박막 트랜지스터는 게이트 전극, 게이트 절연층, 유기 반도체층, 소스 전극, 및 드레인 전극을 포함하고;
    상기 데이터 라인, 상기 소스 전극, 상기 드레인 전극, 및 상기 픽셀 전극 상에 아래에서 위로 제1 뱅크 절연층 및 제2 뱅크 절연층이 순서대로 배치되고;
    상기 제1 뱅크 절연층에 제1 스루홀, 제1 개구, 및 제2 개구를 구비하고;
    상기 소스 전극 및 상기 드레인 전극은 상기 제1 스루홀의 양측에 위치하고;
    상기 제1 개구에 프린팅을 통해 상기 게이트 라인을 형성하고, 상기 제2 개구에 프린팅을 통해 상기 공통 전극 라인을 형성하고;
    상기 제1 스루홀에 프린팅을 통해 아래에서 위로 상기 유기 반도체층, 상기 게이트 절연층, 및 상기 게이트 전극을 순서대로 형성하고, 상기 게이트 전극은 상기 게이트 라인에 접속하며, 상기 유기 반도체층은 상기 소스 전극 및 상기 드레인 전극에 접속하는 유기 박막 트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 제2 뱅크 절연층에는 서로 통하는 제3 개구 및 제2 스루홀을 구비하고, 상기 제2 스루홀은 상기 제2 개구와 통하며;
    상기 제3 개구 및 상기 제2 스루홀에, 프린팅을 통해 상기 공통 전극을 형성하며, 상기 공통 전극 및 상기 공통 전극 라인은 상기 제2 스루홀을 통해 서로 접속하는 유기 박막 트랜지스터 어레이 기판.
  3. 제1항 또는 제2 항에 있어서,
    상기 소스 전극, 상기 드레인 전극, 및 상기 데이터 라인의 표면 상에 금속 박막을 배치하는 유기 박막 트랜지스터 어레이 기판.
  4. 제3항에 있어서,
    상기 소스 전극 및 상기 드레인 전극을 상기 제1 스루홀로 연장하고, 상기 소스 전극 및 상기 드레인 전극은 서로 접속하지 않으며, 상기 소스 전극과 상기 드레인 전극 사이의 거리는 상기 제1 스루홀의 양측에 있는 금속 박막 사이의 거리보다 짧은 유기 박막 트랜지스터 어레이 기판.
  5. 제1항 또는 제2항에 있어서,
    상기 유기 반도체층의 두께는 상기 소스 전극과 상기 드레인 전극 각각의 두께보다 두꺼운 유기 박막 트랜지스터 어레이 기판.
  6. 제1항 또는 제2항에 있어서,
    상기 유기 반도체층은 상기 제1 스루홀의 양측에 있는 상기 소스 전극과 상기 드레인 전극의 측벽들에 접속하는 유기 박막 트랜지스터 어레이 기판.
  7. 제1항 또는 제2항에 있어서,
    상기 제1 뱅크 절연층 및 상기 제2 뱅크 절연층은 감광성 수지 재료로 형성된 유기 박막 트랜지스터 어레이 기판.
  8. 제1항 또는 제2항에 있어서,
    상기 데이터 라인, 상기 소스 전극, 상기 드레인 전극, 상기 픽셀 전극, 및 상기 공통 전극을 위한 재료는 인듐주석산화물 또는 인듐아연산화물인 유기 박막 트랜지스터 어레이 기판.
  9. 제1항 또는 제2항에 있어서,
    상기 유기 반도체층의 재료는 티오펜 화합물 또는 프탈로시아닌 화합물인 유기 박막 트랜지스터 어레이 기판.
  10. 제1항 또는 제2항에 있어서,
    상기 게이트 절연층의 재료는 폴리비닐 알코올인 유기 박막 트랜지스터 어레이 기판.
  11. 제1항 또는 제2항에 있어서,
    상기 게이트 전극은 도전성 폴리티오펜 화합물, 구리, 또는 은 중 하나로 형성된 유기 박막 트랜지스터 어레이 기판.
  12. 제1항 또는 제2항에 있어서,
    상기 제1 개구에 배치된 게이트 라인, 상기 제2 개구에 배치된 공통 전극 라인, 상기 제1 스루홀에 배치된 게이트 전극의 상단면은 제1 뱅크 절연층의 상단면과 동일 평면에 있는 유기 박막 트랜지스터 어레이 기판.
  13. 제3항에 있어서,
    상기 금속 박막을 위한 금속은 알루미늄, 텅스텐, 크롬, 탄탈륨, 몰리브덴, 또는 구리 중 하나인 유기 박막 트랜지스터 어레이 기판.
  14. 유기 박막 트랜지스터 어레이 기판의 제조 방법으로서,
    투명 기판 상에 투명 도전성 박막을 피착하고, 패턴화 공정을 통해 데이터 라인, 소스 전극, 드레인 전극, 및 픽셀 전극을 형성하는 단계;
    감광성 수지를 코팅 및 경화시켜 제1 뱅크 절연층을 형성하고, 상기 제1 뱅크 절연층에 노광 및 현상을 수행하여 제1 스루홀, 제1 개구 및 제2 개구를 형성하고, 프린팅을 통해 상기 제1 스루홀에 유기 반도체층을 형성하고, 상기 유기 반도체층 상에 게이트 절연층을 프린팅하고, 상기 게이트 절연층 상에, 또한 상기 제1 개구 및 상기 제2 개구 내에 프린팅을 통해 게이트 전극, 게이트 라인, 및 공통 전극 라인을 형성하는 단계 - 상기 유기 반도체층은 상기 소스 전극 및 상기 드레인 전극에 접속함 - ; 및
    감광성 수지를 다시 코팅 및 경화시켜 제2 뱅크 절연층을 형성하고, 노광 및 현상을 통해 상기 제2 뱅크 절연층에 서로 통하는 제3 개구 및 제2 스루홀을 형성하고, 상기 제2 스루홀 및 상기 제3 개구에, 프린팅을 통해 공통 전극을 형성하는 단계를 포함하는 유기 박막 트랜지스터 어레이 기판의 제조 방법.
  15. 제14항에 있어서,
    상기 투명 기판 상에 상기 투명 도전성 박막을 피착한 후에 금속 박막을 피착하는 단계를 더 포함하며,
    상기 패턴화 공정을 통한 상기 데이터 라인, 상기 소스 전극, 상기 드레인 전극, 및 상기 픽셀 전극을 형성하는 단계는,
    포토레지스트를 스핀코팅하고, 더블톤 마스크를 통해 노광 및 현상을 수행하여 상기 포토레지스트의 완전 보유 영역, 부분 보유 영역, 및 완전 제거 영역을 형성하고;
    에칭을 통해 상기 데이터 라인, 상기 소스 전극, 상기 드레인 전극, 및 상기 픽셀 전극의 표면 상에 상기 금속 박막이 남겨져 있는 상기 데이터 라인, 상기 소스 전극, 상기 드레인 전극, 및 상기 픽셀 전극을 형성하는 단계; 및
    상기 포토레지스트 상에 에싱(ashing)을 수행하여, 상기 부분 보유 영역을 제거하며, 상기 픽셀 전극의 표면 상의 상기 금속 박막을 에칭을 통해 제거하고 남은 상기 포토레지스트를 박리(stripping)하는 단계를 포함하는 유기 박막 트랜지스터 어레이 기판의 제조 방법.
  16. 제14항 또는 제15항에 있어서,
    상기 제1 뱅크 절연층은 더블톤 마스크를 통해 노광되는 유기 박막 트랜지스터 어레이 기판의 제조 방법.
  17. 제1항에 기재된 유기 박막 트랜지스터 어레이 기판을 포함하는 디스플레이 장치.
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