JPH02156678A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、電界効果トランジスタ及びその製造方法に関
する。
する。
Ｂ１発明の概要
本発明の電界効果トランジスタは、ソース構造部を、Ｐ
−層に拡散されたｎ°ソース層と、このｎソース層の近
傍に設けられた第１のＶｐｔの裏面に設けられたＰ°拡
散層と、この第２のＶ溝内から前記ｎ°ソース層にかけ
て設けられたソース電極で構造し、ゲート構造部を、前
記ｎ゛ソース層り前記Ｐ−層内に設けられた第２のＶ溝
と、この第２のｖ溝面に設けられたゲート酸化膜と、こ
のゲート酸化膜内に設けられたゲート電極とで構成した
ものである。
−層に拡散されたｎ°ソース層と、このｎソース層の近
傍に設けられた第１のＶｐｔの裏面に設けられたＰ°拡
散層と、この第２のＶ溝内から前記ｎ°ソース層にかけ
て設けられたソース電極で構造し、ゲート構造部を、前
記ｎ゛ソース層り前記Ｐ−層内に設けられた第２のＶ溝
と、この第２のｖ溝面に設けられたゲート酸化膜と、こ
のゲート酸化膜内に設けられたゲート電極とで構成した
ものである。
また、その製造方法は、Ｐ−層上に第１のＶ府を設け、
この第１のＶ溝より熱拡散によりＰ°拡散履を設けた後
、Ｐ−層にｎ゛ソース層設け、このｎ°ソース層より前
記Ｐ層層に第２のＶ溝を設けて、第２のＶ溝面にゲート
膜を施し、ゲート電極を設けるようにしたものである。
この第１のＶ溝より熱拡散によりＰ°拡散履を設けた後
、Ｐ−層にｎ゛ソース層設け、このｎ°ソース層より前
記Ｐ層層に第２のＶ溝を設けて、第２のＶ溝面にゲート
膜を施し、ゲート電極を設けるようにしたものである。
Ｃ１従来の技術
従来の竪型ＭＯＳ電界効果トランジスタ（以下ＦＥＴと
いう）は、第３図に示すように構成されており、ゲート
電極Ｇｉ、：電圧を印加することによって、酸化物５ｉ
Ｏｚとの界面近傍に薄いＰ層の反転層を形成させ、それ
により電子ｅ−が矢印方向に流れ、ゲート電極を取り去
ると反転層が蓄積状態となり電子ｅ−は流れなくなる。
いう）は、第３図に示すように構成されており、ゲート
電極Ｇｉ、：電圧を印加することによって、酸化物５ｉ
Ｏｚとの界面近傍に薄いＰ層の反転層を形成させ、それ
により電子ｅ−が矢印方向に流れ、ゲート電極を取り去
ると反転層が蓄積状態となり電子ｅ−は流れなくなる。
これにより高速のスイッチングを行うことができる。Ｍ
ＯＳＦＥＴは竪形にしたことによりチャンネル形成密度
が上がり、電流容量が増す事によって電力用としての用
途が開けた。
ＯＳＦＥＴは竪形にしたことによりチャンネル形成密度
が上がり、電流容量が増す事によって電力用としての用
途が開けた。
最近更に消費電力を軽減するために、ＯＮ抵抗を下げ、
更に電流容量を上げる試みがなされた。
更に電流容量を上げる試みがなされた。
第４図、第５６図にバイポーラ型のＭＯＳＦＥＴを示す
。これらは電流キャリアを電子ｅとホールｈにすること
によってＯＮ抵抗を下げ、かつ、第５図はゲート位置を
低くして電流経路を短縮し更に抵抗を下げている。
。これらは電流キャリアを電子ｅとホールｈにすること
によってＯＮ抵抗を下げ、かつ、第５図はゲート位置を
低くして電流経路を短縮し更に抵抗を下げている。
Ｄ１発明が解決しようとする課題
ところが、このバイポーラ型の構造では、点線枠ａで囲
まれている部分がザイリスタ構造（寄生サイリスク）と
なり、この寄生サイリスクが、成る印加電圧以上ではＯ
Ｎの状態になるため、ゲート信号によるターン−オフが
できなくなる。この現象はラブデアツブと呼ばれる。
まれている部分がザイリスタ構造（寄生サイリスク）と
なり、この寄生サイリスクが、成る印加電圧以上ではＯ
Ｎの状態になるため、ゲート信号によるターン−オフが
できなくなる。この現象はラブデアツブと呼ばれる。
〈ラッチアップが起こらない条件〉
寄生サイリスク部分は、第６図に示すようにｎｐｎ接合
とｐｎｐ接合の２つのトランジスタを組合わせた構造と
なっており、各々の電流増幅率が次式（１）を満たす限
りはラブチアツブは抑制できる。
とｐｎｐ接合の２つのトランジスタを組合わせた構造と
なっており、各々の電流増幅率が次式（１）を満たす限
りはラブチアツブは抑制できる。
ａｐｎｐ＋αｎｐｎ＜１・・・・・・（１）ここで、α
ｎｐｎ＝Ｉｃ／Ｉｓ、ｒＥ＝Ｉａ＋Ｉｃこれを更に第７
図で説明すると、電子ｅ−の経路抵抗ＲＮとホール、ｈ
ｏの経路抵抗ＲＰが並列に存在すると考えられ、次式（
２）を満たず限りラブチアツブは起こらない。
ｎｐｎ＝Ｉｃ／Ｉｓ、ｒＥ＝Ｉａ＋Ｉｃこれを更に第７
図で説明すると、電子ｅ−の経路抵抗ＲＮとホール、ｈ
ｏの経路抵抗ＲＰが並列に存在すると考えられ、次式（
２）を満たず限りラブチアツブは起こらない。
Ｉｈ φＲｐ Ｉｅ ＩＲｓ＜Ｖｂここで、Ｉ ｈ
； ７ｈ−ルミ流、Ｉｅ；電子電流。
； ７ｈ−ルミ流、Ｉｅ；電子電流。
Ｖｂ：拡散電位差
従って、上記式（１）、（２）を満たずためには、
１）Ｉｈを小さくする。
１）Ｒｐを小さくする。
１ｉｉ）ＲＮを大きくする。
等の工夫が必要である。
本発明には、バイポーラ型ＭＯＳＦＥＴにおいて、ラッ
チアップが起こらないための条件として前記１１）項を
満たすことのできる半導体装置及びその製造方法を提供
するものである。
チアップが起こらないための条件として前記１１）項を
満たすことのできる半導体装置及びその製造方法を提供
するものである。
Ｅ１課題を解決するための手段
上記目的を達成するために本発明の電界効果トランジス
タは、Ｐ−層に拡散されたｎ゛ソース層、このｎ゛ソー
ス層近傍に設けられた第１のＶ溝と、この第１のＶ溝の
裏面に設けられたＰ゛拡散石と、この第１のＶ溝内から
前記ｎ゛ソース層かけて設けられたソース電極とよりな
るソース構造部と、面記ｎ゛ソース層より前記Ｐ−層内
に設けられた第２のＶ溝と、この第２のＶ溝面に設けら
れたゲート酸化膜と、このゲート酸化膜内に設けられた
ゲート電極とよりなる電極部とを備えてなるらのである
。
タは、Ｐ−層に拡散されたｎ゛ソース層、このｎ゛ソー
ス層近傍に設けられた第１のＶ溝と、この第１のＶ溝の
裏面に設けられたＰ゛拡散石と、この第１のＶ溝内から
前記ｎ゛ソース層かけて設けられたソース電極とよりな
るソース構造部と、面記ｎ゛ソース層より前記Ｐ−層内
に設けられた第２のＶ溝と、この第２のＶ溝面に設けら
れたゲート酸化膜と、このゲート酸化膜内に設けられた
ゲート電極とよりなる電極部とを備えてなるらのである
。
そして、前記電界効果トランジスタは、Ｐ−層上に第１
のＶ溝を設け、この第１の■溝より熱拡散によりＰ゛拡
散層を設けた後、Ｐ−層にｎ゛ソース層設け、このｎ°
ソース層より前記Ｐ−層に第２のＶ１１４を設けて、第
２の■溝面にゲート酸化膜を施し、ゲート電極を設けて
製造するのがよい。
のＶ溝を設け、この第１の■溝より熱拡散によりＰ゛拡
散層を設けた後、Ｐ−層にｎ゛ソース層設け、このｎ°
ソース層より前記Ｐ−層に第２のＶ１１４を設けて、第
２の■溝面にゲート酸化膜を施し、ゲート電極を設けて
製造するのがよい。
Ｆ１作用
電子電流は、ソース層よりゲート電極、ゲート酸化膜、
Ｐ−層により形成されるｎチャンネル層を経てドレイン
電極の方に流れる。
Ｐ−層により形成されるｎチャンネル層を経てドレイン
電極の方に流れる。
ホール電流は、ドレイン電極よりシリコン基板等を経て
Ｐ−層からＰ゛拡散層を通ってソース電極へと流れる。
Ｐ−層からＰ゛拡散層を通ってソース電極へと流れる。
この経路においてＰ゛層を通すことにより寄生サイリス
ク部におけるホール電流経路抵抗Ｒｐが低くなる。
ク部におけるホール電流経路抵抗Ｒｐが低くなる。
抵抗Ｒｐが低くなるので、寄生サイリスクによるラブチ
アツブ現象が起こり電圧が高くなる。
アツブ現象が起こり電圧が高くなる。
Ｇ、実施例
本発明の実施例に係る電界効果トランジスタを製造方法
と共に説明する。
と共に説明する。
Ｐ°基板上にｎ゛エピタキシヤル層２ｎ−エピタキンヤ
ル層３．Ｐ−エピタキシャル層４を順次設ける。Ｐ−層
４に第１の■溝５を設け、このＶ溝より熱拡散によりＰ
゛拡散層６を設ける。このＰ゛拡散層６の不純物濃度は
拡散源で高濃度とチャンネル形成部４′では１０ ”
〜Ｉ ０１８ｉｏｎ／ｃｍ３となるように制御する。
ル層３．Ｐ−エピタキシャル層４を順次設ける。Ｐ−層
４に第１の■溝５を設け、このＶ溝より熱拡散によりＰ
゛拡散層６を設ける。このＰ゛拡散層６の不純物濃度は
拡散源で高濃度とチャンネル形成部４′では１０ ”
〜Ｉ ０１８ｉｏｎ／ｃｍ３となるように制御する。
次に、第１のＶ溝５の近傍のＰ−層４の上部に拡散によ
り薄いｎ′″ソース眉７を設け、ｎ９ソ一ス層７よりＰ
−層４内に第２のＶ ＠ Ｓを設け、その内面に５ｉＯ
ｚゲート酸化膜を設ける。
り薄いｎ′″ソース眉７を設け、ｎ９ソ一ス層７よりＰ
−層４内に第２のＶ ＠ Ｓを設け、その内面に５ｉＯ
ｚゲート酸化膜を設ける。
そして、第１のＶ ｉ？ｉ’ｔ ５からｎ０層にかけて
と、ゲート酸化膜９及びシリコン基板ｌに夫々ソース電
極１０．ゲート電極１１． ドレイン電極１２を設け
て構成されている。
と、ゲート酸化膜９及びシリコン基板ｌに夫々ソース電
極１０．ゲート電極１１． ドレイン電極１２を設け
て構成されている。
このように構成された電界効果トランジスタは、ホール
電流が、ドレイン電極１２側からＰ−エピタキシャル層
４を経た後Ｐ°拡散層６を通ってソース電極ｌＯに流れ
るため、寄生サイリスタ部におけるホール電流経路抵抗
Ｒｐが小さくなる。
電流が、ドレイン電極１２側からＰ−エピタキシャル層
４を経た後Ｐ°拡散層６を通ってソース電極ｌＯに流れ
るため、寄生サイリスタ部におけるホール電流経路抵抗
Ｒｐが小さくなる。
これにより前記１１）項の条件を満たすことができ、第
２図の、ように本発明の電界効果トランジスタｂはラブ
チアツブ現象の起こる電圧■、を従来電界トランジスタ
６に比し大巾に上げることができた。
２図の、ように本発明の電界効果トランジスタｂはラブ
チアツブ現象の起こる電圧■、を従来電界トランジスタ
６に比し大巾に上げることができた。
なお、上記実施例ではＰ−層をエピタキシャル層とし、
ソース層を拡散層としているが、Ｐ−層を拡散層とし、
ソース層をイオン注入によるものにするなど、適宜変更
しうろことはいうまでもない。
ソース層を拡散層としているが、Ｐ−層を拡散層とし、
ソース層をイオン注入によるものにするなど、適宜変更
しうろことはいうまでもない。
Ｈ３発明の効果
本発明は、上述のとおり構成されているので、ホール電
流経路抵抗が小さくなり、寄生サイリスタによるラブチ
アツブ現象の起こる電圧を大巾に高くすることができる
。
流経路抵抗が小さくなり、寄生サイリスタによるラブチ
アツブ現象の起こる電圧を大巾に高くすることができる
。
第１図は本発明の実施例を示す正断面図、第２図はラッ
チアップ現象の起こる電圧曲線図、第３図乃至第５図は
夫々異なる従来電界効果トランジスタを示す正断面図、
第６図は寄生サイリスクの構成図、第７図（ａ）は電子
電流及びポール電流経路説明図、第７図（ｂ）は経路抵
抗説明図である。 ｌ・・・Ｐ°シリコン基板、４・・・Ｐ−層、６・・・
Ｐ゛拡散層、７・・・ソース層、９・・・ゲート酸化膜
。 外２名 第２図 第３図 、−１ 第４図 第５図 １ ・ｐ”−Ｓｉ基板 ２・・ｎ十エビ層 ３−・ｎ−エピ層 ４・・ｐ−エピ層 ４ ・ｎチャネル形成層 ５・・・第１Ｖ溝 ６ｐ＋拡散１ ｎ＋ソース層 第２ｖ溝 ＳｉＯ＋ゲート酸化膜 ソース電極 ゲートＮ極 ドレイン電極 Ｄ／Ｃ Ｄ／Ｃ 第６図 第７図 （ａ） （ｂ）
チアップ現象の起こる電圧曲線図、第３図乃至第５図は
夫々異なる従来電界効果トランジスタを示す正断面図、
第６図は寄生サイリスクの構成図、第７図（ａ）は電子
電流及びポール電流経路説明図、第７図（ｂ）は経路抵
抗説明図である。 ｌ・・・Ｐ°シリコン基板、４・・・Ｐ−層、６・・・
Ｐ゛拡散層、７・・・ソース層、９・・・ゲート酸化膜
。 外２名 第２図 第３図 、−１ 第４図 第５図 １ ・ｐ”−Ｓｉ基板 ２・・ｎ十エビ層 ３−・ｎ−エピ層 ４・・ｐ−エピ層 ４ ・ｎチャネル形成層 ５・・・第１Ｖ溝 ６ｐ＋拡散１ ｎ＋ソース層 第２ｖ溝 ＳｉＯ＋ゲート酸化膜 ソース電極 ゲートＮ極 ドレイン電極 Ｄ／Ｃ Ｄ／Ｃ 第６図 第７図 （ａ） （ｂ）
Claims (2)
- （１）Ｐ＾−層に拡散されたｎ＾＋ソース層と、このｎ
＾＋ソース層の近傍に設けられた第１のＶ溝と、この第
１のＶ溝の周囲に設けられたＰ＾＋拡散層と、この第１
のＶ溝内から前記ｎ＾＋ソース層にかけて設けたソース
電極とよりなるソース構造部と、前記ｎ＾＋ソース層よ
り前記Ｐ＾−層内に設けられた第２のＶ溝と、この第２
のＶ溝面に設けられたゲート酸化膜と、このゲート酸化
膜内に設けられたゲート電極とよりなる電極部と、 を備えてなることを特徴とする電界効果トランジスタ。 - （２）Ｐ＾−層上に第１のＶ溝を設け、この第１のＶ溝
より熱拡散によりＰ＾＋拡散層を設けた後、Ｐ＾−層に
ｎ＾＋ソース層を設け、このｎ＾＋ソース層より前記Ｐ
＾−層に第２のＶ溝を設けて、第２のＶ溝面にゲート酸
化膜を施し、ゲート電極を設けることを特徴とする請求
項（１）記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31154688A JPH02156678A (ja) | 1988-12-09 | 1988-12-09 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31154688A JPH02156678A (ja) | 1988-12-09 | 1988-12-09 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02156678A true JPH02156678A (ja) | 1990-06-15 |
Family
ID=18018538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31154688A Pending JPH02156678A (ja) | 1988-12-09 | 1988-12-09 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02156678A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013105353A1 (ja) * | 2012-01-13 | 2013-07-18 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
| US8829605B2 (en) | 2011-12-20 | 2014-09-09 | Sumitomo Electric Industries, Ltd. | Semiconductor device having deep and shallow trenches |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772365A (en) * | 1980-08-25 | 1982-05-06 | Itt | High voltage semiconductor switch |
| JPS61270821A (ja) * | 1985-05-24 | 1986-12-01 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-12-09 JP JP31154688A patent/JPH02156678A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772365A (en) * | 1980-08-25 | 1982-05-06 | Itt | High voltage semiconductor switch |
| JPS61270821A (ja) * | 1985-05-24 | 1986-12-01 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8829605B2 (en) | 2011-12-20 | 2014-09-09 | Sumitomo Electric Industries, Ltd. | Semiconductor device having deep and shallow trenches |
| WO2013105353A1 (ja) * | 2012-01-13 | 2013-07-18 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
| JP2013145770A (ja) * | 2012-01-13 | 2013-07-25 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| CN103959476A (zh) * | 2012-01-13 | 2014-07-30 | 住友电气工业株式会社 | 半导体器件及其制造方法 |
| US9099553B2 (en) | 2012-01-13 | 2015-08-04 | Sumitomo Electric Industries, Ltd. | Semiconductor device and method for manufacturing same |
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