JPH02309678A - 絶縁ゲート電界効果型トランジスタの製造方法 - Google Patents

絶縁ゲート電界効果型トランジスタの製造方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パワーＭＯＳＦＥＴや伝導度変調型ＭＯ３Ｆ
ＥＴ　（以下Ｉ　ＧＢＴと略す）等の絶縁ゲート電界効
果型トランジスタに関し、特にドレイン領域、ゲート及
びソース領域が縦方向に配された半導体構造の絶縁ゲー
ト電界効果型トランジスタ及びその製造方法に関するも
のである。
〔従来の技術〕
例えば、従来のＮチャネルパワーＭＯ３ＦＥＴの構造は
、第３図に示すように、高濃度Ｎ型のドレイン層１上に
形成されたＮ型ベース層（ドレイン・ドリフト領域）２
と、この上にゲート酸化膜３を介して形成されたポリシ
リコンゲート４と、ポリシリコンゲート４をマスクとし
て２重拡散により形成されたＰ型ベース領域（チャネル
拡散領域）５及び高濃度Ｎ型のソース領域６と、このソ
ース領域６に導電接触するソース電極７と、ソース電極
７とポリシリコンゲート４とを絶縁する層間絶縁膜８と
、基板の裏面側に被着されたドレイン電極９とを有する
。これは、ポリシリコンゲート４直下のＰ型ベース５表
面に形成されるチャネル反転層を介してソース領域６か
らＮ型ベース層へ電子が横方向に流れた後、ドレイン電
極に向は縦方向に流れるものである。
またＩＧＢＴの構造は、第３図に示す構造においてドレ
イン層１の下に高濃度Ｐ型の少数キャリア（正孔）注入
層を備えたものであり、ＭＯＳ部の構造は上記パワーＭ
Ｏ３ＦＥＴと変わりがない。
ところで、上記縦型構造のパワーＭＯ３ＦＥＴのオン抵
抗Ｒは、次式で表すことができる。
Ｒ＝　Ｒｃｈ　＋　ＲＡｃｅ　十Ｒ）　＋　Ｒｂ　　　
　　　（１）ここで、ＲｃｈはＭＯＳ部のチャネル反転
層のチャネル抵抗、　ＲＡＣＣはＰ型ベース領Ｆ８．５
以外のポリシリコンゲート４直下に生成された電荷蓄積
層の抵抗、Ｒ１はセル間に電子が通るときの抵抗、Ｒ６
はＮ型ベース層２の抵抗である。　Ｎ型ベース層２の抵
抗Ｒ６は主にその厚さによって決定され、その厚さＪよ
耐圧によってほぼ一義的に決まってしまうので、同耐圧
を維持しながら、Ｎ型ベース層２の抵抗を下げることは
できない。オン抵抗Ｒに対してはチャネル抵抗Ｒｃｈが
支配的であるため、チャネル抵抗Ｒｃ　ｈを小さくする
には、短チヤネル化などを実現するパターニングの微細
化が必要である。
上記縦型のパワーＭＯ３ＦＥＴの製造方法を説明するに
、まず第４図（Ａ）に示すように、Ｎ型ベース層２を備
えた基板上を表面酸化してゲート酸化膜３を形成し、こ
の上に第４図（Ｂ）に示す如くのポリシリコン層４′を
ＣＶＤ等で積層する。
次に第４図（Ｃ）に示す如く、パターニングしてポリシ
リコンゲート４を形成した後、第４図（Ｄ）に示すよう
に、Ｐ型ベース領域を形成すべき不純物１０をイオン注
入等で導入し、熱拡散により第４図（Ｅ）に示すＰ型ベ
ース領域５を形成する。次′に第４図（Ｆ）に示すよう
に、開口部の中央に不純物選択導入用の７オトレジスト
１１を被着してイオン注入で不純物１２を導入した後、
フォトレジスト１１を除去し、第４図（Ｇ）に示す如く
、絶縁膜１３を積層する。次に、形成されたソース領域
６゜６にまたがる開口部８ａをパターニングし、アルミ
ニウム等をスパッタ等で被着して第４図（１）に示すソ
ース電極７を形成する。
〔発明が解決しようとする課題〕
しかしながら、上記ＭＯＳ部構造を存する絶縁ゲート電
界効果型トランジスタにあっては次の問題点がある。
即ち、相隣るポリシリコンゲート４．４間の距離ａは１
０μｍ前後が限界で、それ以下の微細化は技術的困難さ
と歩留りの低下を招く。その理由は、セルの大きさでも
ある平面距離ａの内には、前述の製造方法から明らかな
如く、層間絶縁膜８のパターニング（第４図（Ｈ））及
びソース領域６とソース電極７とのコンタクト形成（第
４図（Ｉ））が含まれており、層間絶縁膜８のパターニ
ング寸法はソース電極６と半導体とのコンタクト寸法で
あるので、これを余り小さくすると、その接触抵抗が大
きくなり、かつソース領域との接触がもてなくなるから
である。また距離ａを小さくしてパターニング寸法との
差を小さくすると、パターニングずれや絶縁膜８のサイ
ドエッチ等によりソース電極６とポリシリコンゲート４
との接触が起こり、素子不良となる可能性が大きい。つ
まり、相隣るポリシリコンゲート間には複数のフォトリ
ソグラフィ一工程により各領域を作り込んだ構造を有し
ているため、ＭＯＳ部の微細化には限度があり、チャネ
ル抵抗の大幅低減が困難であった。
そこで、本発明の課題は、相隣るゲート間にソース領域
及びソース電極のコンタクト部を設けずに、ゲート上部
に絶縁膜を介してソース領域を設けてＭＯ３部自体を縦
配向で形成することにより、パターニングの微細化を容
易にし、チャネル抵抗の大幅低減を実現する絶縁ゲート
電界効果型トランジスタと、更にはその製造方法を提供
することにある。
〔課題を解決するための手段〕
上記課題を解決するために、本発明の講じた手段は、第
１導電型半導体層（例えばドレイン領域）上に絶縁膜に
包囲されたゲートを設け、このゲートの周囲に上記絶縁
膜を挟んで第２導電型領域（例えばチャネル拡散領域）
を隣接し、上記絶縁膜のうち少なくとも上記ゲートの上
部膜における側面に沿って第１導電型領域（例えばソー
ス領域）を添設したものである。
かかる構造の絶縁ゲート電界効果型トランジスタは、第
１導電型半導体基板上に溝を掘り込んで表面酸化した後
、その溝内にゲート材料を埋め込み、次にその溝周囲に
第２導電型領域形成用不純物を拡散し、次に同溝内に第
１導電型領域形成用不純物を含有する絶縁材料を埋め込
み、しかる後、その第１導電型領域形成用不純物を拡散
することにより製造される。
また別の製造方法止しては、第１導電型半導体基板上に
第２導電型領域を形成した後、第２導電型領域を周囲に
備えるべき溝を掘り込んで表面酸化し、その溝内にゲー
ト材料及び第１導電型形成用不純物を含有する絶縁材料
を順次埋め込み、しかる後、その第１３４電型形成用不
純物を拡散するものである。
〔作用〕
かかる絶縁ゲート電界効果型トランジスタにおいては、
相隣るゲート間に絶縁膜の側面に沿って第１導電型領域
（例えばソース領域）が添設しており、その第１導電型
領域はゲート上部に縦方向に配向している。したがって
、チャネル反転層はゲートの厚み方向の絶縁膜に沿って
縦方向に形成される。ゲート間にソース領域を基板深さ
方向に拡散形成する必要がなく、チャネル拡散領域とし
ての第２導電型領域が実質的に存在する構造であるから
、パターニングの微細化が容易であり、またソース領域
とソース電極とのコンタクト部がゲート間に介在せず、
単にソース領域の上部にそのコンタクト部を形成するこ
とができるので、従来に比してパターニングの微細化が
実現される。
第１の製造方法においては、ドレイン領域とすべき第１
導電型半導体基板上に溝を掘り込んで表面酸化すると、
溝内を含めて一部ゲート絶縁膜となるべきシリコン酸化
膜が形成される。次にその溝内にゲート材料を埋め込み
、その溝周囲に第２導電型領域形成用不純物を拡散して
チャネル拡散領域としての第２導電型領域を形成した後
、同溝内に第１導電型領域形成用不純物を含有する絶縁
材料を埋め込み、しかる後、その第１導電型領域形成用
不純物を拡散させると、上部絶縁膜としての絶縁材料の
側面から先に形成された第２導電型領域内へ拡散進行し
てその側面に沿って延びるソース領域としての第１導電
型領域が添設される。
第２の製造方法は、第２導電型領域の形成を溝掘り込み
工程以前に行うもので、第１の製造方法と同じく上記構
造の絶縁ゲート電界効果型トランジスタが得られる。
〔実施例〕
次に、本発明の実施例を添付図面に基づいて説明する。
第１図は本発明に係る絶縁ゲート電界効果型トランジス
タの構造を示す縦断面図である。な志、第１図において
第３図に示す部分と同一部分には同一参照符号を付し、
その説明は省略する。
第１図において、２４は埋め込みポリシリコンゲートで
、この底面及び側面はゲート絶縁膜としてのシリコン酸
化膜２４ａ、２４ｂで囲まれ、また上面にはリンガラス
（ＰＳＧ）の埋め込み絶縁層２４ｃが積層されている。
相隣るポリシリコンゲート２４゜２４間にはチャネル拡
散領域としてのＰ型ベース領域２５が形成されている。
このＰ型ベース領域２５とＮ　型ヘース領域２のＰＮ接
合面はポリシリコンゲート２４の底面のシリコン酸化膜
２４ａより若干ドレイン層ｌ側に位置している。埋め込
み絶縁層２４ｃの側面にはそれに沿って高濃度Ｎ型のソ
ース領域２６が形成されている。このソース領域２６は
埋め込み絶縁層２４ｃの側面から若干Ｐ型ベース領域２
５にはみ出す程度の縦長領域として形成されている。
ソース領域２６とＰ型ベース領域２５の上面はほぼ平坦
で、その上にはソース電極２７が被着されている。
この実施例におけるセルの大きさａ′は従来の１０〜２
０μｍ程度から一挙に２〜３μｍ程度となり、従来の集
積度より約１桁密度の向上が達成された。
その理由は、ポリシリコンゲート２４．２４間には実質
的にＰ型ベース領域２５が介在するだけであり、このＰ
型ベース領域２５はチャネル反転層２８を形成すべきチ
ャネル拡散領域であるから、従来のソースコンタクト部
を確保するほどに大なる幅寸法を設定する必要がないか
らである。即ち、Ｐ型ベース領域２５内にはフォトリソ
グラフィ一工程を施さずに済むからである。ドレイン領
域１とゲート２４とソース領域２６とは実質上縦方向に
配置されており、チャネル反転層２８は側面のシリコン
酸化膜２４ｂに沿って縦方向に細長く配向している。チ
ャネル反転層２８の長さはポリシリコンゲート２４の厚
み程度で、上述の如くポリシリコンゲート２４の微細化
によりその厚みは相対的に縮小されているから、チャネ
ル抵抗の大幅低減が達成されている。
かかる構造をｒＧＢＴに適用した場合、ソース電極２６
とＰ型ベース領域２５のコンタクト部を原理的にはソー
ス領域２６よりＮ型ベース層２側に寄せることが可能で
、寄生トランジスタのベース領域としても機能するＰ型
ベース領域の電位上昇を抑制することができ、ラッチア
ップ防止に寄与する利益がある。
次に上記構造を備えたパワーＭＯ３ＦＥＴの製造方法を
第２図に基づいて説明する。
まず第２図（Ａ）に示すように、Ｎ型ベース層２を備え
た基板上に略Ｕ字溝３１をエツチングにより掘り込んだ
後、第２図（Ｂ）に示す如く、熱酸化により表面酸化を
施し、溝３１の内も含めてシリコン酸化膜３２を形成す
る。このシリコン酸化膜３２のうち溝内のものはゲート
絶縁膜としてのシリコン酸化膜２４ａ、２４ｂ（第１図
参照）となるべきものである。次に第２図（Ｃ）に示す
如く、基板表面にゲート材料としてのポリシリコン層３
３をＣＶＤ法により積層した後、全面エツチングにより
ポリシリコン層３３の上層部を除去して溝３１内にポリ
シリコンを第２図（Ｄ）に示す如くポリシリコンゲート
２４として残す。これによりポリシリコンゲート２４の
埋め込みが完了する。次に第２図（Ｅ）に示すように、
溝３１間の凸部を不純物拡散によりＰ型ベース領域２５
とする。しかる後、第２図（Ｆ）に示す如く、基板上面
にリンガラス（ＰＳＧ）層３５を積層して溝３１内を埋
め込み、第２図（Ｇ）に示すように、全面エツチングに
よりリンガラス層３５の上層部を除去して溝３１内にリ
ンガラスを埋め込み絶縁層２４ｃとして残す。この段階
ではポリシリコンゲート２４はシリコン酸化膜２４ａ、
２４ｂ及び埋め込み絶縁層２４ｃに包囲されている。次
に熱処理を加えて、埋め込み絶縁層２４ｃのリンガラス
からリンを拡散させる。埋め込み絶縁層２４の側面から
拡散するリンはＰ型ベース領域へ侵入してその側面に沿
って添設した縦長のソース領域２６が第２図（Ｈ）に示
すように形成される。最後に第２図（１）に示すように
、スパッタ等によりソース電極２７を形成する。
この製造方法は、溝３１を形成することにより、ソース
領域２６をセルファラインで形成することができ、微細
化及び高精度化に適している。勿論、セルの大きさａ′
を前述のように２〜３μｍ程度までに縮小化できるが、
溝形成以外にフォトリソグラフィ一工程が含まれず、マ
スクずれ等の問題がなく、製造コストの低廉化に寄与す
る。
Ｐ型べ、−ス領域２５の形成は上記製造方法ではポリシ
リコンゲート２４の埋め込み工程と埋め込み絶縁膜２４
ｃの形成工程の間に行われているが、溝３１の掘り込み
工程前の基板全面に予め形成しておいても良い。
なお、上記実施例はＮチャネル抵抗　Ｓ　Ｆ　ＥＴを例
として説明したが、ＰチャネルＭＯ３ＦＥＴの場合は各
導電型を逆導電型とすれば良く、ゲート上部の埋め込み
絶縁層の材料はボロンガラス（ＢＳＧ）を採用すれば良
い。
またパワーＭＯ５ＦＥＴに限らず、ドレイン層下に少数
キャリア注入層を設けることにより同様の効果を奏する
（ＧＢＴを実現できることは云う迄もない。
〔発明の効果〕
以上説明したように、本発明に係る絶縁ゲート電界効果
型トランジスタは、ゲートを包囲する絶縁膜のうち少な
くともその上部膜における側面に沿ってソース領域とし
ての第１導電型領域を添設しており、ゲートの周囲には
絶縁膜を挟んで第２導電型領域が隣接するものであるか
ら、次の効果を奏する。
■第２導電型領域の占有域にフォトリソグラフィ一工程
を施してソースコンタクト部を設けずとも、ゲートのほ
ぼ上部に配されたソース領域の上面にコンタクト部が形
成されるので、従来に比してノイターニングの微細化が
大幅に達成され、チャネル抵抗の大幅低減と高密度集積
化による大電流容量化が達成される。
■フォトリソグラフィ一工程が削減されるので、従来に
比して歩留りが良く、製造コストの低廉化が図れる。
また上記構造の絶縁ゲート電界効果型トランジスタの製
造方法によれば、溝掘り込み後、ソース領域がセルファ
ラインで形成されるので、微細化の促進にかかわらず、
歩留りの向上により製造コストの低廉化に役立つ。
【図面の簡単な説明】
第１図は、本発明に係る絶縁ゲート電界効果型トランジ
スタをパワーＭＯ３ＦＥＴに適用した実施例の構造を示
す縦断面図である。 第２図（Ａ＞乃至（Ｉ）は、同パワーＭＯ３ＦＥＴの製
造プロセスを説明する縦断面図である。 第３図は、従来の縦型パワーＭＯ３ＦＥＴの構造を示す
縦断面図である。 第４図（Ａ）乃至（Ｉ）は、同縦型パワーＭＯ３ＦＥＴ
の製造プロセスを説明する縦断面図である。 ■　ドレイン層、２−Ｎ型ベース層、９　ドレイン電極
、２４　　埋め込みポリシリコンゲート、２４ａ、２４
ｂ　　シリコン酸化膜、２４ｃ　　埋め込み絶縁層、２
５　Ｐ型ベース領域、２６　　ソース領域、２７　　ソ
ース電極、２８　　チャネル反転層、３１　　溝、３２
　　シリコン酸化膜、３３　　ポリシリコン層、３５リ
ンガラス（Ｐ　Ｓ　Ｇ）層、ａ　セルの大きさくゲ２４
ａ、２４ｂ・−シリコン酸化膜 ２４ｃｍ−一理め込み絶縁層 ２５−・・Ｐ型ベース領域 ２８−チャネル反転層 第１図 第　　２　　図　（その１） 第　　２　　図　（その２） 第３図 第　　４　　ヌ　（その１） 第　　４　　図　（その２） 手続補正書　（自発） １．事件の表示　　　平成　１年特許願第１３１０８５
号２　発　明　の　名　称　　　　絶縁ゲート電界効果
型トランジスタ及びその製造方法 ３、補正をする者 事件との関係　　特許出願人 住　　　所　　川崎市川崎区田辺新田！１ｔ１号名　　
　称　　（５２３）　　　　富士電機株式会社４、代理
　人 ５、補　正　命令の日付　　　　平成　年　　月　　日
（自発）６？ｉ０正の対象　　明細書 補　　正　　の　　内　　容 ■、明明細書第１亘 記の文を挿入します。 −［なお、第１図の実施例では、Ｐ型ベース領域２５を
埋め込み溝よりも深く形成しているが、これはむしろ浅
（でもかまわない。特に、パワーＭＯ３ＦＥＴの場合、
浅い方が接合型ＦＥＴの効果を小さくできるため、縦型
ＭＯ３ＦＥＴの特徴が大きくなる。」

Claims (1)

  1. 【特許請求の範囲】 １）第１導電型半導体層上で絶縁膜に包囲されたゲート
    と、該ゲートの周囲に該絶縁膜を挟んで隣接する第２導
    電型領域と、該絶縁膜のうち少なくとも該ゲートの上部
    膜における側面に沿って添設された第１導電型領域とを
    有することを特徴とする絶縁ゲート電界効果型トランジ
    スタ。 ２）第１導電型半導体基板上に溝を掘り込んで表面酸化
    した後、該溝内にゲート材料を埋め込み、次に該溝周囲
    に第２導電型領域形成用不純物を拡散し、次に該溝内に
    第１導電型領域形成用不純物を含有する絶縁材料を埋め
    込み、しかる後、その第１導電型領域形成用不純物を拡
    散することを特徴とする絶縁ゲート電界効果型トランジ
    スタの製造方法。 ３）第１導電型半導体基板上に第２導電型領域を形成し
    た後、第２導電型領域を周囲に備えるべく溝を掘り込ん
    で表面酸化し、該溝内にゲート材料及び第１導電型領域
    形成用不純物を含有する絶縁材料を順次埋め込み、しか
    る後、その第１導電型領域形成用不純物を拡散すること
    を特徴とする絶縁ゲート電界効果型トランジスタの製造
    方法。
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