JPH04131954U - 電圧制御型スイツチング素子 - Google Patents

Abstract

(57)【要約】 【目的】 絶縁ゲート部をゲート電極とエミッタ電極が
短絡しないようにシリコン中に埋込むことにより、高信
頼性の電圧制御型スイッチング素子を得る。 【構成】 シリコン基板中にＰ，Ｎ，Ｐ又はＮ，Ｐ，Ｎ
の各層と接合するようにゲート部を埋込むと共に、ゲー
ト部の表面をシリコン基板の表面に対して平坦以下にす
る。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は半導体装置に係り、特に高パルス特殊電源に用いて有効な電圧制御型 スイッチング素子に関するものである。

【０００２】

【従来の技術】

近年、パワーデバイスにおいて電圧制御型でかつ大電流を通電することが出来 るＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）という素子が開発されてい る。この素子は幅の狭いパルス通電に適した素子である。

【０００３】 図３はこの種の従来の電圧制御型スイッチング素子を示すもので、１はＰ⁺型 半導体層、２はＮ⁺型半導体層、３はＮ^-型半導体層、４はＰ型半導体層、５はＮ 型半導体層である。Ｎ^-型半導体層３，Ｐ型半導体層４およびＮ型半導体層５は それぞれ露出面を有し、これらの露出面にわたってシリコン酸化膜６が設けられ ている。この酸化膜６上には金属又は低抵抗のポリシリコンからなるゲート電極 層７が配設されており、ゲート電極Ｇが形成される。

【０００４】 また、酸化膜６とゲート電極層７には絶縁物８が覆設され、この絶縁物８とＮ 型半導体層５の露出面にわたって金属からなるエミッタ電極層９が配設されてお り、エミッタ電極Ｅが形成される。Ｐ⁺層１には金属からなるコレクタ電極層１ ０が設けられ、これによりコレクタ電極Ｃが形成される。

【０００５】

【考案が解決しようとする課題】

図３のスイッチング素子は、通常はモジュールタイプのパッケージに複数個収 納されており、それぞれの素子の電極はボンディングパットとアルミニウム等の ボンディング線を使って外部に取り出されている。しかし、主電流をボンディン グで通電させるという構造では、パルス的に大電流を通電する場合には、ボンデ ィングの接点で電磁力，熱等により金属疲労が起こり、断線しやすく素子の寿命 を著しく短くしてしまう。

【０００６】 大電流を通電するのに適した電極の取り出し方として、平形パッケージを用い た圧接構造のものがある。しかし、図３に示すようにゲート電極部が素子の表面 に突出している構造では、そのまま圧接しようとした場合、ゲート上を圧接して しまい、ゲートとエミッタを絶縁している材料を破壊してゲートとエミッタ短絡 し、制御できなくなる等信頼性が損なわれていた。

【０００７】 本発明は上述の問題点に鑑みてなされたもので、その目的は上記の欠点を除去 した電圧制御型スイッチング素子を提供することである。

【０００８】

【課題を解決するための手段】

本発明は上述の目的を達成するために、第１の半導体層，第２の半導体層，第 ３の半導体層および第４の半導体層を積層配置し、前記第２の半導体層，第３の 半導体層および第４の半導体層に接合する酸化膜層をシリコン基板内に埋設し、 この酸化膜層内にゲート電極層を埋設すると共に、このゲート電極層上に絶縁物 層を設け、この絶縁物層の表面が前記シリコン基板の表面と平坦又は低く位置す るようにして電圧制御型スイッチング素子を構成する。

【０００９】

【作用】

シリコン基板内に酸化膜層が埋設されており、この酸化膜層上に、表面がシリ コン基板の表面よりも平坦以下に位置するように絶縁物層が配設されているから 、平形の圧接構造にしても絶縁物層が破壊されることがなく、素子の信頼性を損 なうこともなく大電流を通電することが出来る。

【００１０】

【実施例】

以下に本考案の実施例を図１と図２を参照しながら説明する。

【００１１】 図１は本考案の実施例による電圧制御型スイッチング素子を示すもので、Ｎ^- 型半導体層３，Ｐ型半導体層４およびＮ型半導体層５にわたって接合するように シリコンからなる酸化膜層６ａされている。この絶縁膜層６ａ内にゲート電極層 ７を埋設し、このゲート電極層７上に絶縁物層８ａの面がＮ型半導体層５の面に 対して平坦となるように絶縁物層８ａが設けられている。Ｎ型半導体層５の面と 絶縁物層８ａの面上にはエミッタ電極層９ａが配設され、エミッタ電極Ｅが形成 されている。

【００１２】 上記構成の電圧制御型スイッチグ素子においては、絶縁ゲートをシリコン中に 埋込んだ構造になっている。このとき、シリコンをエッチングした深さは絶縁ゲ ートに必要なシリコン酸化膜の厚さをゲート電極の金属あるいは低抵抗のポリシ リコンの厚さ、エミッタ・ゲート間に印加される電圧に耐える絶縁距離を加算し た数値よりも深くなくてはならない。つまり、図２の他の実施例による電圧制御 型スイッチグ素子のように、エミッタ電極層９ｂはゲートの部分で段差があって も、これがエミッタ電極よりも低ければ問題はない。

【００１３】

【考案の効果】

本考案は上述の如くであって、少なくともエミッタ電極は圧接構造であって絶 縁ゲート部をエミッタ電極とゲート電極が短絡しない様にシリコン中に埋込む構 造としたから、大電流を高い信頼性で通電することの出来る電圧制御型スイッチ ング素子が得られる。

【図面の簡単な説明】

【図１】本考案の実施例による電圧制御型スイッチング
素子の正断面図。

【図２】本考案の他の実施例による電圧制御型スイッチ
ング素子の正断面図。

【図３】従来の電圧制御型スイッチング素子の正断面
図。

【符号の説明】

１…Ｐ⁺型半導体層、２…Ｎ⁺型半導体層、２…Ｎ^-型半
導体層、４…Ｐ型半導体層、５…Ｎ型半導体層、６ａ…
シリコン酸化膜層、７…ゲート電極層、８ａ…絶縁物
層、９ａ，９ｂ…エミッタ電極層、１０…コレクタ電極
層。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 第１の半導体層，第２の半導体層，第３
   の半導体層および第４の半導体層を積層配置し、前記第
   ２の半導体層，第３の半導体層および第４の半導体層に
   接合する酸化膜層をシリコン基板内に埋設し、この酸化
   膜層内にゲート電極層を埋設すると共に、このゲート電
   極層上に絶縁物層を設け、この絶縁物層の表面が前記シ
   リコン基板の表面と平坦又は低く位置するようにして構
   成したことを特徴とする電圧制御型スイッチング素子。