TWI493689B - 半導體場效電晶體元件及用於製備含有主動半導體場效電晶體元件結構與減震器電路的半導體場效電晶體元件之方法 - Google Patents

半導體場效電晶體元件及用於製備含有主動半導體場效電晶體元件結構與減震器電路的半導體場效電晶體元件之方法

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Description

半導體場效電晶體元件及用於製備含有主動半導體場效電晶體元件結構與減震器電路的半導體場效電晶體元件之方法
本發明主要關於半導體功率場效電晶體元件(MOSFETs)，尤其是非屏蔽閘極溝槽MOSFET(非SGT(Shielded Gate Trench)MOSFETs)。
使用半導體功率場效電晶體(Metal Oxide Semiconductor Field Effect Transistor,MOSFET)元件的優勢之一在於，可以在很高的速度下「打開」和「關閉」元件。切換的速度越快，元件的效率越高，但當元件切換到「打開」狀態時，這也會導致相位節點的峰值電壓較高。該峰值電壓也稱為震盪。用於直流-直流應用時，相位節點的峰值電壓應比元件VDS額定值低80%(或者甚至更低)，使元件保持足夠高的效率，並且避免出現電磁波干擾(Electromagnetic Interference,EMI)問題。然而，效率和震盪之間存在一種取捨。因此，效率的提高所付出的代價 是震盪也隨之增強。
MOSFET的切換動作是受三個節點(即閘源電容(Gate Source Capacitance,CGS)、閘汲電容CGD以及汲源電容CDS)所影響的。MOSFET寄生電容通常在數據表參數中表示為Ciss(Ciss=CGS+Crss)、Coss=(Coss=CDS+Crss)以及Crss(Crss=CGD)。Coss升高會使效率降低。
很大的輸出電容Coss總要利用SGT MOSFET元件獲得。這些元件通常具有250-350pF/mm2的Coss。如果需要更高的Coss，設計師可以在元件晶片內或外在引入額外的減震器降低震盪。然而，由於用SGT MOSFET的屏蔽閘溝槽部分製成的本質減震器，雖然減震器電阻可調，但Coss卻是固定的，也就很難在高效率下將Coss電容降至250pF/mm2以下。因此，使用SGT MOSFET時，因其Coss很高，在效率和震盪之間無法總是獲得適宜的平衡。
為了使元件設計更加靈活，最好從具有較低Coss的元件開始。這將使設計師在Coss和效率之間獲得最適宜的平衡，在達到指定的一組設計參數要求效率的同時，使震盪最小化。這種設計可以選用非-SGT MOSFET。典型的非-SGT MOSFET元件的Coss約為100pF/mm2。從電容的低能級開始，在150pF/mm2的範圍內，設計師能夠改變元件的Coss和減震器電阻，使相位節點的峰值電壓不超過元件的最大工作狀態，同時使元件的工作效率最高。
在非-SGT MOSFET元件中，可以藉由在設計中整合減震器電路，來提高Coss。眾所周知，減震器電路在本領域中用於降低MOSFET元件中的震盪。減震器電路通常並聯在源極和汲 極之間，作為一個外部元件。因此，減震器電容器增大了MOSFET的CDS值。然而，在此之前，減震器並沒有整合在含有MOSFET的晶片中。利用SGT元件中的本質源極多晶矽，減震器電路目前僅部分整合在MOSFET元件中，提供可調節的電阻器，但是Coss是固定的。在MOSFET中整合減震器電路的能力將使最終成品能夠更加靈活地提高或降低Coss值，在實際電路中不需要額外的減震器，減小了印刷電路板(Printed Circuit Board,PCB)的面積。此外，無需使用額外的遮罩層，就能輕鬆完成虛擬設備的整合，降低了製造成本。
正是在這一前提下，提出了本發明所述的實施例。
本發明提供一種整合有減震器的單一多晶矽MOSFET元件，能靈活提高或降低Coss值，不需要額外的減震器，減小了印刷電路板的面積，無需使用額外的遮罩層，就能完成虛擬設備的整合，降低了製造成本。
為實現上述目的，本發明提供一種整合有減震器的單一多晶矽MOSFET元件，該元件包含：一第一導電類型的半導體的基材；一第一導電類型的半導體的漂流區，其形成在基材上方，漂流區的摻雜濃度低於基材；一第二導電類型的本體區，其形成在漂流區頂部，第二導電類型與第一導電類型相反； 一或複數個由漂流區和本體區構成的主動MOSFET元件結構，其中每個主動(active)MOSFET元件結構都含有一電絕緣閘極電極；一或複數個形成在鄰近閘極電極的本體區頂部的第一導電類型的源極區；一形成在閘極電極上方和本體區的頂面上方的絕緣物部分；一形成在絕緣物部分上方的導電源極電極層；一或複數個電接頭，其將源極電極層與一或複數個源極區相連；以及一或複數個由漂流區和本體區構成的虛擬元件結構，其並聯到主動MOSFET元件結構上，其中一或複數個虛擬元件結構中的每一元件結構都包含有一電絕緣減震器電極，其形成在本體區和漂流區附近；一絕緣物部分，其形成在減震器電極上方和本體區的頂面上方；以及一或複數個電接頭，其將減震器電極和本體區的鄰近部分連接到源極電極層。
一或複數個上述的虛擬元件結構位於MOSFET元件佈局的不同區域中，而不是一或複數個主動MOSFET元件結構中。
一或複數個上述的虛擬元件結構位於MOSFET元件佈局的同一個區域中，並且與一或複數個主動MOSFET元件結構並聯。
每個上述虛擬元件結構都沒源極區。
將減震器電極和本體區的鄰近部分連接到源極電極層的電接頭，為從源極層開始穿過絕緣物部分延伸的接頭。
每個上述閘極電極都形成在閘極溝槽中，該閘極溝槽穿過本體區延伸到漂流區中，閘極電極與閘極溝槽的側壁和底 部電絕緣，其中在閘極電極和閘極溝槽底部之間的閘極溝槽中沒有額外的電極。
每個上述的減震器電極都形成在溝槽中，該溝槽穿過本體區延伸到漂流區中，減震器電極與溝槽的側壁和底部電絕緣。
上述MOSFET元件結構為平面元件結構，其中所形成的閘極電極覆蓋在本體區的一部分本體阱、源極區以及橫向靠近本體阱區的漂流區的通道部分上方。
上述虛擬元件結構為平面元件結構，其中所形成的減震器電極覆蓋在本體區的一部分本體阱，以及橫向靠近本體阱區的一部分漂流區上方。
一種用於製備含有一或複數個主動MOSFET元件結構以及一或複數個減震器電路的MOSFET元件的方法，該方法包含：製備一第一導電類型的半導體漂流區，該漂流區形成在第一導電類型的半導體基材上方，漂流區的摻雜濃度低於基材；在漂流區的頂部，製備一第二導電類型的本體區，第二導電類型與第一導電類型相反；由漂流區和本體區製備一或複數個主動MOSFET元件結構，其中每個主動MOSFET元件結構都包含有一電絕緣閘極電極；一或複數個第一導電類型的源極區，其形成在閘極溝槽附近的本體區頂部；一絕緣物部分，其形成在閘極電極上方和本體 區的頂面上方；一導電源極電極層，其形成在絕緣物部分上方；一或複數個電接頭，其將源極電極層與一或複數個源極區相連；以及製備一或複數個由漂流區和本體區構成的虛擬元件結構，其中一或複數個虛擬元件結構並聯到主動MOSFET元件結構上，其中一或複數個虛擬元件結構中的每一個元件結構都含有一電絕緣減震器電極，該電絕緣減震器電極形成在本體區和漂流區附近；一絕緣物部分，其形成在減震器電極上方和本體區的頂面上方，以及一或複數個電接頭，其將減震器電極和本體區的鄰近部分連接到源極電極層。
製備一或複數個虛擬元件結構更包含，在一個MOSFET元件佈局的不同區域中製備一或複數個虛擬元件結構，而不是在一或複數個主動MOSFET元件結構中。
製備一或複數個虛擬元件結構更包含，在MOSFET元件佈局中形成一或複數個主動MOSFET元件結構的同一個區域中，製備一或複數個虛擬元件結構。
製備一或複數個MOSFET元件結構包含，每個閘極電極都製備在閘極溝槽中，該閘極溝槽穿過本體區延伸到漂流區中，閘極電極與閘極溝槽的側壁和底部電絕緣，其中在閘極電極和閘極溝槽底部之間的閘極溝槽中沒有額外的電極。
製備一或複數個虛擬元件結構包含，每個減震器電極都製備在溝槽中，該溝槽穿過本體區延伸到漂流區中，減震器電極與溝槽的側壁和底部電絕緣。
閘極溝槽和用於減震器電極的溝槽是在同一製程過 程中製備的。
閘極電極和減震器電極是在同一製程過程中製備的。
一或複數個MOSFET元件結構為平面元件結構，其中所形成的閘極電極覆蓋在本體區的一部分本體阱、源極區和橫向靠近本體阱區的漂流區的通道部分上方。
虛擬元件結構為平面元件結構，其中所形成的減震器電極覆蓋在本體區的一部分本體阱(Trap)、橫向靠近本體阱區的一部分漂流區上方。
本發明一種整合有減震器的單一多晶矽MOSFET元件和習知技術的半導體功率場效電晶體元件相比，其優點在於，本發明在MOSFET元件中整合減震器電路，提供可調節的電阻器，但是Coss是固定的，在MOSFET中整合減震器電路的能力將使最終成品能夠更加靈活地提高或降低Coss值，在實際電路中不需要額外的減震器，減小了印刷電路板(PCB)的面積，此外，無需使用額外的遮罩層，就能輕鬆完成虛擬設備的整合，降低了製造成本。
111‧‧‧源極材料
112‧‧‧P-本體區
113‧‧‧外延N-漂流層
114‧‧‧閘極電極
115‧‧‧垂直接頭
116‧‧‧N+源極區
117‧‧‧絕緣層
118‧‧‧虛擬元件結構
120‧‧‧減震器電阻
121‧‧‧寄生減震器二極體
122‧‧‧汲極接頭
123‧‧‧電介質材料
125‧‧‧減震器電極
126‧‧‧基材
127‧‧‧主動元件結構
200‧‧‧等效電路
201‧‧‧減震器電路
202‧‧‧減震器電阻
203‧‧‧減震器電容
204‧‧‧寄生減震器二極體
207、209、205‧‧‧寄生電容
206‧‧‧寄生體二極體
300‧‧‧單一晶片
301、302、303‧‧‧區域
314‧‧‧閘極電極
315‧‧‧接頭
325‧‧‧震器電極
326‧‧‧虛線框
411‧‧‧源極金屬
412‧‧‧P-本體阱
413‧‧‧外延N-漂流層
414‧‧‧閘極電極
416‧‧‧N+源極區
417‧‧‧絕緣層
418‧‧‧虛擬元件結構
422‧‧‧汲極接頭
424‧‧‧接觸開口
425‧‧‧減震器電極
426‧‧‧半導體基材
427‧‧‧MOSFET元件
428‧‧‧通道寬度
第1A圖為本發明的一個實施例之剖面示意圖，其中虛擬設備整合在含有溝槽MOSFET元件的晶片中；第1B圖為本發明的一個表示虛擬設備實施例之剖面示意圖，表示對應減震器電路的元件中的物理特性； 第2圖為依據本發明的一個實施例，在MOSFET元件中引入一個減震器之電路示意圖；第3A圖為依據本發明的一個實施例，元件晶片佈局之俯視圖；第3B圖為在減震器區域和主動元件結構區之間的邊界附近的一部分單一晶片之俯視圖；第3C圖為圖3B中的一部分放大後之俯視圖；第4A圖為依據本發明的另一個實施例，在含有平面閘極MOSFET元件的晶片中整合虛擬設備之剖面示意圖；第4B圖為依據本發明的另一個實施例，在含有平面閘極MOSFET元件的晶片中整合虛擬設備之剖面示意圖。
儘管為了解釋說明，以下詳細說明包含了許多具體細節，但是本領域的通常知識者應明確以下細節的各種變化和修正都屬於本發明的範圍。因此，提出以下本發明的典型實施例，並沒有使所聲明的方面損失任何普遍性，也沒有提出任何侷限。在下文中，N型元件用於解釋說明。利用相同的製程，相反的導電類型，就可以製備P型元件。
如第1A圖所示，本發明的一個實施例是在同一個元件晶片中，引入減震器電路和主動MOSFET元件。作為示例，但不作為侷限，元件晶片形成在N+-摻雜半導體基材126中，作為汲極區。半導體基材電連接到汲極接頭122。外延N-漂流層113 形成在基材126的頂面上。漂流層113的重摻雜濃度低於基材126。在漂流層頂部，形成P-本體區112。
作為示例，但不作為侷限，主動元件結構127可以是一個單一-閘極溝槽MOSFET元件。製備一個穿過P-本體區112延伸到漂流層113中的溝槽，形成主動元件結構127。電介質材料123形成在溝槽壁上。用合適的材料填充剩餘的溝槽，形成閘極電極114。作為示例，但不作為侷限，可以用多晶矽來製備閘極電極。藉由絕緣層117，閘極電極114與源極材料111絕緣，絕緣層117沉積在P-本體區112上方。作為示例，但不作為侷限，絕緣層117可以由低溫氧化物含有硼酸的矽玻璃(LTO BPSG(Borophosphosilicate Glass))構成。雖然第1圖沒有表示出，但是閘極電極114連接到閘極墊上，並且仍然處於閘極電勢。N+源極區116位於P-本體區112中，並且電連接到源極材料111。作為示例，但不作為侷限，連接所使用的是穿過絕緣層117的垂直接頭115。作為示例，但不作為侷限，垂直接頭115由鎢等導電材料製成。
為了在同一個元件晶片中製備減震器電路，本發明使用虛擬元件結構118。配置虛擬元件結構118與主動元件結構(即在同一個源極互連和汲極互連之間，連接到所連接的主動元件上)並聯。虛擬元件結構118與主動元件結構127類似。每個虛擬元件結構118都含有一個減震器電極125，它除了減震器電極125藉由垂直接頭115短接至源極材料111之外，其他都與閘極電極114類似。另外，本體區112中沒有N+源極區。將減震器電極125短接至源極材料111消除了閘極電勢，否則將會存在閘極電極。為了避免形成一個通道，在虛擬元件結構118中省去了 N+源極區116。
如第1B圖所示，取得減震器電路的電路元件之示意佈局圖。減震器電容119形成在減震器電極125和汲極122之間。將減震器電極125短接至源極材料111，使減震器電極獲得源極電勢。源極材料111和汲極122之間的電壓差含有減震器電容，形成在電介質材料123中，電介質材料123包圍著減震器電極。在虛擬元件結構中，由於沒有閘極或其他電極處於閘極電勢，因此可以忽略電容CGS和CGD。虛擬元件結構118中唯一的大電容就是CDS。CDS是COSS的一部分，因此CDS的增長可以提高COSS。另外，由於主動元件結構127和虛擬元件結構118並聯，MOSFET元件中COSS的增長比這兩種元件結構串聯時增長得多。
減震器電阻120是虛擬元件結構118上的內部電阻。寄生減震器二極體121在作為MOSFET的體二極體處升高，因此，可以認為是在P-本體區112和N-外延層113之間的結處升高。
依據本發明的一個實施例，如第1B圖所示類型的性能元件與MOSFET元件並聯時，所形成的元件就作為第2圖所示類型的等效電路200。如圖所示，減震器電路201含有減震器電阻202、減震器電容203以及寄生減震器二極體204。要注意的是，減震器電阻202和減震器電容203可以在電路中相互翻轉。所示的MOSFET元件210也具有寄生電容CGD207、寄生電容CGS209、寄生電容CDS205以及寄生體二極體206。
依據本發明的第一實施例，虛擬元件結構118可以與主動元件結構127一樣，整合在同一晶片中，但是虛擬元件結 構位於晶片的一個單獨區域中。作為示例，但不作為侷限，第3A圖表示本發明的一個合適佈局的俯視圖。單一晶片300被分成三個獨立區域。區域301是製備虛擬元件結構118的地方。區域302是製備主動元件結構127的地方，區域303是製備閘極墊的地方。
如第3A圖所示，當主動元件結構127和虛擬元件結構118分開時，設計師可以相互獨立地隨意調節虛擬元件和主動元件的比重。這種靈活性可以用來精確調節減震器對COSS的作用效果。提高虛擬元件結構118關於主動元件結構127的比重，將會增大COSS，從而降低相位節點的峰值電壓。因此，可以修正晶片，使效率最大化，同時仍然保持相位節點的峰值電壓，在MOSFET元件的VDS額定值以下打開。
此外，將虛擬元件結構118和主動元件結構127置於元件晶片的獨立區域中，可以單獨調節結構本身。作為示例，但不作為侷限，所形成的電介質層123的厚度等限制參數可以單獨調節。另外，當使用這種實施例時，虛擬元件結構118的間距可以與主動元件結構127無關。元件位於不同位置時，可以單獨調節。首先，這種元件便於佈局。第二，減震器溝槽可以分佈在主動晶胞中。如果元件的主動晶胞和減震器溝槽具有相同的間距密度，那麼製備製程控制就會變得更加簡便。減震器溝槽的間距密度大於主動晶胞的間距密度也是可以的，不過製程控制會稍微複雜一些。
如第3B圖所示，在減震器區301和主動元件結構區302之間的邊界附近的一部分單一晶片300的俯視圖。灰色實心矩形表示多晶矽溝槽，用作閘極電極314和減震器電極325。
在主動元件結構區302中，沒有接頭315與閘極電極314重疊。這樣就可以防止源極材料111短接至閘極電極314。然而，在減震區中，接頭315的確與減震器電極325重疊，從而形成從減震器電極325到源極材料111的電連接。如第3C圖所示，虛線框326所圍區域的放大視圖，以便進一步與減震器電極重疊的接頭315。
減震區301中接頭的間距僅僅是眾多可能性中的一個。設計師可以隨意調節與減震器電極325重疊的接頭315的間距，以降低電路中減震器電阻值。如果設計參數需要較高的電阻，與減震器電極325重疊的接頭315可以間距較遠，如果需要較低的電阻，那麼可以適當減小接頭315的間距。
由於不需要額外的遮罩層來製備最終元件，因此本實施例還維持了高製備效率。在與製備主動元件相同的一系列操作中，減震器可以作為MOSFET元件的標準處理的一部分。閘極電極114和減震器電極125的溝槽可以在同一製程過程中製備。此外，電極114和125也可以在同一製程過程中製備。在MOSFET元件和虛擬元件之間類似的其他結構，例如但不侷限於本體區112、源極材料層111、電接頭115和絕緣電介質層123也可以在同一製程過程中製備。美國專利申請公開號20110042727中結合本發明的實施例，詳細介紹了適用於製備製程的兩個示例，特此引用其全文以作參考。尤其是在美國專利申請公開號20110042727的圖3A-3N及其在段落0021-0026處相應的敍述中，提出了一種製程，其圖4K-4N及段落0034提出了另一種製程。即使主動元件結構127和虛擬元件結構118可以分成MOSFET元件晶片的單獨區域，但是整個製備過程仍然需要額外的遮罩和 處理製程。所有的這些結構都是使用相同的遮罩，在同一處理製程中實現的。除了對遮罩的修正以外，不需要其他的處理製程將虛擬元件結構118引入到MOSFET元件中。
在本發明的第二個實施例中，虛擬元件結構118可以在MOSFET元件晶片的同一區域內，與主動元件結構127混合。如上述實施例一樣，可以單獨調整主動元件結構127和虛擬元件結構118的密度。作為示例，但不作為侷限，每隔兩個主動元件結構127，都可以在晶片中製備一個虛擬元件結構118。還可選擇，藉由調節工作週期，來調整虛擬元件結構118的密度。由於在設計虛擬元件結構118時，可以使它們的間距與主動元件結構127相同，因此可以藉由微調晶片佈局，將虛擬元件結構118整合在與主動元件結構127相同的區域中。
如第4A圖所示，本發明的另一個實施例，其中減震器電路整合在平面MOSFET元件427中。作為示例，但不作為侷限，元件晶片形成在N+-摻雜半導體基材426上，作為汲極區。半導體基材426電連接到汲極接頭422。外延N-漂流層413形成在基材426的頂面上。在漂流層頂部，形成P-本體阱412。通道寬度428使P-本體阱相互隔開。
在每個P-本體阱內，製備N+源極區416，形成主動元件結構427。閘極電極414形成在漂流區413中的通道428上方，以及在通道428的橫向附近的一部分P-本體阱412和源極區416上方。絕緣層417包圍著閘極電極414，並且使閘極電極414電絕緣。源極金屬411沉積在元件的頂面上方，從而形成與源極區416和P-本體阱412的電接觸，同時閘極電極414與源極金屬411絕緣。
如第4B圖所示，製備減震器電路的虛擬元件結構418。該結構除了平面減震器結構的減震器電極425藉由絕緣層417中的接觸開口424，短接至源極材料411之外，其他都與主動元件結構427類似。利用與主動元件427相同的遮罩和製備過程，這種結構可用於製備虛擬元件結構418。此外，可以忽略N+源極區416，從而避免該元件變成一種功能性元件結構。
與溝槽MOSFET實施例相類似，可以配置該實施例，使主動元件結構427和虛擬元件結構418分別分佈在元件晶片的各自區域中，如第3圖所示。還可選擇，虛擬元件結構418與主動元件427混合。因此，平面MOSFET實施例使得主動元件的密度可以不依賴於虛擬元件的密度，單獨調節。作為示例，但不作為侷限，每隔兩個主動元件結構427，可以在晶片中製備一個虛擬元件結構418。還可選擇，藉由調整虛擬元件結構418的密度，來調節工作週期。由於在設計虛擬元件結構418時，可以使它們的間距與主動元件結構427相同，因此可以藉由微調晶片佈局，將虛擬元件結構418整合在與主動元件結構427相同的區域中。
與溝槽MOSFET實施例相類似，由於製備MOSFET元件不需要額外的遮罩層，因此該實施例也保持了必要的製備效率。在用於製備主動元件的相同製程步驟中，減震器元件可以作為MOSFET元件標準製程的一部分。可以在同一製程步驟中，製備閘極電極414和減震器電極425。在同一製程步驟中，還可以在MOSFET元件和虛擬元件之間製備其他的類似結構，但不侷限於本體區412、源極材料層411以及絕緣電介質層417。
儘管以上是本發明的較佳實施例的完整說明，但是 也有可能使用各種可選、修正和等效方案。因此，本發明的範圍不應侷限於以上說明，而應由所附的申請專利範圍及其全部等效內容決定。任何可選件(無論首選與否)，都可與其他任何可選件(無論首選與否)組合。在以下權利要求中，除非特別聲明，否則不定冠詞「一個」或「一種」都指下文內容中的一個或多個項目的數量。除非在指定的申請專利範圍中用「意思是」特別指出，否則所附的申請專利範圍應認為是包含意義及功能的限制。
儘管本發明的內容已經藉由上述較佳實施例作了詳細介紹，但應當認識到上述的描述不應被認為是對本發明的限制。在本領域通常知識者閱讀了上述內容後，對於本發明的多種修改和替代都將是顯而易見的。因此，本發明的保護範圍應由所附的申請專利範圍來限定。
111‧‧‧源極材料
112‧‧‧P-本體區
113‧‧‧外延N-漂流層
114‧‧‧閘極電極
115‧‧‧垂直接頭
116‧‧‧N+源極區
117‧‧‧絕緣層
118‧‧‧虛擬元件結構
122‧‧‧汲極接頭
123‧‧‧電介質材料
125‧‧‧減震器電極
126‧‧‧基材
127‧‧‧主動元件結構

Claims (18)

  1. 一種半導體場效電晶體(Metal Oxide Semiconductor Field Effect Transistor,MOSFET)元件，其包含：一第一導電類型的半導體的基材；一第一導電類型的半導體的漂流區，其形成在該基材上方，該漂流區的摻雜濃度低於基材；一第二導電類型的本體區，其形成在該漂流區頂部，第二導電類型與第一導電類型相反；一或複數個由漂流區和本體區構成的主動MOSFET元件結構，其中每個主動MOSFET元件結構都含有一電絕緣閘極電極；一或複數個形成在與閘極電極相鄰的本體區頂部的第一導電類型的源極區；一形成在閘極電極上方和本體區的頂面上方的絕緣物部分；一形成在絕緣物部分上方的導電源極電極層；一或複數個電接頭，其將源極電極層與一或複數個源極區相連；以及一或複數個由漂流區和本體區構成的虛擬元件結構，其並聯到主動MOSFET元件結構上，其中一或複數個虛擬元件結構中的每一個元件結構都包含有一電絕緣減震器電極，其與本體區和漂流區相鄰附近，且包括一絕緣物部分，其形成在電絕緣減震器電極上方和本體區的頂面上方；以及一或複數個電接頭，其將電絕緣減震器電極和本體區連接到源極電極層； 其中，將電絕緣減震器電極和本體區連接到源極電極層的該電接頭，為從源極層開始穿過絕緣物部分延伸的接頭。
  2. 如申請專利範圍第1項所述之MOSFET元件，其中該一或複數個的虛擬元件結構位於MOSFET元件佈局的不同區域中，而不是一或複數個主動MOSFET元件結構中。
  3. 如申請專利範圍第1項所述之MOSFET元件，其中該一或複數個的虛擬元件結構位於MOSFET元件佈局的同一個區域中，並且與一或複數個主動MOSFET元件結構並聯。
  4. 如申請專利範圍第1項所述之MOSFET元件，其中各該虛擬元件結構都沒源極區。
  5. 如申請專利範圍第1項所述之MOSFET元件，其中各該閘極電極都形成在閘極溝槽中，該閘極溝槽穿過本體區延伸到漂流區中，該閘極電極與閘極溝槽的側壁和底部電絕緣，其中在閘極電極和閘極溝槽底部之間的閘極溝槽中沒有額外的電極。
  6. 如申請專利範圍第1或5項所述之MOSFET元件，其中各該電絕緣減震器電極都形成在溝槽中，該溝槽穿過本體區延伸到漂流區中，該電絕緣減震器電極與溝槽的側壁和底部電絕緣。
  7. 如申請專利範圍第1項所述之MOSFET元件，其中該MOSFET元件結構為平面元件結構，其中本 體區形成在漂流區頂部，通道使本體區相互隔開；在每個本體區內製備源極區，所形成的閘極電極覆蓋在漂流區中的通道上方，以及在與通道橫向相鄰的一部分本體區和源極區的上方。
  8. 如申請專利範圍第1或7項所述之MOSFET元件，其中該虛擬元件結構為平面元件結構，本體區形成在漂流區頂部，通道使本體區相互隔開；在每個本體區內製備源極區，所形成的電絕緣減震器電極覆蓋在漂流區中的通道上方，以及在與通道橫向相鄰的一部分本體區和源極區的上方。
  9. 一種半導體場效電晶體(Metal Oxide Semiconductor Field Effect Transistor,MOSFET)元件，其包含：一第一導電類型的半導體的基材；一第一導電類型的半導體的漂流區，其形成在該基材上方，該漂流區的摻雜濃度低於基材；一第二導電類型的本體區，其形成在該漂流區頂部，第二導電類型與第一導電類型相反；一或複數個由漂流區和本體區構成的主動MOSFET元件結構，其中每個主動MOSFET元件結構都含有一電絕緣閘極電極；一或複數個形成在與閘極電極相鄰的本體區頂部的第一導電類型的源極區；一形成在閘極電極上方和本體區的頂面上方的絕緣物部分；一形成在絕緣物部分上方的導電源極電極層；一或複數個電接頭，其 將源極電極層與一或複數個源極區相連；以及一或複數個由漂流區和本體區構成的虛擬元件結構，其並聯到主動MOSFET元件結構上，其中一或複數個虛擬元件結構中的每一個元件結構都包含有一電絕緣減震器電極，其與本體區和漂流區相鄰，且包括一絕緣物部分，其形成在電絕緣減震器電極上方和本體區的頂面上方；以及一或複數個電接頭，其將電絕緣減震器電極和本體區連接到源極電極層；其中，該一或複數個的虛擬元件結構位於MOSFET元件佈局的同一個區域中，並且與一或複數個主動MOSFET元件結構並聯。
  10. 一種用於製備含有一或複數個主動MOSFET元件結構以及一或複數個減震器電路的MOSFET元件之方法，該方法包含：製備一第一導電類型的半導體漂流區，該漂流區形成在第一導電類型的半導體基材上方，該漂流區的摻雜濃度低於基材；在漂流區的頂部，製備一第二導電類型的本體區，該第二導電類型與第一導電類型相反；由漂流區和本體區製備一或複數個主動MOSFET元件結構，其中每個主動MOSFET元件結構都包含有一電絕緣閘極電極；一或複數個第一導電類型的源極區，其形成在與閘極溝槽相鄰的本體區頂部；一絕緣物部分，其形成在閘極電極上方和 本體區的頂面上方；一導電源極電極層，其形成在該絕緣物部分上方；一或複數個電接頭，其將源極電極層與一或複數個源極區相連；以及製備一或複數個由漂流區和本體區構成的虛擬元件結構，其中一或複數個虛擬元件結構並聯到主動MOSFET元件結構上，其中一或複數個虛擬元件結構中的每一個元件結構都含有一電絕緣減震器電極，該電絕緣減震器電極與本體區和漂流區相鄰，且包括一絕緣物部分，其形成在電絕緣減震器電極上方和本體區的頂面上方，以及一或複數個電接頭，其將電絕緣減震器電極和本體區的鄰近部分連接到源極電極層。
  11. 如申請專利範圍第10項所述之方法，其中製備一或複數個虛擬元件結構更包含：在一MOSFET元件佈局的不同區域中製備一或複數個虛擬元件結構，而不是在一或複數個主動MOSFET元件結構中。
  12. 如申請專利範圍第10項所述之方法，其中製備一或複數個虛擬元件結構更包含：在MOSFET元件佈局中形成一或複數個主動MOSFET元件結構的同一個區域中，製備一或複數個虛擬元件結構。
  13. 如申請專利範圍第10項所述的方法，其中製備一或複數個MOSFET元件結構包含，每個閘極電極都製備在閘極溝槽中，該閘極溝槽穿過本體區延伸 到漂流區中，該閘極電極與閘極溝槽的側壁和底部電絕緣，其中在閘極電極和閘極溝槽底部之間的閘極溝槽中沒有額外的電極。
  14. 如申請專利範圍第10或13項所述之方法，其中製備一或複數個虛擬元件結構包含，每個電絕緣減震器電極都製備在溝槽中，該溝槽穿過本體區延伸到漂流區中，該電絕緣減震器電極與溝槽的側壁和底部電絕緣。
  15. 如申請專利範圍第14項所述之方法，其中閘極溝槽和用於電絕緣減震器電極的溝槽是在同一製程過程中製備的。
  16. 如申請專利範圍第10項所述之方法，其中閘極電極和電絕緣減震器電極是在同一製程過程中製備的。
  17. 如申請專利範圍第10項所述之方法，其中一或複數個MOSFET元件結構為平面元件結構，本體區形成在漂流區頂部，通道使本體區相互隔開；在每個本體區內製備源極區，所形成的閘極電極覆蓋在漂流區中的通道上方，以及在與通道橫向相鄰的一部分本體區和源極區的上方。
  18. 如申請專利範圍第10和17項任一項所述之方法，其中虛擬元件結構為平面元件結構，本體區形成在漂流區頂部，通道使本體區相互隔開；在每個本體區內製備源極區，所形成的電絕緣減震器電極覆蓋 在漂流區中的通道上方，以及在與通道橫向相鄰的一部分本體區和源極區的上方。
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