KR20200099798A

KR20200099798A - 고조파들을 억압하는 전압 변환기

Info

Publication number: KR20200099798A
Application number: KR1020190017849A
Authority: KR
Inventors: 윤제형; 금동진
Original assignee: 삼성전자주식회사
Priority date: 2019-02-15
Filing date: 2019-02-15
Publication date: 2020-08-25
Also published as: US20200266701A1; US11018574B2

Abstract

본 발명은 전압 변환기에 관한 것이다. 본 발명의 전압 변환기는, 제1 저항, 출력 노드와 스위치 노드의 사이에 연결되는 인덕터, 출력 노드와 접지 노드의 사이에 연결되는 출력 커패시터, 입력 노드와 스위치 노드의 사이에 연결되는 제1 트랜지스터, 스위치 노드와 접지 노드의 사이에 연결되는 제2 트랜지스터, 그리고 제1 트랜지스터 및 제2 트랜지스터를 제어하도록 구성되는 스위치 제어기를 포함한다. 제1 트랜지스터는, 스위치 제어기에 연결되는 게이트 터미널, 입력 노드에 연결되며, 소스 또는 드레인으로 기능하는 제1 터미널, 스위치 노드에 연결되며, 드레인 또는 소스로 기능하는 제2 터미널, 스위치 노드에 연결되는 바디 터미널, 그리고 제1 저항을 통해 접지 노드에 연결되는 기판 터미널을 포함한다.

Description

고조파들을 억압하는 전압 변환기{VOLTAGE CONVERTER SUPPRESSING HARMONICS}

본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 내장 스너버(snubber)를 이용하여 전압 변환 과정에서 발생하는 고조파들을 억압하는 전압 변환기에 관한 것이다.

전자 장치는 서로 다른 기능들을 수행하는 복수의 기능 블록들을 포함한다. 예를 들어, 전자 장치는 일반 연산을 수행하는 프로세서, 데이터를 저장하는 메모리, 외부 장치와 통신하는 모뎀, 이미지 데이터를 처리하는 이미지 처리기 등을 포함할 수 있다. 전자 장치는 하나의 기판 위에 집적될 수 있으며, 하나의 반도체 칩으로 형성되는 시스템-온-칩(SoC, System-on-Chip)일 수 있다.

전자 장치의 복수의 기능 블록들은 수행하는 기능들에 따라 서로 다른 전압들을 사용할 수 있다. 따라서, 하나의 입력 전압을 복수의 기능 블록들에서 사용되는 서로 다른 전압들로 변환하는 전압 변환기가 널리 사용되고 있다. 전압 변환기 중 입력 전압을 감압하는 전압 변환기는 벅 변환기(buck converter)라 불린다. 전압 변환기 중 입력 전압을 승압하는 전압 변환기는 부스트 변환기(boost converter)라 불린다.

전압 변환기가 입력 전압을 출력 전압으로 변환할 때에, 고조파들이 발생할 수 있다. 고조파들은 전압 변환기에 지속적인 스트레스로 작용하며, 전압 변환기의 신뢰성 및 수명을 줄일 수 있다.

본 발명의 목적은 향상된 신뢰성 및 수명을 갖는 전압 변환기를 제공하는 데에 있다.

본 발명의 실시 예에 따른 전압 변환기는, 제1 저항, 출력 노드와 스위치 노드의 사이에 연결되는 인덕터, 출력 노드와 접지 노드의 사이에 연결되는 출력 커패시터, 입력 노드와 스위치 노드의 사이에 연결되는 제1 트랜지스터, 스위치 노드와 접지 노드의 사이에 연결되는 제2 트랜지스터, 그리고 제1 트랜지스터 및 제2 트랜지스터를 제어하도록 구성되는 스위치 제어기를 포함한다. 제1 트랜지스터는, 스위치 제어기에 연결되는 게이트 터미널, 입력 노드에 연결되며, 소스 또는 드레인으로 기능하는 제1 터미널, 스위치 노드에 연결되며, 드레인 또는 소스로 기능하는 제2 터미널, 스위치 노드에 연결되는 바디 터미널, 그리고 제1 저항을 통해 접지 노드에 연결되는 기판 터미널을 포함한다.

본 발명의 다른 실시 예에 따른 전압 변환기는, 제1 저항, 입력 노드와 스위치 노드의 사이에 연결되는 인덕터, 출력 노드와 접지 노드의 사이에 연결되는 출력 커패시터, 출력 노드와 스위치 노드의 사이에 연결되는 제1 트랜지스터, 스위치 노드와 접지 노드의 사이에 연결되는 제2 트랜지스터, 그리고 제1 트랜지스터 및 제2 트랜지스터를 제어하도록 구성되는 스위치 제어기를 포함한다. 제1 트랜지스터는, 스위치 제어기에 연결되는 게이트 터미널, 출력 노드에 연결되며, 소스 또는 드레인으로 기능하는 제1 터미널, 스위치 노드에 연결되며, 드레인 또는 소스로 기능하는 제2 터미널, 스위치 노드에 연결되는 바디 터미널, 그리고 제1 저항을 통해 접지 노드에 연결되는 기판 터미널을 포함한다.

본 발명의 또 다른 실시 예에 따른 전압 변환기는, 제1 및 제2 저항들, 제1 및 제2 커패시터들, 출력 노드와 스위치 노드의 사이에 연결되는 인덕터, 출력 노드와 접지 노드의 사이에 연결되는 출력 커패시터, 입력 노드와 스위치 노드의 사이에 연결되는 제1 트랜지스터, 스위치 노드와 접지 노드의 사이에 연결되는 제2 트랜지스터, 그리고 제1 트랜지스터 및 제2 트랜지스터를 제어하도록 구성되는 스위치 제어기를 포함한다. 제1 트랜지스터는, 스위치 제어기에 연결되는 게이트 터미널, 입력 노드에 연결되며, 소스 또는 드레인으로 기능하는 제1 터미널, 스위치 노드에 연결되며, 드레인 또는 소스로 기능하는 제2 터미널, 스위치 노드에 연결되는 바디 터미널, 그리고 제1 커패시터 및 제1 저항을 통해 접지 노드에 연결되는 기판 터미널을 포함한다. 제2 트랜지스터는, 스위치 제어기에 연결되는 게이트 터미널, 스위치 노드에 연결되며, 소스 또는 드레인으로 기능하는 제1 터미널, 접지 노드에 연결되며, 드레인 또는 소스로 기능하는 제2 터미널, 접지 노드에 연결되는 바디 터미널, 그리고 제2 커패시터 및 제2 저항을 통해 접지 노드에 연결되는 기판 터미널을 포함한다.

본 발명에 따르면, 전압 변환기는 내장 스너버(snubber)를 이용하여 고조파들을 억압할 수 있다. 따라서, 비용 및 복잡도를 크게 증가시키지 않으면서 고조파들을 효율적으로 억압하는 전압 변환기가 제공된다.

도 1은 일 실시 예에 따른 전압 변환기를 보여준다.
도 2는 도 1의 전압 변환기 내부의 전압들의 파형들의 예들을 보여준다.
도 3은 다른 실시 예에 따른 전압 변환기를 보여준다.
도 4는 전압 변환기의 제1 트랜지스터 또는 제2 트랜지스터로 사용될 수 있는 트랜지스터의 터미널들의 예들을 보여준다.
도 5는 트랜지스터의 기생 커패시터들을 이용하여 스너버를 구현한 예를 보여준다.
도 6은 본 발명의 실시 예에 따른 전압 변환기를 보여준다.
도 7은 도 6의 전압 변환기 내부의 전압들의 파형들의 예들을 보여준다.
도 8은 본 발명의 다른 실시 예에 따른 전압 변환기를 보여준다.
도 9는 제1 트랜지스터 또는 제2 트랜지스터로 사용될 수 있는 도 4 또는 도 5에 도시된 트랜지스터의 예시적인 평면도를 보여준다.
도 10은 도 9의 평면도의 I-I' 선에 따른 단면도를 보여준다.
도 11은 제1 트랜지스터 또는 제2 트랜지스터로 사용될 수 있는 도 4 또는 도 5에 도시된 트랜지스터의 다른 예시적인 평면도를 보여준다.
도 12는 도 11의 평면도의 II-II' 선에 따른 단면도를 보여준다.
도 13은 본 발명의 또 다른 실시 예에 따른 전압 변환기를 보여준다.
도 14는 제1 댐핑 저항 또는 제2 댐핑 저항일 수 있는 가변 저항의 예를 보여준다.
도 15는 본 발명의 또 다른 실시 예에 따른 전압 변환기를 보여준다.
도 16은 제1 조절 커패시터 및 제1 댐핑 저항 또는 제2 조절 커패시터 및 제2 댐핑 저항일 수 있는 가변 커패시터 및 가변 저항의 예를 보여준다.
도 17은 본 발명의 또 다른 실시 예에 따른 전압 변환기를 보여준다.

이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.

도 1은 일 실시 예에 따른 전압 변환기(10)를 보여준다. 도 1을 참조하면, 전압 변환기(10)는 제1 트랜지스터(12), 제2 트랜지스터(13), 제1 구동기(14), 제2 구동기(15), 전압 공급기(16), 피드백 제어기(17), 펄스 폭 변조 신호(PWM) 생성기(18), 제어기(19), 인덕터(L), 출력 커패시터(COUT), 그리고 부스트 커패시터(CBST)를 포함한다.

제1 트랜지스터(12)는 입력 전압(VIN)이 입력되는 입력 노드(NIN) 및 스위치 노드(NSW)의 사이에 연결된다. 제1 트랜지스터(12)의 게이트는 제1 구동기(14)에 의해 제어된다. 제2 트랜지스터(13)는 스위치 노드(NSW) 및 접지 전압(GND)이 공급되는 접지 노드의 사이에 연결된다. 제2 트랜지스터(13)의 게이트는 제2 구동기(15)에 의해 제어된다.

인덕터(L)는 스위치 노드(NSW) 및 출력 전압(VOUT)이 출력되는 출력 노드(NOUT)의 사이에 연결된다. 출력 커패시터(COUT)는 출력 노드(NOUT) 및 접지 노드의 사이에 연결된다. 부스트 커패시터(CBST)는 스위치 노드(NSW)와 부스트 노드(NBST)의 사이에 연결될 수 있다.

제1 구동기(14)는 부스트 노드(NBST)의 부스트 전압(VBST)을 제1 전원 입력으로서 수신하고, 스위치 노드(NSW)의 스위치 전압(VSW)을 제2 전원 입력으로서 수신할 수 있다. 제1 구동기(14)는 제어기(19)로부터 제1 구동 신호(DRV1)를 수신하고, 제1 구동 신호(DRV1)에 응답하여 제1 게이트 구동 신호(GD1)를 제1 트랜지스터(12)의 게이트로 출력할 수 있다.

예를 들어, 제1 구동 신호(DRV1)가 하이 레벨(또는 로우 레벨)일 때, 제1 구동기(14)는 제1 전원 입력으로서 수신된 부스트 노드(NBST)의 부스트 전압(VBST)을 하이 레벨로서 출력하여 제1 트랜지스터(12)를 턴-온 할 수 있다. 또한, 제1 구동 신호(DRV1)가 로우 레벨(또는 하이 레벨)일 때, 제1 구동기(14)는 제2 전원 입력으로서 수신된 스위치 노드(NSW)의 스위치 전압(VSW)을 로우 레벨로서 출력하여 제1 트랜지스터(12)를 턴-오프 할 수 있다.

제2 구동기(15)는 전압 공급기(16)로부터 공급되는 제2 전압(V2)을 제1 전원 입력으로서 수신하고, 접지 노드의 접지 전압(GND)을 제2 전원 입력으로서 수신할 수 있다. 제2 구동기(15)는 제어기(19)로부터 제2 구동 신호(DRV2)를 수신하고, 제2 구동 신호(DRV2)에 응답하여 제2 게이트 구동 신호(GD2)를 제2 트랜지스터(13)의 게이트로 출력할 수 있다.

예를 들어, 제2 구동 신호(DRV2)가 하이 레벨(또는 로우 레벨)일 때, 제2 구동기(15)는 제1 전원 입력으로서 수신된 제2 전압(V2)을 하이 레벨로서 출력하여 제2 트랜지스터(13)를 턴-온 할 수 있다. 또한, 제2 구동 신호(DRV2)가 로우 레벨(또는 하이 레벨)일 때, 제2 구동기(15)는 제2 전원 입력으로서 수신된 접지 전압(GND)을 로우 레벨로서 출력하여 제2 트랜지스터(13)를 턴-오프 할 수 있다.

전압 공급기(16)는 제1 전압(V1) 및 제2 전압(V2)을 출력할 수 있다. 예를 들어, 부스트 전압(VBST)이 기준 레벨보다 낮을 때, 제1 전압(V1)은 부스트 노드(NBST)로 공급될 수 있다. 부스트 전압(VBST)이 기준 레벨보다 낮을 때, 부스트 전압(VBST)과 제1 전압(V1)의 합이 제1 구동기(14)의 제1 전원 입력으로서 제공될 수 있다. 제2 전압(V2)은 제2 구동기(15)의 제1 전원 입력으로서 제공될 수 있다. 제1 전압(V1) 및 제2 전압(V2)은 전원 전압일 수 있다.

피드백 제어기(17)는 출력 전압(VOUT)의 레벨을 검출할 수 있다. 피드백 제어기(17)는 출력 전압(VOUT)의 레벨이 목표 전압보다 높은지 또는 낮은지에 따라, 제어 신호(CS)를 출력할 수 있다. 출력 전압(VOUT)의 레벨이 목표 전압보다 높은 경우, 피드백 제어기(17)는 출력 전압(VOUT)이 낮아지도록 제어 신호(CS)를 출력할 수 있다. 출력 전압(VOUT)의 레벨이 목표 전압보다 낮은 경우, 피드백 제어기(17)는 출력 전압(VOUT)이 높아지도록 제어 신호(CS)를 출력할 수 있다.

펄스 폭 변조 신호 생성기(18)는 제어 신호(CS)에 응답하여 펄스 폭 변조 신호(PWM)를 생성할 수 있다. 예를 들어, 제어 신호(CS)가 출력 전압(VOUT)이 높아져야 함을 가리키는 경우, 펄스 폭 변조 신호 생성기(18)는 펄스 폭 변조 신호(PWM)의 펄스 폭을 감소(또는 증가)시킬 수 있다. 제어 신호(CS)가 출력 전압(VOUT)이 낮아져야 함을 가리키는 경우, 펄스 폭 변조 신호 생성기(18)는 펄스 폭 변조 신호(PWM)의 펄스 폭을 증가(또는 감소)시킬 수 있다.

제어기(19)는 펄스 폭 변조 신호(PWM)를 수신할 수 있다. 펄스 폭 변조 신호(PWM)에 응답하여, 제어기(19)는 제1 구동 신호(DRV1) 및 제2 구동 신호(DRV2)를 생성할 수 있다. 제1 구동 신호(DRV1)는 제1 트랜지스터(12)가 턴-온 되는 구간들 및 턴-오프 되는 구간들을 각각 하이 레벨 및 로우 레벨로 또는 로우 레벨 및 하이 레벨로 나타낼 수 있다. 제2 구동 신호(DRV2)는 제2 트랜지스터(13)가 턴-온 되는 구간들 및 턴-오프 되는 구간들을 각각 하이 레벨 및 로우 레벨로 또는 로우 레벨 및 하이 레벨로 나타낼 수 있다.

예를 들어, 제1 트랜지스터(12), 제2 트랜지스터(13), 제1 구동기(14), 제2 구동기(15), 전압 공급기(16), 피드백 제어기(17), 펄스 폭 변조 신호 생성기(18), 그리고 제어기(19)는 하나의 반도체 칩(11)에 포함될 수 있다. 즉, 제1 트랜지스터(12), 제2 트랜지스터(13), 제1 구동기(14), 제2 구동기(15), 전압 공급기(16), 피드백 제어기(17), 펄스 폭 변조 신호 생성기(18), 그리고 제어기(19)는 온-칩으로 구성될 수 있다.

예를 들어, 부스트 커패시터(CBST), 인덕터(L) 및 출력 커패시터(COUT) 중 적어도 하나는 반도체 칩(11)에 온-칩으로 포함될 수 있다. 다른 예로서, 부스트 커패시터(CBST), 인덕터(L) 및 출력 커패시터(COUT) 중 적어도 하나는 반도체 칩(11)의 외부에 오프-칩으로 구성될 수 있다.

예를 들어, 제1 구동기(14), 제2 구동기(15), 전압 공급기(16), 피드백 제어기(17), 펄스 폭 변조 신호 생성기(18), 제어기(19), 그리고 부스트 커패시터(CBST)는 제1 트랜지스터(12) 및 제2 트랜지스터(13)의 동작들을 제어하는 스위치 제어기로 통칭될 수 있다.

전압 변환기(10)는 입력 노드(NIN)를 통해 수신되는 입력 전압(VIN)을 감압하여 출력 노드(NOUT)를 통해 출력 전압(VOUT)으로 출력할 수 있다. 전압 변환기(10)는 벅(buck) 변환기일 수 있다.

도 1에서, 제1 트랜지스터(12)는 N형 트랜지스터인 것으로 도시된다. 그러나 제1 트랜지스터(12)는 P형 트랜지스터로 대체될 수 있다. 제1 트랜지스터(12)가 P형 트랜지스터로 대체되면, 제1 트랜지스터(12)를 제어하는 제1 게이트 구동 신호(GD1)의 레벨들(예를 들어, 하이 레벨들 및 로우 레벨들)이 반전될 수 있다.

도 2는 도 1의 전압 변환기(10) 내부의 전압들의 파형들의 예들을 보여준다. 도 1 및 도 2를 참조하면, 제1 게이트 구동 신호(GD1), 제2 게이트 구동 신호(GD2), 스위치 전압(VSW), 그리고 인덕터(L)를 통해 흐르는 인덕터 전류(IL)의 시간의 흐름에 따른 파형들이 도시된다.

제1 게이트 구동 신호(GD1)가 로우 레벨일 때, 제1 트랜지스터(12)는 턴-오프 된다. 제1 게이트 구동 신호(GD1)가 하이 레벨일 때, 제1 트랜지스터(12)는 턴-온 된다. 마찬가지로, 제2 게이트 구동 신호(GD2)가 로우 레벨일 때, 제2 트랜지스터(13)는 턴-오프 된다. 제2 게이트 구동 신호(GD2)가 하이 레벨일 때, 제2 트랜지스터(13)는 턴-온 된다.

제1 게이트 구동 신호(GD1)가 로우 레벨이고 제2 게이트 구동 신호가 하이 레벨일 때, 제1 트랜지스터(12)는 턴-오프 되고 제2 트랜지스터(13)는 턴-온 된다. 스위치 노드(NSW)는 제2 트랜지스터(13)를 통해 접지 노드에 연결되며, 스위치 전압(VSW)은 접지 전압일 수 있다.

이때, 인덕터(L)에 충전된 전하들에 의해 출력 노드(NOUT)로 출력되는 전류의 흐름이 유지되며, 전류의 흐름은 인덕터 전류(IL)로 나타난다. 인덕터(L)에 충전된 전하들이 감소함에 따라, 인덕터 전류(IL)는 점차 감소하는 것으로 나타날 수 있다.

제1 게이트 구동 신호(GD1)가 하이 레벨로 천이하고 그리고 제2 게이트 구동 신호(GD2)가 로우 레벨로 천이할 때, 제1 트랜지스터(12)는 턴-온 되고 제2 트랜지스터(13)는 턴-오프 된다. 스위치 노드(NSW)는 제1 트랜지스터(12)를 통해 입력 노드(NIN)에 연결되고, 스위치 전압(VSW)은 입력 전압(VIN)으로 상승할 수 있다.

이때, 인덕터(L)에 전하들이 충전될 수 있다. 인덕터(L)를 통해 출력 노드(NOUT)로 출력되는 전류의 흐름은 인덕터 전류(IL)로 나타날 수 있다. 인덕터(L)에 충전된 전하들이 증가함에 따라, 인덕터 전류(IL)는 점차 증가하는 것으로 나타날 수 있다.

스위치 전압(VSW)이 입력 전압(VIN)으로 상승할 때, 제1 왜곡(DT1) 및 제2 왜곡(DT2)이 발생할 수 있다. 예를 들어, 제1 왜곡(DT1)은 제2 트랜지스터(13)가 턴-오프 되는 것에 응답하여 생성될 수 있다. 제2 왜곡(DT2)은 제1 트랜지스터(12)가 턴-온 되는 것에 응답하여 생성될 수 있다. 특히, 제2 왜곡(DT2)은 고조파들(harmonics)을 포함할 수 있다.

제1 게이트 구동 신호(GD1)가 로우 레벨로 천이하고 그리고 제2 게이트 구동 신호(GD2)가 하이 레벨로 천이할 때, 제1 트랜지스터(12)는 턴-오프 되고 제2 트랜지스터(13)는 턴-온 될 수 있다. 스위치 노드(NSW)는 제2 트랜지스터(13)를 통해 접지 노드에 연결되고, 스위치 전압(VSW)은 접지 전압으로 낮아질 수 있다. 스위치 전압(VSW)이 접지 전압으로 낮아질 때, 제1 트랜지스터(12)의 턴-오프 또는 제2 트랜지스터(13)의 턴-온에 응답하여 제3 왜곡(DT3)이 발생할 수 있다.

제1 왜곡(DT1), 제2 왜곡(DT2), 그리고 제3 왜곡(DT3)은 제1 트랜지스터(12) 및 제2 트랜지스터(13)와 연관된 기생 인덕턴스 또는 기생 커패시턴스에 의해 발생할 수 있다.

제1 왜곡(DT1), 제2 왜곡(DT2), 그리고 제3 왜곡(DT3)은 제1 트랜지스터(12) 및 제2 트랜지스터(13)에 스트레스로 작용할 수 있다. 전압 변환기(10)가 동작하는 동안, 제1 왜곡(DT1), 제2 왜곡(DT2) 및 제3 왜곡(DT3)은 반복적으로 발생하며, 제1 트랜지스터(12) 및 제2 트랜지스터(13)에 지속적인 스트레스로 작용할 수 있다.

특히, 제2 왜곡(DT2)에 포함된 고조파들은 전자기 간섭(EMI)(Electro Magnetic Interference)으로 작용할 수 있다. 제1 왜곡(DT1), 제2 왜곡(DT2) 및 제3 왜곡(DT3)은 전압 변환기(10)의 신뢰성을 저해하며, 수명을 단축할 수 있다.

도 3은 다른 실시 예에 따른 전압 변환기(20)를 보여준다. 도 3을 참조하면, 전압 변환기(20)는 제1 트랜지스터(22), 제2 트랜지스터(23), 제1 구동기(24), 제2 구동기(25), 전압 공급기(26), 피드백 제어기(27), 펄스 폭 변조 신호(PWM) 생성기(28), 제어기(29), 인덕터(L), 출력 커패시터(COUT), 그리고 부스트 커패시터(CBST)를 포함한다.

제1 트랜지스터(22), 제2 트랜지스터(23), 제1 구동기(24), 제2 구동기(25), 전압 공급기(26), 피드백 제어기(27), 펄스 폭 변조 신호(PWM) 생성기(28), 제어기(29), 인덕터(L), 출력 커패시터(COUT), 그리고 부스트 커패시터(CBST)는 도 1을 참조하여 설명된 제1 트랜지스터(12), 제2 트랜지스터(13), 제1 구동기(14), 제2 구동기(15), 전압 공급기(16), 피드백 제어기(17), 펄스 폭 변조 신호(PWM) 생성기(18), 제어기(19), 인덕터(L), 출력 커패시터(COUT), 그리고 부스트 커패시터(CBST)와 동일하게 구성되고 그리고 동일하게 동작할 수 있다.

제1 트랜지스터(22), 제2 트랜지스터(23), 제1 구동기(24), 제2 구동기(25), 전압 공급기(26), 피드백 제어기(27), 펄스 폭 변조 신호 생성기(28), 그리고 제어기(29)는 반도체 칩(21)에 온-칩으로 구성될 수 있다. 제1 구동기(24), 제2 구동기(25), 전압 공급기(26), 피드백 제어기(27), 펄스 폭 변조 신호 생성기(28), 제어기(29), 그리고 부스트 커패시터(CBST)는 제1 트랜지스터(22) 및 제2 트랜지스터(23)의 동작들을 제어하는 스위치 제어기로 통칭될 수 있다.

도 1을 참조하여 설명된 바와 같이, 제1 트랜지스터(22)는 P형 트랜지스터로 대체될 수 있다. 제1 트랜지스터(22)가 P형 트랜지스터로 대체되면, 제1 트랜지스터(22)를 제어하는 제1 게이트 구동 신호(GD1)의 레벨들(예를 들어, 하이 레벨들 및 로우 레벨들)이 반전될 수 있다.

도 1에 도시된 것과 달리, 전압 변환기(20)는 스위치 노드(NSW)에 연결된 스너버(SNB)(snubber)를 더 포함할 수 있다. 스너버(SNB)는 스위치 노드(NSW) 및 접지 노드의 사이에 연결되는 커패시터(C) 및 저항(R)을 포함할 수 있다.

커패시터(C)는 제1 트랜지스터(22) 및 제2 트랜지스터(23)와 연관된 기생 인덕턴스 및 기생 커패시턴스와 함께 공진 주파수를 결정할 수 있다. 저항(R)은 고조파들의 전력을 소비하여 스위치 전압(VSW)의 진동을 줄이는 댐핑 저항(damping resistor)으로 기능할 수 있다.

커패시터(C) 및 저항(R)을 포함하는 스너버(SNB)를 스위치 노드(NSW)에 연결함으로써, 스위치 전압(VSW)의 왜곡들이 감소할 수 있다. 그러나 스너버(SNB)를 스위치 노드(NSW)에 연결하는 것은 전압 변환기(20)의 사이즈 및 비용을 증가시키는 단점을 갖는다.

스위치 전압(VSW)의 진동을 줄이는 다른 방법으로, 제1 게이트 구동 신호(GD1) 및 제2 게이트 구동 신호(GD2)가 천이할 때의 기울기를 낮추는 방법이 사용될 수 있다. 그러나 이러한 방법은 제1 구동기(24), 제2 구동기(25) 또는 제어기(29)에 천이의 기울기를 조절하기 위한 추가 구성 요소를 필요로 하며, 전압 변환기(20)의 사이즈 및 비용을 증가시킬 수 있다.

도 4는 전압 변환기(10 또는 20)의 제1 트랜지스터(12 또는 22) 또는 제2 트랜지스터(13 또는 23)로 사용될 수 있는 트랜지스터(TR)의 터미널들의 예들을 보여준다. 도 4를 참조하면, 트랜지스터(TR)는 게이트 터미널(G), 드레인 터미널(D), 소스 터미널(S), 바디 터미널(B), 그리고 기판 터미널(SUB)을 포함할 수 있다.

도 9 내지 도 12를 참조하여 후술되는 바와 같이, P형 기판의 내부에 N형 웰이 형성될 수 있다. P형 기판은 기판 터미널(SUB)에 연결될 수 있다. 통상적으로, 기판 터미널(SUB)은 접지 전압(GND)이 공급되는 접지 노드에 연결될 수 있다 N형 웰 또한 접지 전압으로 바이어스될 수 있다.

N형 웰의 내부에 P형 바디가 형성될 수 있다. P형 바디는 바디 터미널(B)과 연결될 수 있다. P형 바디와 인접하게, N형 소스 및 N형 드레인이 형성될 수 있다. N형 소스는 소스 터미널(S)과 연결되고, N형 드레인은 드레인 터미널(D)과 연결될 수 있다. 소스 터미널(S) 및 바디 터미널(B)은 공통으로 연결될 수 있다.

소스 터미널(S)과 기판 터미널(SUB)의 사이, 그리고 드레인 터미널(D)과 기판 터미널(SUB)의 사이에 N-P 역 바이어스 접합이 존재할 수 있다. 따라서, 소스 터미널(S)과 기판 터미널(SUB)은 전기적으로 분리되고, 소스 터미널(S)과 기판 터미널(SUB)의 사이에 제1 기생 커패시터(CPAR1)가 존재할 수 있다.

마찬가지로, 드레인 터미널(D)과 기판 터미널(SUB)은 전기적으로 분리되고, 드레인 터미널(D)과 기판 터미널(SUB)의 사이에 제2 기생 커패시터(CPAR2)가 존재할 수 있다.

트랜지스터(TR)에 내재된 제1 기생 커패시터(CPAR1) 및 제2 기생 커패시터(CPAR2)를 이용하여, 스너버가 구현될 수 있다. 트랜지스터(TR)의 제1 기생 커패시터(CPAR1) 및 제2 기생 커패시터(CPAR2)를 이용하여 스너버가 구현되면, 스너버를 위한 면적 및 비용이 감소할 수 있다.

도 5는 트랜지스터(TR)의 기생 커패시터들(CPAR1, CPAR2)을 이용하여 스너버를 구현한 예를 보여준다. 도 5를 참조하면, 기판 터미널(SUB)은 댐핑 저항(RDMP)을 통해 접지 노드에 연결될 수 있다. 댐핑 저항(RDMP)은 제1 기생 커패시터(CPAR1) 및 제2 기생 커패시터(CPAR2)와 함께 내장 스너버(ESNB)를 구성할 수 있다.

내장 스너버(ESNB)에 의해 억압되는 고조파들의 주파수는 수학식 1에 따라 결정될 수 있다.

수학식 1에서, f는 고조파들의 주파수이고, L은 트랜지스터(TR)와 연관된 기생 인덕턴스이고, C는 트랜지스터(TR)와 연관된 기생 커패시턴스, 예를 들어, 제1 및 제2 기생 커패시터들(CPAR1, CPAR2)의 커패시턴스들의 합일 수 있다. 즉, 내장 스너버(ESNB)에 의해 억압되는 고조파들의 주파수는 기생 인덕턴스 및 기생 커패시턴스에 의해 결정될 수 있다.

내장 스너버(ESNB)에 의해 억압되는 고조파들의 전력은 수학식 2로 나타날 수 있다.

수학식 2에서, P는 고조파들의 진폭이고, α는 공정에 의존하는 계수이고, R은 댐핑 저항(RDMP)의 저항값이고, ω는 수학식 1의 주파수(f)에 '2π'를 곱한 값일 수 있다. 즉, 억압될 고조파들의 주파수들이 결정된 때에, 억압된 고조파들의 전력은 댐핑 저항(RDMP)의 저항값에 의해 결정될 수 있다.

내장 스너버(ESNB)는 트랜지스터(TR)에 내장된 기생 커패시터를 이용하는 관점에서 명명된 것이며, 본 발명의 기술적 사상은 내장 스너버(ESNB)(embedded snubber)의 용어에 의해 한정되지 않는다.

도 6은 본 발명의 실시 예에 따른 전압 변환기(100)를 보여준다. 도 6을 참조하면, 전압 변환기(100)는 제1 트랜지스터(120), 제2 트랜지스터(130), 제1 구동기(140), 제2 구동기(150), 전압 공급기(160), 피드백 제어기(170), 펄스 폭 변조 신호(PWM) 생성기(180), 제어기(190), 인덕터(L), 출력 커패시터(COUT), 그리고 부스트 커패시터(CBST)를 포함한다.

제1 구동기(140), 제2 구동기(150), 전압 공급기(160), 피드백 제어기(170), 펄스 폭 변조 신호(PWM) 생성기(180), 제어기(190), 인덕터(L), 출력 커패시터(COUT), 그리고 부스트 커패시터(CBST)는 도 1을 참조하여 설명된 제1 구동기(14), 제2 구동기(15), 전압 공급기(16), 피드백 제어기(17), 펄스 폭 변조 신호(PWM) 생성기(18), 제어기(19), 인덕터(L), 출력 커패시터(COUT), 그리고 부스트 커패시터(CBST)와 동일하게 구성되고 그리고 동일하게 동작할 수 있다.

제1 트랜지스터(120), 제2 트랜지스터(130), 제1 구동기(140), 제2 구동기(150), 전압 공급기(160), 피드백 제어기(170), 펄스 폭 변조 신호 생성기(180), 그리고 제어기(190)는 반도체 칩(110)에 온-칩으로 구성될 수 있다. 제1 구동기(140), 제2 구동기(150), 전압 공급기(160), 피드백 제어기(170), 펄스 폭 변조 신호 생성기(180), 제어기(190), 그리고 부스트 커패시터(CBST)는 제1 트랜지스터(120) 및 제2 트랜지스터(130)의 동작들을 제어하는 스위치 제어기로 통칭될 수 있다.

도 1과 달리, 제2 트랜지스터(130)는 도 4를 참조하여 설명된 부호로 표시된다. 제2 트랜지스터(130)의 기판 터미널은 접지 노드에 직접 연결될 수 있다. 도 5를 참조하여 설명된 바와 같이, 제1 트랜지스터(120)의 기판 터미널은 제1 댐핑 저항(RDMP1)을 통해 접지 노드에 연결될 수 있다.

제1 댐핑 저항(RDMP1)은 제1 트랜지스터(120)의 기생 커패시턴스와 함께 내장 스너버를 구성할 수 있다. 제1 트랜지스터(120)의 기생 커패시턴스는 스위치 전압(VSW)의 고조파들 중에서 억압될 주파수 대역에 연관될 수 있다. 제1 댐핑 저항(RDMP1)은 고조파들의 전력들을 소비하여 고조파들을 억압할 수 있다.

도 7은 도 6의 전압 변환기(100) 내부의 전압들의 파형들의 예들을 보여준다. 도 6 및 도 7을 참조하면, 제1 게이트 구동 신호(GD1), 제2 게이트 구동 신호(GD2), 스위치 전압(VSW), 그리고 인덕터(L)를 통해 흐르는 인덕터 전류(IL)의 시간의 흐름에 따른 파형들이 도시된다.

도 2와 비교하면, 제2 왜곡(DT2)이 억압되는 것으로 나타난다. 본 발명의 실시 예에 따르면, 트랜지스터(TR)의 기판 터미널(SUB)에 댐핑 저항(RDMP)을 연결함으로써, 트랜지스터(TR)와 연관된 내장 스너버(ESNB)가 구현된다. 따라서, 별도로 스너버를 제공할 필요가 없어지고, 전압 변환기의 사이즈 및 비용이 감소한다. 또한, 스위치 전압(VSW)의 왜곡들을 억압함으로써, 전압 변환기(100)의 신뢰도 및 수명이 향상된다.

도 1을 참조하여 설명된 바와 같이, 제1 트랜지스터(120)는 P형 트랜지스터로 대체될 수 있다. 제1 트랜지스터(120)가 P형 트랜지스터로 대체되면, 제1 트랜지스터(120)를 제어하는 제1 게이트 구동 신호(GD1)의 레벨들(예를 들어, 하이 레벨들 및 로우 레벨들)이 반전될 수 있다.

도 8은 본 발명의 다른 실시 예에 따른 전압 변환기(200)를 보여준다. 도 8을 참조하면, 전압 변환기(200)는 제1 트랜지스터(220), 제2 트랜지스터(230), 제1 구동기(240), 제2 구동기(250), 전압 공급기(260), 피드백 제어기(270), 펄스 폭 변조 신호(PWM) 생성기(280), 제어기(290), 인덕터(L), 출력 커패시터(COUT), 그리고 부스트 커패시터(CBST)를 포함한다.

제1 구동기(240), 제2 구동기(250), 전압 공급기(260), 피드백 제어기(270), 펄스 폭 변조 신호(PWM) 생성기(280), 제어기(290), 인덕터(L), 출력 커패시터(COUT), 그리고 부스트 커패시터(CBST)는 도 1을 참조하여 설명된 제2 트랜지스터(13), 제1 구동기(14), 제2 구동기(15), 전압 공급기(16), 피드백 제어기(17), 펄스 폭 변조 신호(PWM) 생성기(18), 제어기(19), 인덕터(L), 출력 커패시터(COUT), 그리고 부스트 커패시터(CBST)와 동일하게 구성되고 그리고 동일하게 동작할 수 있다.

제1 트랜지스터(220), 제2 트랜지스터(230), 제1 구동기(240), 제2 구동기(250), 전압 공급기(260), 피드백 제어기(270), 펄스 폭 변조 신호 생성기(280), 그리고 제어기(290)는 반도체 칩(210)에 온-칩으로 구성될 수 있다. 제1 구동기(240), 제2 구동기(250), 전압 공급기(260), 피드백 제어기(270), 펄스 폭 변조 신호 생성기(280), 제어기(290), 그리고 부스트 커패시터(CBST)는 제1 트랜지스터(220) 및 제2 트랜지스터(230)의 동작들을 제어하는 스위치 제어기로 통칭될 수 있다.

제1 트랜지스터(220)는 도 5 및 도 6을 참조하여 설명된 바와 같이 제1 댐핑 저항(RDMP1)과 함께 내장 스너버(ESNB)(도 5 참조)를 구성할 수 있다. 또한, 제2 트랜지스터(230)는 도 5를 참조하여 설명된 바와 같이 제2 댐핑 저항(RDMP2)과 함께 내장 스너버(ESNB)를 구성할 수 있다. 제2 트랜지스터(230)의 기판 터미널(SUB)은 제2 댐핑 저항(RDMP2)을 통해 접지 노드에 연결될 수 있다.

제2 트랜지스터(230)로 내장 스너버를 구성함으로써, 도 7을 참조하여 설명된 제1 왜곡(DT1) 및 제3 왜곡(DT3)과 같이, 제2 트랜지스터(230)로 인해 발생하는 왜곡들이 억압될 수 있다. 따라서, 전압 변환기(200)의 사이즈 및 비용이 감소하고, 신뢰도 및 수명이 향상될 수 있다.

도 9는 제1 트랜지스터(120 또는 220) 또는 제2 트랜지스터(130 또는 230)로 사용될 수 있는 도 4 또는 도 5에 도시된 트랜지스터(TR)의 예시적인 평면도(TRa)를 보여준다. 도 10은 도 9의 평면도(TRa)의 I-I' 선에 따른 단면도를 보여준다.

도 9 및 도 10을 참조하면, 제1 P형 영역(P1)은 기판일 수 있다. 제1 P형 영역(P1)의 내부에 제1 N형 영역(N1)이 형성될 수 있다. 제1 N형 영역(N1)은 N형 매립층(NBL)(N buried layer)일 수 있다. 또한, 제1 P형 영역(P1)의 내부에서 제1 N형 영역(N1)의 주변에 제2 P형 영역(P2)이 형성될 수 있다. 제2 P형 영역(P2)은 P형 매립층(PBL)(P buried layer)일 수 있다.

제1 P형 영역(P1)의 내부에서, 제1 N형 영역(N1) 및 제2 P형 영역(P2)의 위에 제3 P형 영역(P3)이 형성될 수 있다. 제3 P형 영역(P3)은 제3_1 P형 영역(P3_1) 및 제3_2 P형 영역(P3_2)을 포함할 수 있다. 제3_1 P형 영역(P3_1)은 고전압 P웰(HVPW)(High Voltage P Well) 또는 P형 에피층(P epitaxial layer)일 수 있다. 제3_2 P형 영역(P3_2)은 기판 터미널에 연결될 수 있다.

제3_1 P형 영역(P3_1)의 내부에 제2 N형 영역(N2)이 형성될 수 있다. 제2 N형 영역은 N형 에피층(N epitaxial layer) 또는 N형 웰일 수 있다. 제2 N형 영역(N2)의 위에 제1 게이트(G1) 및 제2 게이트(G2)가 제공될 수 있다. 제1 게이트(G1) 및 제2 게이트(G2)는 제2 N형 영역(N2)과 전기적으로 분리될 수 있다.

제1 게이트(G1) 및 제2 게이트(G2)의 사이에서, 제2 N형 영역(N2)의 내부에 제4 P형 영역(P4)이 형성될 수 있다. 제4 P형 영역(P4)은 P형 바디일 수 있다. 제4 P형 영역(P4)의 내부에 제3 N형 영역(N3) 및 제4 N형 영역(N4)이 형성될 수 있다. 제3 N형 영역(N3) 및 제4 N형 영역(N4)은 소스 터미널 또는 드레인 터미널과 연결될 수 있다.

제3 N형 영역(N3) 및 제4 N형 영역(N4)의 사이에서, 제4 P형 영역(P4)의 내부에 제5 P형 영역(P5)이 형성될 수 있다. 제5 P형 영역(P5)은 바디 터미널과 연결될 수 있다. 제2 N형 영역(N2)의 내부에서, 제4 P형 영역(P4)을 사이에 두고 제5 N형 영역(N5) 및 제6 N형 영역(N6)이 형성될 수 있다.

제5 N형 영역(N5)은 제5_1 N형 영역(N5_1) 및 제5_2 N형 영역(N5_2)을 포함할 수 있다. 제5_1 N형 영역(N5_1)은 드레인 터미널 또는 소스 터미널과 연결될 수 있다. 제5_2 N형 영역(N5_2)은 N형 드리프트(drift) 영역일 수 있다. 제6 N형 영역(N6)은 제6_1 N형 영역(N6_1) 및 제6_2 N형 영역(N6_2)을 포함할 수 있다. 제6_1 N형 영역(N6_1)은 드레인 터미널 또는 소스 터미널과 연결될 수 있다. 제6_2 N형 영역(N6_2)은 N형 드리프트(drift) 영역일 수 있다.

제2 N형 영역(N2)의 내부에서, 제3 내지 제6 N형 영역들(N3~N6), 그리고 제4 및 제5 P형 영역들(P4, P5)을 둘러싸는 제6 P형 영역(P6)이 형성될 수 있다. 제6 P형 영역(P6)은 P형 가드 링(guardring)일 수 있다. 제6 P형 영역(P6)은 접지 전압으로 바이어스될 수 있다. 제2 N형 영역(N2)의 내부에서, 제6 P형 영역의 하부에 제6a P형 영역(P6a)이 선택적으로 형성될 수 있다. 제6a P형 영역(P6a)은 P형 고전압 웰일 수 있다.

제2 N형 영역(N2)의 내부에서, 제6 P형 영역(P6)을 둘러싸는 제7 N형 영역(N7)이 형성될 수 있다. 제7 N형 영역(N7)은 N형 가드 링일 수 있다. 제7 N형 영역(N7)은 접지 전압으로 바이어스될 수 있다. 제7 N형 영역(N7)을 통해, 제2 N형 영역(N2) 또한 접지 전압으로 바이어스될 수 있다.

도 5, 도 9 및 도 10을 참조하면, 제5 N형 영역(N5) 및 제6 N형 영역(N6)은 트랜지스터(TR)의 소스 터미널(S) 또는 드레인 터미널(D)에 대응할 수 있다. 제1 P형 영역(P1)은 기판 터미널(SUB)에 대응할 수 있다. 제5 N형 영역(N5)과 제1 P형 영역(P1)의 사이, 그리고 제6 N형 영역(N6)과 제1 P형 영역(P1) 사이의 커패시턴스는 제1 기생 커패시터(CPAR1) 또는 제2 기생 커패시터(CPAR2)의 커패시턴스일 수 있다.

제3 N형 영역(N3) 및 제4 N형 영역(N4)은 드레인 터미널(D) 또는 소스 터미널(S)에 대응할 수 있다. 제1 P형 영역(P1)은 기판 터미널(SUB)에 대응할 수 있다. 제3 N형 영역(N3)과 제1 P형 영역(P1)의 사이, 그리고 제4 N형 영역(N4)과 제1 P형 영역(P1) 사이의 커패시턴스는 제2 기생 커패시터(CPAR2) 또는 제1 기생 커패시터l으PAR1)의 커패시턴스일 수 있다.

제3_2 P형 영역(P3_2)과 접지 노드의 사이에 댐핑 저항(RDMP)을 연결함으로써, 트랜지스터(TR)에서 내장 스너버(ESNB)가 구성될 수 있다. 예시적으로, 제3_2 P형 영역(P3_2)은 메탈 층과 연결되고, 메탈 층을 통해 다른 활성 영역 상의 저항으로 라우팅 될 수 있다. 예시적으로, 트랜지스터(TR)는 NLDMOS(N Lateral Double diffusion Metal Oxide Silicon) 트랜지스터일 수 있다.

도 11은 제1 트랜지스터(120 또는 220) 또는 제2 트랜지스터(130 또는 230)로 사용될 수 있는 도 4 또는 도 5에 도시된 트랜지스터(TR)의 다른 예시적인 평면도(TRb)를 보여준다. 도 12는 도 11의 평면도(TRb)의 II-II' 선에 따른 단면도를 보여준다.

도 11 및 도 12를 참조하면, 제1 P형 영역(P1)은 기판일 수 있다. 제1 P형 영역(P1)의 내부에 제1 N형 영역(N1)이 형성될 수 있다. 제1 N형 영역(N1)은 N형 매립층(NBL)(N buried layer)일 수 있다. 또한, 제1 P형 영역(P1)의 내부에서 제1 N형 영역(N1)의 주변에 제2 P형 영역(P2)이 형성될 수 있다. 제2 P형 영역(P2)은 P형 매립층(PBL)(P buried layer)일 수 있다.

제3_1 P형 영역(P3_1)의 내부에 제2 N형 영역(N2)이 형성될 수 있다. 제2 N형 영역(N2)은 제2_1 N형 영역(N2_1), 제2_2 N형 영역(N2_2), 그리고 제2_3 N형 영역(N2_3)을 포함할 수 있다. 제2_1 N형 영역(N2_1)은 N형 에피층(N epitaxial layer) 또는 N형 웰일 수 있다. 제2_2 N형 영역(N2_2)은 가드 링일 수 있다. 제2_2 N형 영역(N2_2)은 접지 전압으로 바이어스될 수 있다. 제2_3 N형 영역(N2_3)은 제2_2 N형 영역의 하부에 형성되는 N형 드리프트 영역일 수 있다.

제2_1 N형 영역(N2_1)의 내부에 제4 P형 영역(P4)이 형성될 수 있다. 제4 P형 영역(P4)은 고전압 P웰 또는 P형 에피층일 수 있다. 제4 P형 영역(P4)의 위에 제1 게이트(G1) 및 제2 게이트(G2)가 제공될 수 있다. 제1 게이트(G1) 및 제2 게이트(G2)는 제4 P형 영역(P4)과 전기적으로 분리될 수 있다.

제4 P형 영역(P4)의 내부에서, 제1 게이트(G1) 및 제2 게이트(G2)의 사이에 제3 N형 영역(N3)이 형성될 수 있다. 제3 N형 영역(N3)의 하부에 제4 N형 영역(N4)이 형성될 수 있다. 제4 N형 영역(N4)은 N형 드리프트 영역일 수 있다. 제3 N형 영역(N3)의 내부에 제5 N형 영역(N5)이 형성될 수 있다. 제5 N형 영역(N5)은 소스 터미널 또는 드레인 터미널에 연결될 수 있다.

제4 P형 영역(P4)의 내부에서, 제5 N형 영역(N5)을 사이에 두고 제4 P형 영역(P4) 및 제5 P형 영역(P5)이 형성될 수 있다. 제4 P형 영역(P4)은 제4_1 P형 영역(P4_1) 및 제4_1 P형 영역(P4_1) 내부의 제4_2 P형 영역(P4_2)을 포함할 수 있다.

제4_1 P형 영역(P4_1)은 P형 바디일 수 있다. 제4_2 P형 영역(P4_2)은 바디 터미널에 연결될 수 있다. 제4_1 P형 영역(P4_1)의 내부에 제6 N형 영역(N6)이 형성될 수 있다. 제6 N형 영역(N6)은 드레인 터미널 또는 소스 터미널에 연결될 수 있다.

제5 P형 영역(P5)은 제5_1 P형 영역(P5_1) 및 제5_1 P형 영역(P5_1) 내부의 제5_2 P형 영역(P5_2)을 포함할 수 있다. 제5_1 P형 영역(P5_1)은 P형 바디일 수 있다. 제5_2 P형 영역(P5_2)은 바디 터미널에 연결될 수 있다. 제5_1 P형 영역(P5_1)의 내부에 제7 N형 영역(N7)이 형성될 수 있다. 제7 N형 영역(N7)은 드레인 터미널 또는 소스 터미널에 연결될 수 있다.

도 5, 도 11 및 도 12를 참조하면, 제5 N형 영역(N5)은 트랜지스터(TR)의 소스 터미널(S) 또는 드레인 터미널(D)에 대응할 수 있다. 제1 P형 영역(P1)은 기판 터미널(SUB)에 대응할 수 있다. 제5 N형 영역(N5)과 제1 P형 영역(P1)의 사이, 그리고 제6 N형 영역(N6)과 제1 P형 영역(P1) 사이의 커패시턴스는 제1 기생 커패시터(CPAR1) 또는 제2 기생 커패시터(CPAR2)의 커패시턴스일 수 있다.

제6 N형 영역(N6) 및 제7 N형 영역(N7)은 드레인 터미널(D) 또는 소스 터미널(S)에 대응할 수 있다. 제1 P형 영역(P1)은 기판 터미널(SUB)에 대응할 수 있다. 제6 N형 영역(N6)과 제1 P형 영역(P1)의 사이, 그리고 제7 N형 영역(N7)과 제1 P형 영역(P1) 사이의 커패시턴스는 제2 기생 커패시터(CPAR2) 또는 제1 기생 커패시터l으PAR1)의 커패시턴스일 수 있다.

제3_2 P형 영역(P3_2)과 접지 노드의 사이에 댐핑 저항(RDMP)을 연결함으로써, 트랜지스터(TR)에서 내장 스너버(ESNB)가 구성될 수 있다. 예시적으로, 제3_2 P형 영역(P3_2)은 메탈 층과 연결되고, 메탈 층을 통해 다른 활성 영역 상의 저항으로 라우팅 될 수 있다. 예시적으로, 트랜지스터(TR)는 고립된(isolated) NLDMOS(N Lateral Double diffusion Metal Oxide Silicon) 트랜지스터일 수 있다.

도 13은 본 발명의 또 다른 실시 예에 따른 전압 변환기(300)를 보여준다. 도 13을 참조하면, 전압 변환기(300)는 제1 트랜지스터(320), 제2 트랜지스터(330), 제1 구동기(340), 제2 구동기(350), 전압 공급기(360), 피드백 제어기(370), 펄스 폭 변조 신호(PWM) 생성기(380), 제어기(390), 인덕터(L), 출력 커패시터(COUT), 그리고 부스트 커패시터(CBST)를 포함한다.

제1 구동기(340), 제2 구동기(350), 전압 공급기(360), 피드백 제어기(370), 펄스 폭 변조 신호(PWM) 생성기(380), 제어기(390), 인덕터(L), 출력 커패시터(COUT), 그리고 부스트 커패시터(CBST)는 도 1을 참조하여 설명된 제1 구동기(14), 제2 구동기(15), 전압 공급기(16), 피드백 제어기(17), 펄스 폭 변조 신호(PWM) 생성기(18), 제어기(19), 인덕터(L), 출력 커패시터(COUT), 그리고 부스트 커패시터(CBST)와 동일하게 구성되고 그리고 동일하게 동작할 수 있다.

제1 트랜지스터(320), 제2 트랜지스터(330), 제1 구동기(340), 제2 구동기(350), 전압 공급기(360), 피드백 제어기(370), 펄스 폭 변조 신호 생성기(380), 그리고 제어기(390)는 반도체 칩(310)에 온-칩으로 구성될 수 있다. 제1 구동기(340), 제2 구동기(350), 전압 공급기(360), 피드백 제어기(370), 펄스 폭 변조 신호 생성기(380), 제어기(390), 그리고 부스트 커패시터(CBST)는 제1 트랜지스터(320) 및 제2 트랜지스터(330)의 동작들을 제어하는 스위치 제어기로 통칭될 수 있다.

도 8을 참조하여 설명된 바와 같이, 제1 트랜지스터(320)의 기판 터미널은 제1 댐핑 저항(RDMP1)에 연결되고, 제2 트랜지스터(330)의 기판 터미널은 제2 댐핑 저항(RDMP2)에 연결될 수 있다. 제1 댐핑 저항(RDMP1)은 가변 저항을 포함할 수 있다. 제2 댐핑 저항(RDMP2)은 가변 저항을 포함할 수 있다.

제어기(390)는 제1 댐핑 저항(RDMP1) 및 제2 댐핑 저항(RDMP2)의 저항값들을 각각 조절하기 위한 제1 코드(CODE1) 및 제2 코드(CODE2)를 생성하도록 더 구성될 수 있다.

도 14는 제1 댐핑 저항(RDMP1) 또는 제2 댐핑 저항(RDMP2)일 수 있는 가변 저항의 예를 보여준다. 도 13 및 도 14를 참조하면, 가변 저항(RDMP1/RDMP2)은 제1 내지 제n 저항들(R1~Rn) 및 제1 내지 제n 저항 트랜지스터들(TRR1~TRRn)을 포함할 수 있다.

제1 내지 제n 저항들(R1~Rn) 각각은 제1 내지 제n 저항 트랜지스터들(TRR1~TRRn) 중 대응하는 트랜지스터와 쌍을 이룰 수 있다. 각 쌍에서, 저항 및 트랜지스터들은 직렬 연결될 수 있다. 제1 터미널(T1) 및 제2 터미널(T2)의 사이에서, 저항 및 트랜지스터의 쌍들은 병렬로 연결될 수 있다.

제1 터미널(T1)은 기판 노드 또는 접지 노드에 연결될 수 있다. 제2 터미널(T2)은 접지 노드 또는 기판 노드에 연결될 수 있다. 제1 내지 제n 저항 트랜지스터들(TRR1~TRRn)은 제1 코드(CODE1) 및 제2 코드(CODE2) 중에서 대응하는 코드(CODE1/CODE2)에 의해 제어될 수 있다.

특정한 트랜지스터가 턴-온 되면, 특정한 트랜지스터와 쌍을 이루는 대응하는 저항의 저항값이 댐핑 저항(RDMP1/RDMP2)에 반영될 수 있다. 특정한 트랜지스터가 턴-오프 되면, 특정한 트랜지스터와 쌍을 이루는 대응하는 저항의 저항값이 댐핑 저항(RDMP1/RDMP2)에 반영되지 않을 수 있다.

코드(CODE1/CODE2)를 통해 제1 내지 제n 저항 트랜지스터들(TRR1~TRRn)을 제어함으로써, 댐핑 저항(RDMP1/RDMP2)의 저항값이 조절될 수 있다. 즉, 수학식 2에 기반하여, 억압될 고조파들의 억압 정도가 조절될 수 있다.

예시적으로, 도 2를 참조하여 설명된 바와 같이, 전압 변환기(300)의 제2 트랜지스터(330)에 제2 댐핑 저항(RDMP2)이 제공되지 않을 수 있다. 또한, 도 1을 참조하여 설명된 바와 같이, 전압 변환기(300)의 제1 트랜지스터(320)는 P형 트랜지스터로 대체될 수 있다.

도 15는 본 발명의 또 다른 실시 예에 따른 전압 변환기(400)를 보여준다. 도 15를 참조하면, 전압 변환기(400)는 제1 트랜지스터(420), 제2 트랜지스터(430), 제1 구동기(440), 제2 구동기(450), 전압 공급기(460), 피드백 제어기(470), 펄스 폭 변조 신호(PWM) 생성기(480), 제어기(490), 인덕터(L), 출력 커패시터(COUT), 그리고 부스트 커패시터(CBST)를 포함한다.

제1 구동기(440), 제2 구동기(450), 전압 공급기(460), 피드백 제어기(470), 펄스 폭 변조 신호(PWM) 생성기(480), 제어기(490), 인덕터(L), 출력 커패시터(COUT), 그리고 부스트 커패시터(CBST)는 도 1을 참조하여 설명된 제1 구동기(14), 제2 구동기(15), 전압 공급기(16), 피드백 제어기(17), 펄스 폭 변조 신호(PWM) 생성기(18), 제어기(19), 인덕터(L), 출력 커패시터(COUT), 그리고 부스트 커패시터(CBST)와 동일하게 구성되고 그리고 동일하게 동작할 수 있다.

제1 트랜지스터(420), 제2 트랜지스터(430), 제1 구동기(440), 제2 구동기(450), 전압 공급기(460), 피드백 제어기(470), 펄스 폭 변조 신호 생성기(480), 그리고 제어기(490)는 반도체 칩(410)에 온-칩으로 구성될 수 있다. 제1 구동기(440), 제2 구동기(450), 전압 공급기(460), 피드백 제어기(470), 펄스 폭 변조 신호 생성기(480), 제어기(490), 그리고 부스트 커패시터(CBST)는 제1 트랜지스터(420) 및 제2 트랜지스터(430)의 동작들을 제어하는 스위치 제어기로 통칭될 수 있다.

도 15에서, 제1 트랜지스터(420)의 기판 터미널은 제1 조절 커패시터(CADJ1) 및 제1 댐핑 저항(RDMP1)을 통해 접지 노드에 연결될 수 있다. 제1 조절 커패시터(CADJ1)는 가변 커패시터일 수 있다. 제1 댐핑 저항(RDMP1)은 가변 저항일 수 있다.

마찬가지로, 제2 트랜지스터(430)의 기판 터미널은 제2 조절 커패시터(CADJ2) 및 제2 댐핑 저항(RDMP2)을 통해 접지 노드에 연결될 수 있다. 제2 조절 커패시터(CADJ2)는 가변 커패시터일 수 있다. 제2 댐핑 저항(RDMP2)은 가변 저항일 수 있다.

제어기(490)는 제1 조절 커패시터(CADJ1)의 커패시턴스 및 제1 댐핑 저항(RDMP1)의 저항값을 조절하기 위한 제1 코드(CODE1)를 생성할 수 있다. 제1 코드(CODE1)는 제1 조절 커패시터(CADJ1) 및 제1 댐핑 저항(RDMP1)을 공통으로 제어하거나 또는 분할되어 제1 조절 커패시터(CADJ1) 및 제1 댐핑 저항(RDMP1)을 제어할 수 있다.

제어기(490)는 제2 조절 커패시터(CADJ2)의 커패시턴스 및 제2 댐핑 저항(RDMP2)의 저항값을 조절하기 위한 제2 코드(CODE2)를 생성할 수 있다. 제2 코드(CODE2)는 제2 조절 커패시터(CADJ2) 및 제2 댐핑 저항(RDMP2)을 공통으로 제어하거나 또는 분할되어 제2 조절 커패시터(CADJ2) 및 제2 댐핑 저항(RDMP2)을 제어할 수 있다.

도 16은 제1 조절 커패시터(CADJ1) 및 제1 댐핑 저항(RDMP1) 또는 제2 조절 커패시터(CADJ2) 및 제2 댐핑 저항(RDMP2)일 수 있는 가변 커패시터(VC) 및 가변 저항(VR)의 예를 보여준다. 도 15 및 도 16을 참조하면, 가변 커패시터(VC)는 제1 내지 제m 커패시터들(C1~Cm) 및 제1 내지 제m 커패시터 트랜지스터들(TRC1~TRCm)을 포함할 수 있다.

제1 내지 제m 커패시터들(C1~Cm) 각각은 제1 내지 제m 커패시터 트랜지스터들(TRC1~TRCm) 중 대응하는 트랜지스터와 쌍을 이룰 수 있다. 각 쌍에서, 커패시터 및 트랜지스터들은 직렬 연결될 수 있다. 제1 터미널(T1) 및 가변 저항(VR)의 사이에서, 커패시터 및 트랜지스터의 쌍들은 병렬로 연결될 수 있다.

가변 저항(VR)은 제1 내지 제n 저항들(R1~Rn) 및 제1 내지 제n 저항 트랜지스터들(TRR1~TRRn)을 포함할 수 있다. 가변 커패시터(VC) 및 제2 터미널(T2)의 사이에서, 가변 저항(VR)은 도 14를 참조하여 설명된 것과 동일하게 구성될 수 있다.

제1 터미널(T1)은 기판 노드 또는 접지 노드에 연결될 수 있다. 제2 터미널(T2)은 접지 노드 또는 기판 노드에 연결될 수 있다. 제1 내지 제m 커패시터 트랜지스터들(TRC1~TRCm)은 제1 코드(CODE1) 중 대응하는 코드(CODE1a) 또는 제2 코드(CODE2) 중에서 대응하는 코드(CODE2a)에 의해 제어될 수 있다. 제1 내지 제n 저항 트랜지스터들(TRR1~TRRn)은 제1 코드(CODE1) 중 대응하는 코드(CODE1b) 또는 제2 코드(CODE2) 중에서 대응하는 코드(CODE2b)에 의해 제어될 수 있다.

특정한 커패시터 트랜지스터가 턴-온 되면, 특정한 커패시터 트랜지스터와 쌍을 이루는 대응하는 커패시터의 커패시턴스가 제1 및 제2 기생 커패시터들(CPAR1, CPAR2)(도 4 및 도 5 참조)의 커패시턴스들에 추가적으로 반영될 수 있다. 특정한 커패시터 트랜지스터가 턴-오프 되면, 특정한 커패시터 트랜지스터와 쌍을 이루는 대응하는 커패시터의 커패시턴스가 제1 및 제2 기생 커패시터들(CPAR1, CPAR2)에 반영되지 않을 수 있다.

코드(CODE1a/CODE2a)를 통해 제1 내지 제m 커패시터 트랜지스터들(TRC1~TRCm)을 제어함으로써, 제1 트랜지스터(420) 또는 제2 트랜지스터(430)와 연관된 커패시턴스가 조절될 수 있다. 즉, 수학식 1에 기반하여, 억압될 고조파들의 주파수가 조절될 수 있다. 또한, 커패시턴스를 조절하는 것은 수학식 2에 기반하여, 고조파들의 억압 정도에 영향을 줄 수 있다.

또한, 도 14를 참조하여 설명된 바와 같이, 코드(CODE1b 또는 CODE2b)를 이용하여 가변 저항(VR)의 저항값을 조절함으로써, 수학식 2에 기반하여, 억압될 고조파들의 억압 정도가 조절될 수 있다. 즉, 본 발명의 실시 예에 따른 전압 변환기(400)는 억압 대상인 고조파들의 주파수, 그리고 고조파들의 억압 정도를 자유롭게 조절할 수 있다.

예시적으로, 도 2를 참조하여 설명된 바와 같이, 전압 변환기(300)의 제2 트랜지스터(330)에 제2 댐핑 저항(RDMP2) 또는 제2 조절 커패시터(CADJ2)가 제공되지 않을 수 있다. 제1 트랜지스터(420) 및 제2 트랜지스터(430)의 각각에서, 댐핑 저항 및 조절 커패시터 중 하나만 제공될 수도 있다. 또한, 도 1을 참조하여 설명된 바와 같이, 전압 변환기(300)의 제1 트랜지스터(320)는 P형 트랜지스터로 대체될 수 있다.

도 15 및 도 16에서, 제1 조절 커패시터(CADJ1) 및 제2 조절 커패시터(CADJ2)는 가변 커패시터인 것으로 도시되었다. 그러나 제1 조절 커패시터(CADJ1) 및 제2 조절 커패시터(CADJ2) 중 적어도 하나는 고정된 커패시턴스를 갖는 고정 커패시터일 수 있다.

도 17은 본 발명의 또 다른 실시 예에 따른 전압 변환기(500)를 보여준다. 도 17을 참조하면, 전압 변환기(500)는 제1 트랜지스터(520), 제2 트랜지스터(530), 제1 구동기(540), 제2 구동기(550), 전압 공급기(560), 피드백 제어기(570), 펄스 폭 변조 신호(PWM) 생성기(580), 제어기(590), 인덕터(L), 출력 커패시터(COUT), 그리고 부스트 커패시터(CBST)를 포함한다.

제1 구동기(540), 제2 구동기(550), 전압 공급기(560), 피드백 제어기(570), 펄스 폭 변조 신호(PWM) 생성기(580), 그리고 제어기(590)는 도 1을 참조하여 설명된 제1 구동기(14), 제2 구동기(15), 전압 공급기(16), 피드백 제어기(17), 펄스 폭 변조 신호(PWM) 생성기(18), 그리고 제어기(19)와 동일하게 구성되고 그리고 동일하게 동작할 수 있다.

제1 트랜지스터(520)는 출력 전압(VOUT)이 출력되는 출력 노드(NOUT)와 스위치 노드(NSW)의 사이에 연결될 수 있다. 제2 트랜지스터(530)는 스위치 노드(NSW)와 접지 노드의 사이에 연결될 수 있다. 부스트 커패시터(CBST)는 스위치 노드(NSW)와 전압 공급기(560) 및 제1 구동기(540)의 사이에 연결될 수 있다.

인덕터(L)는 입력 전압(VIN)이 입력되는 입력 노드(NIN)와 스위치 노드(NSW)의 사이에 연결될 수 있다. 출력 커패시터(COUT)는 출력 노드(NOUT)와 접지 노드의 사이에 연결될 수 있다. 전압 변환기(500)는 입력 전압(VIN)을 승압하여 출력 전압(VOUT)으로 출력하는 부스트(boost) 변환기일 수 있다.

도 8을 참조하여 설명된 바와 같이, 제1 트랜지스터(520)의 기판 터미널은 제1 댐핑 저항(RDMP1)을 통해 접지 노드에 연결되고, 제2 트랜지스터(530)의 기판 터미널은 제2 댐핑 저항(RDMP2)을 통해 접지 노드에 연결될 수 있다. 제1 댐핑 저항(RDMP1) 및 제2 댐핑 저항(RDMP2)은 고정된 저항값을 갖는 고정 저항 또는 가변 저항일 수 있다.

제어기(590)는 제1 댐핑 저항(RDMP1) 및 제2 댐핑 저항(RDMP2)의 저항값들을 각각 조절하기 위한 제1 코드(CODE1) 및 제2 코드(CODE2)를 생성하도록 구성될 수 있다.

예시적으로, 도 15를 참조하여 설명된 바와 같이, 제1 트랜지스터(520) 및 제2 트랜지스터(530)의 각각의 기판 터미널은 조절 커패시터 및 댐핑 저항을 통해 접지 노드에 연결될 수 있다. 조절 커패시터는 고정 커패시턴스를 갖는 고정 커패시터 또는 가변 커패시터일 수 있다.

예시적으로, 도 6을 참조하여 설명된 바와 같이, 제2 트랜지스터(530)에 제2 댐핑 저항(RDMP2)은 제공되지 않을 수 있다. 제1 댐핑 저항(RDMP1) 및 제2 댐핑 저항(RDMP2) 중 적어도 하나는 고정된 저항값을 갖는 고정 저항일 수 있다.

제1 트랜지스터(520), 제2 트랜지스터(530), 제1 구동기(540), 제2 구동기(550), 전압 공급기(560), 피드백 제어기(570), 펄스 폭 변조 신호 생성기(580), 그리고 제어기(590)는 반도체 칩(510)에 온-칩으로 구성될 수 있다. 제1 구동기(540), 제2 구동기(550), 전압 공급기(560), 피드백 제어기(570), 펄스 폭 변조 신호 생성기(580), 제어기(590), 그리고 부스트 커패시터(CBST)는 제1 트랜지스터(520) 및 제2 트랜지스터(530)의 동작들을 제어하는 스위치 제어기로 통칭될 수 있다.

상술된 바와 같이, 본 발명의 실시 예에 따른 전압 변환기는 트랜지스터의 기생 커패시터를 이용하여 내장 스너버(ESNB)를 구현할 수 있다. 따라서, 전압 변환기의 비용 및 사이즈를 줄이면서, 전압 변환기의 신뢰도 및 수명을 늘리는 것이 가능하다.

상술된 바와 같이, 제1, 제2, 제3 등의 용어들을 사용하여 전압 변환기(100, 200, 300, 400, 또는 500)의 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.

상술된 실시 예들에서, 블록들을 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. 블록들은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, 블록들은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP (Intellectual Property)를 포함할 수 있다.

상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

10, 20, 100, 200, 300, 400, 500: 전압 변환기
11, 21, 110, 210, 310, 410, 510: 반도체 칩
12, 22, 120, 220, 320, 420, 520: 제1 트랜지스터
13, 23, 130, 230, 330, 430, 530: 제2 트랜지스터
14, 24, 140, 240, 340, 440, 540: 제1 구동기
15, 25, 150, 250, 350, 450, 550: 제2 구동기
16, 26, 160, 260, 360, 460, 560: 전압 공급기
17, 27, 170, 270, 370, 470, 570: 피드백 제어기
18, 28, 180, 280, 380, 480, 580: 펄스 폭 변조 신호 생성기
19, 29, 190, 290, 390, 490, 590: 제어기
CBST: 부스트 커패시터
L: 인덕터
COUT: 출력 커패시터
SNB: 스너버
ESNB: 내장 스너버
RDMP: 댐핑 저항

Claims

제1 저항;
출력 노드와 스위치 노드의 사이에 연결되는 인덕터;
상기 출력 노드와 접지 노드의 사이에 연결되는 출력 커패시터;
입력 노드와 상기 스위치 노드의 사이에 연결되는 제1 트랜지스터;
상기 스위치 노드와 상기 접지 노드의 사이에 연결되는 제2 트랜지스터; 그리고
상기 제1 트랜지스터 및 상기 제2 트랜지스터를 제어하도록 구성되는 스위치 제어기를 포함하고,
상기 제1 트랜지스터는:
상기 스위치 제어기에 연결되는 게이트 터미널;
상기 입력 노드에 연결되며, 소스 또는 드레인으로 기능하는 제1 터미널;
상기 스위치 노드에 연결되며, 드레인 또는 소스로 기능하는 제2 터미널;
상기 스위치 노드에 연결되는 바디 터미널; 그리고
상기 제1 저항을 통해 상기 접지 노드에 연결되는 기판 터미널을 포함하는 전압 변환기.
제1항에 있어서,
상기 제1 트랜지스터는 N형 트랜지스터 또는 P형 트랜지스터를 포함하는 전압 변환기.
제1항에 있어서,
상기 제1 저항은 상기 제1 트랜지스터의 상기 기판 터미널과 상기 제1 트랜지스터의 상기 제1 터미널 사이의 제1 기생 커패시턴스 및 상기 제1 트랜지스터의 상기 기판 터미널과 상기 제1 트랜지스터의 상기 제2 터미널 사이의 제2 기생 커패시턴스와 함께 상기 스위치 노드의 전압의 고조파들을 억제하는 스너버(snubber)로 기능하는 전압 변환기.
제3항에 있어서,
상기 제1 저항은 가변 저항을 포함하고, 상기 가변 저항의 저항값에 따라 상기 고조파들이 억제되는 정도가 조절되는 전압 변환기.
제1항에 있어서,
상기 제1 트랜지스터의 상기 기판 터미널과 상기 제1 저항의 사이에 상기 제1 저항과 직렬 연결되는 커패시터를 더 포함하는 전압 변환기.
제5항에 있어서,
상기 커패시터는 가변 커패시터를 포함하고, 상기 가변 커패시터의 커패시턴스에 따라 상기 스위치 노드에서 억제되는 고조파들의 중심 주파수가 조절되는 전압 변환기.
제1항에 있어서,
제2 저항을 더 포함하고,
상기 제2 트랜지스터는:
상기 스위치 제어기에 연결되는 게이트 터미널;
상기 스위치 노드에 연결되며, 소스 또는 드레인으로 기능하는 제1 터미널;
상기 접지 노드에 연결되며, 드레인 또는 소스로 기능하는 제2 터미널;
상기 접지 노드에 연결되는 바디 터미널; 그리고
상기 제2 저항을 통해 상기 접지 노드에 연결되는 기판 터미널을 포함하는 전압 변환기.
제7항에 있어서,
상기 제2 저항은 상기 제2 트랜지스터의 상기 기판 터미널과 상기 제2 트랜지스터의 상기 제1 터미널 사이의 제1 기생 커패시턴스 및 상기 제2 트랜지스터의 상기 기판 터미널과 상기 제2 트랜지스터의 상기 제2 터미널 사이의 제2 기생 커패시턴스와 함께 상기 스위치 노드의 전압이 음이 되는 것을 방지하는 스너버(snubber)로 기능하는 전압 변환기.
제1 저항;
입력 노드와 스위치 노드의 사이에 연결되는 인덕터;
출력 노드와 접지 노드의 사이에 연결되는 출력 커패시터;
상기 출력 노드와 상기 스위치 노드의 사이에 연결되는 제1 트랜지스터;
상기 스위치 노드와 상기 접지 노드의 사이에 연결되는 제2 트랜지스터; 그리고
상기 제1 트랜지스터 및 상기 제2 트랜지스터를 제어하도록 구성되는 스위치 제어기를 포함하고,
상기 제1 트랜지스터는:
상기 스위치 제어기에 연결되는 게이트 터미널;
상기 출력 노드에 연결되며, 소스 또는 드레인으로 기능하는 제1 터미널;
상기 스위치 노드에 연결되며, 드레인 또는 소스로 기능하는 제2 터미널;
상기 스위치 노드에 연결되는 바디 터미널; 그리고
상기 제1 저항을 통해 상기 접지 노드에 연결되는 기판 터미널을 포함하는 전압 변환기.
제1 및 제2 저항들;
제1 및 제2 커패시터들;
출력 노드와 스위치 노드의 사이에 연결되는 인덕터;
상기 출력 노드와 접지 노드의 사이에 연결되는 출력 커패시터;
입력 노드와 상기 스위치 노드의 사이에 연결되는 제1 트랜지스터;
상기 스위치 노드와 상기 접지 노드의 사이에 연결되는 제2 트랜지스터; 그리고
상기 제1 트랜지스터 및 상기 제2 트랜지스터를 제어하도록 구성되는 스위치 제어기를 포함하고,
상기 제1 트랜지스터는:
상기 스위치 제어기에 연결되는 게이트 터미널;
상기 입력 노드에 연결되며, 소스 또는 드레인으로 기능하는 제1 터미널;
상기 스위치 노드에 연결되며, 드레인 또는 소스로 기능하는 제2 터미널;
상기 스위치 노드에 연결되는 바디 터미널; 그리고
상기 제1 커패시터 및 상기 제1 저항을 통해 상기 접지 노드에 연결되는 기판 터미널을 포함하고,
상기 제2 트랜지스터는:
상기 스위치 제어기에 연결되는 게이트 터미널;
상기 스위치 노드에 연결되며, 소스 또는 드레인으로 기능하는 제1 터미널;
상기 접지 노드에 연결되며, 드레인 또는 소스로 기능하는 제2 터미널;
상기 접지 노드에 연결되는 바디 터미널; 그리고
상기 제2 커패시터 및 상기 제2 저항을 통해 상기 접지 노드에 연결되는 기판 터미널을 포함하는 전압 변환기.