TWI732426B - 瞬態電壓抑制二極體結構及其製造方法 - Google Patents
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- TWI732426B TWI732426B TW109101629A TW109101629A TWI732426B TW I732426 B TWI732426 B TW I732426B TW 109101629 A TW109101629 A TW 109101629A TW 109101629 A TW109101629 A TW 109101629A TW I732426 B TWI732426 B TW I732426B
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 239000010410 layer Substances 0.000 claims abstract description 326
- 239000007943 implant Substances 0.000 claims abstract description 76
- 239000002184 metal Substances 0.000 claims abstract description 58
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 24
- 239000010703 silicon Substances 0.000 claims abstract description 24
- 230000001052 transient effect Effects 0.000 claims description 54
- 230000001629 suppression Effects 0.000 claims description 53
- 238000002955 isolation Methods 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 38
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 36
- 229920005591 polysilicon Polymers 0.000 claims description 36
- 239000000463 material Substances 0.000 claims description 20
- 238000001312 dry etching Methods 0.000 claims description 15
- 239000011241 protective layer Substances 0.000 claims description 11
- 230000000149 penetrating effect Effects 0.000 claims description 7
- 239000013078 crystal Substances 0.000 claims description 2
- 239000011229 interlayer Substances 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 abstract 3
- 238000001039 wet etching Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000002161 passivation Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 210000004508 polar body Anatomy 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66098—Breakdown diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本案提供一種瞬態電壓抑制二極體結構及其製造方法。其結構包括P型基層板、N型磊晶層、P+型植入層、N+型植入層、深層溝渠部、介電質層以及第一金屬層。N型磊晶層設置於P型基層板。P+型植入層與N+型植入層，嵌設於N型磊晶層上，且彼此分離設置。深層溝渠部貫穿N型磊晶層，且具有彼此相對的第一端與第二端。第一端插置於P型基層板。介電質層設置於N型磊晶層上。第一金屬層設置於介電質層上，且透過介電質層而連接至P+型植入層、N+型植入層以及深層溝渠部的第二端。其中深層溝渠部連接第一金屬層，且組配架構一矽控整流器。
Description
本案係關於一種二極體結構，尤指一種瞬態電壓抑制二極體結構及其製造方法。
瞬態電壓抑制二極體也稱為TVS二極體(transient-voltage-suppression (TVS) diode)，是一種保護用的電子零件，可以保護電器設備不受導線引入的電壓尖峰破壞。近年來，隨著電子系統發展越來越精緻的趨勢之下，對於TVS 元件的需求就越來越迫切。
傳統的TVS元件可結合矽控整流器(Silicon Controlled Rectifier，SCR)。第1圖係揭示習知之瞬態電壓抑制二極體結構結合矽控整流器之截面圖。如圖所示，TVS元件1之結構依序堆疊有底部金屬層18、P型基層板10、N型埋入層21、N型磊晶層11、P+型植入層13、N+型植入層14、介電質層(interlayer dielectric, ILD)15、頂部金屬層16以及保護層(passivation layer)17。其中P+型植入層13以及N+型植入層14嵌設於N型磊晶層11，頂部金屬層16穿過介電質層15連接至P+型植入層13以及N+型植入層14。TVS元件1包括有複數個隔離溝渠部12，組配隔離P+型植入層13以及N+型植入層14。N型埋入層21設置於P型基層板10與N型磊晶層11之間，且於空間上對應於P+型植入層13。此外，TVS元件1更包含一矽控整流器20。值得注意的是，在習知TVS元件1的結構中，矽控整流器20之形成，需於P+型植入層13、N+型植入層14以及介電質層15結構完成後，再透過濕式蝕刻程序形成一凹槽19。待後續頂部金屬層16以及保護層(passivation layer)17之製程完成後，凹槽19處即可獲致矽控整流器20的結構。由於矽控整流器20之製程需透過濕式蝕刻來完成，其蝕刻率不易控制，且金屬填充力較弱，進而導致TVS元件1之製程穩定性不佳。
有鑑於此，實有必要在提供一種瞬態電壓抑制二極體結構及其製造方法，以解決前述問題。
本案之目的在於提供一種瞬態電壓抑制二極體結構及其製造方法。利用例如乾式蝕刻形成的複數個深層溝渠部結構導入，可避免濕式蝕刻造成製程不穩定、蝕刻率不易控制以及金屬填充性不佳等問題，進一步提昇瞬態電壓抑制二極體結構的性能。再者，複數個深層溝渠部結構所架構之矽控整流器，易於控制尺寸大小，並可提供較佳之電性連接特性。且例如以摻雜多晶矽材料形成之深層溝渠部結構，更可降低例如N型磊晶層的寄生電阻(parasitic resistance)，進一步提昇瞬態電壓抑制二極體結構的性能。
本案之另一目的在於提供一種瞬態電壓抑制二極體結構及其製造方法。藉由例如乾式蝕刻形成的複數個深層溝渠部來架構矽控整流器，可免除濕式蝕刻造成之製程不穩定，並降低製程的複雜度。此外，複數個深層溝渠部結構所架構之矽控整流器，易於控制尺寸大小，並可提供較佳之電性連接特性。且例如以摻雜多晶矽材料形成之複數個深層溝渠部結構，可免除金屬填充性不佳的問題，更可降低例如N型磊晶層的寄生電阻(parasitic resistance)，進一步提昇瞬態電壓抑制二極體結構的性能。
為達前述目的，本案提供一種瞬態電壓抑制二極體結構。其包括P型基層板、N型磊晶層、至少一P+型植入層、至少一N+型植入層、複數個深層溝渠部、介電質層以及第一金屬層。P型基層板具有一第一面與一第二面，其中第一面與第二面彼此相反。N型磊晶層設置於P型基層板的第一面上。至少一P+型植入層，嵌設於N型磊晶層上。至少一N+型植入層，嵌設於N型磊晶層上，且與至少一P+型植入層分離設置。複數個深層溝渠部貫穿N型磊晶層，其中每一深層溝渠部具有彼此相對的一第一端與一第二端，其中第一端連接至P型基層板。介電質層設置於N型磊晶層上，且曝露至少一P+型植入層、至少一N+型植入層以及每一複數個深層溝渠部的第二端。第一金屬層設置於介電質層上，且連接至至少一P+型植入層、至少一N+型植入層以及複數個深層溝渠部的第二端，其中複數個深層溝渠部連接第一金屬層，且組配架構一矽控整流器。
於一實施例中，複數個深層溝渠部包括一摻雜多晶矽層。
於一實施例中，複數個深層溝渠部係利用一乾式蝕刻製程所形成。
於一實施例中，瞬態電壓抑制二極體結構更包括一N型埋入層，於空間上相對於至少一P+型植入層，且設置於P型基層板與N型磊晶層之間。
於一實施例中，瞬態電壓抑制二極體結構更包括一保護層，設置於第一金屬層上，且部份曝露第一金屬層。
於一實施例中，瞬態電壓抑制二極體結構更包括一第二金屬層，設置於P型基層板之第二面。
於一實施例中，瞬態電壓抑制二極體結構更包括複數個隔離溝渠部，貫穿N型磊晶層，且部份插置於P型基層板，其中複數個隔離構渠部位於至少一P+型植入層、至少一N+型植入層以及複數個深層溝渠部之間，組配隔離至少一P+型植入層、至少一N+型植入層以及複數個深層溝渠部。
於一實施例中，每一隔離溝部包括一氧化層以及一多晶矽層，氧化層包覆多晶矽層之外周緣及底部。
為達前述目的，本案另提供一種瞬態電壓抑制二極體結構的製造方法，其包括步驟：(a) 提供一P型基層板，具有一第一面與一第二面，其中第一面與第二面彼此相反；(b) 形成一N型磊晶層，設置於P型基層板之第一面上；(c) 部份蝕刻N型磊晶層，以形成複數個深層溝渠，貫穿N型磊晶層；(d) 以一多晶矽材料填充複數個深層溝渠，以形成複數個深層溝渠部，其中每一深層溝渠部具有彼此相對的一第一端與一第二端，其中第一端連接至P型基層板；(e) 分別形成至少一P+型植入層以及至少一N+型植入層，嵌設於N型磊晶層，且至少一P+型植入層以及至少一N+型植入層與複數個深層溝渠部彼此隔離設置；(f) 形成一介電質層，設置於N型磊晶層上，且曝露至少一P+型植入層、至少一N+型植入層以及每一複數個深層溝渠部的第二端；以及(g) 形成 一第一金屬層，設置於介電質層上，且連接至至少一P+型植入層、至少一N+型植入層以及複數個深層溝渠部的第二端，其中複數個深層溝渠部連接第一金屬層，且組配架構一矽控整流器。
於一實施例中，其中多晶矽材料是一摻雜多晶矽材料，深層溝渠部包括一摻雜多晶矽層。
於一實施例中，步驟(c)中，複數個深層溝渠係利用一乾式蝕刻製程所形成。
於一實施例中，步驟(b)更包括步驟(b0) 形成一N型埋入層，其中N型埋入層設置於P型基層板與N型磊晶層之間，且於空間上對應於至少一P+型植入層。
於一實施例中，瞬態電壓抑制二極體結構的製造方法更包括步驟 (h1)形成一保護層，設置於第一金屬層上，且部份曝露第一金屬層。
於一實施例中，瞬態電壓抑制二極體結構的製造方法，更包括步驟(h2)形成一第二金屬層，設置於P型基層板之第二面。
於一實施例中，步驟(c)更包括步驟：(c0) 形成複數個隔離溝渠部，貫穿N型磊晶層，且部份插置於P型基層板，其中複數個隔離構渠部位於至少一P+型植入層、至少一N+型植入層以及複數個深層溝渠部之間，組配隔離至少一P+型植入層、至少一N+型植入層以及複數個深層溝渠部。
於一實施例中，步驟(c0)更包括步驟：(c01) 部份蝕N型磊晶層以及P型基層板，形成複數個隔離溝渠，貫穿N型磊晶層；(c02) 形成一氧化層，設置於複數個隔離溝渠的側壁及底部；以及(c03) 以一多晶矽材料，填充複數個隔離溝渠，以形成複數個隔離溝渠部，其中複數個隔離溝渠部貫穿N型磊晶層，且部份插置於P型基層板，其中複數個隔離構渠部位於至少一P+型植入層、至少一N+型植入層以及複數個深層溝渠部之間，組配隔離至少一P+型植入層、至少一N+型植入層以及複數個深層溝渠部。
體現本案特徵與優點的一些典型實施例將在後段的說明中詳細敘述。應理解的是本案能夠在不同的態樣上具有各種的變化，其皆不脫離本案的範圍，且其中的說明及圖式在本質上係當作說明之用，而非用於限制本案。
第2圖係揭示本案較佳實施例之瞬態電壓抑制二極體結構。於本實施例中，瞬態電壓抑制二極體結構3，包括有P型基層板30、N型磊晶層31、複數個隔離溝渠部32、至少一P+型植入層33、至少一N+型植入層34、複數個深層溝渠部42、介電質層35、第一金屬層36、保護層37以及第二金屬層38。P型基層板30具有一第一面30a與一第二面30b，其中第一面30a與第二面30b彼此相反。N型磊晶層31設置於P型基層板30的第一面30a上。至少一P+型植入層33，嵌設於N型磊晶層31上。至少一N+型植入層34，嵌設於N型磊晶層31上，且至少一N+型植入層34與至少一P+型植入層33之間更透過隔離溝渠部32而彼此分離設置。另外，於本實施例中，複數個深層溝渠部42係貫穿N型磊晶層31，其中每一深層溝渠部42具有彼此相對的一第一端42a與一第二端42b，其中第一端42a連接且插置至P型基層板30。另外，介電質層35設置於N型磊晶層31上，且曝露至少一P+型植入層33、至少一N+型植入層34以及每一複數個深層溝渠部42的第二端42b。第一金屬層36設置於介電質層上35，且連接至至少一P+型植入層33、至少一N+型植入層34以及複數個深層溝渠部42的第二端42b，其中複數個深層溝渠部42連接第一金屬層36，且組配架構一矽控整流器40。
於本實施例中，瞬態電壓抑制二極體結構3更包括一保護層37，設置於第一金屬層36上，且部份曝露第一金屬層36，以定義出外接端。另外，瞬態電壓抑制二極體結構3更包括一第二金屬層38，設置於P型基層板30之第二面30b。於本實施例中，瞬態電壓抑制二極體結構3更包括一N型埋入層41，於空間上相對於至少一P+型植入層33，且設置於P型基層板30與N型磊晶層31之間。當然，本案亦不以此為限。
值得注意的是，複數個深層溝渠部42，更例如透過一乾式蝕刻製程所形成，且複數個深層溝渠部42更例如是一摻雜多晶矽層。由於複數個深層溝渠部42可例如僅利用乾式蝕刻製程來製造，有助於免除濕式蝕刻造成之製程不穩定，並降低製程的複雜度。再者，複數個深層溝渠部42所架構之矽控整流器40，易於控制尺寸大小，並可提供較佳之電性連接特性。且例如以摻雜多晶矽材料形成之複數個深層溝渠部42，可免除金屬填充性不佳的問題，更可降低例如N型磊晶層31的寄生電阻(parasitic resistance)，進一步提昇瞬態電壓抑制二極體結構3的性能。
於本實施例中，複數個隔離構渠部32更位於至少一P+型植入層33、至少一N+型植入層34以及複數個深層溝渠部42之間，組配隔離至少一P+型植入層33、至少一N+型植入層34以及複數個深層溝渠部42。其中每一隔離溝部32更例如包括一氧化層32a以及一多晶矽層32b，氧化層32a包覆多晶矽層32b之外周緣及底部。惟其非限制本案之必要技術特徵，於此不贅述。
對應於前述瞬態電壓抑制二極體結構3，本案亦同時揭露一提出一種瞬態電壓抑制二極體結構3的製造方法。第3A圖至第3K圖係揭示本案較佳實施例之瞬態電壓抑制二極體結構之製造流程示意圖。第4圖係揭示本案較佳實施例之瞬態電壓抑制二極體結構之製造方法之流程圖。參考第2圖、第3A圖至第3K圖以及第4圖。首先，於步驟S01中，提供一P型基層板30。如第3A所示，P型基層板30包括一第一面30a與一第二面30b，其中第一面30a與第二面30b為P型基層板30的兩相對面，彼此相反。接著，於步驟S02中，利用例入植入(implant)及驅入(drive-in)的程序於P型基層板30上形成一N型埋入層41，如第3B圖所示。而於步驟S03中，形成至少一N型磊晶層31，設置於P型基層板30的第一面30a上，並使N型埋入層41設置於P型基層板30的第一面30a與N型磊晶層31之間，如第3C圖所示。
爾後，於步驟S04中，形成複數個隔離溝渠部32，貫穿N型磊晶層31，且連接至P型基層板30。於本實施例中，複數個隔離溝渠部32之形成更可透過例如乾式蝕刻程序，部份蝕N型磊晶層30以及P型基層板30，以形成複數個隔離溝渠32c，貫穿N型磊晶層31，且穿設於P型基層板30的第一面30a與N型埋入層41，如第3D圖所示。接著，又例如執行一閘極氧化程序，並利回蝕程序去除不必要的氧化物，以形成一氧化層32a，設置於複數個隔離溝渠32c的側壁及底部。再以一多晶矽材料填充複數個隔離溝渠32c，並利用回蝕製程去除不必要的多晶矽材料，以形成複數個隔離溝渠部32，如第3E圖所示。其中每一隔離溝部32包括氧化層32a以及多晶矽層32b，氧化層32a包覆多晶矽層32b之外周緣及底部。惟其非限制本案之必要技術特徵，於此不贅述。
於步驟S05中，以一乾式蝕刻程序，部分蝕刻少一N型磊晶層31以P型基層板30，以形成複數個深層溝渠42c，貫穿N型磊晶層31，如第3F圖所示。接著，於步驟S06中，以一多晶矽材料填充複數個深層溝渠42c，並利用回蝕程序去除不必要的多晶矽材料，以形成複數個深層溝渠部42，如第3G圖所示。其中每一深層溝渠部42具有彼此相對的一第一端42a與一第二端42b，其中第一端42a連接且插置於P型基層板30。於本實施例中，複數個深層溝渠部42可例如是一摻雜多晶矽材料層所構成。由於透過乾式蝕刻程序，複數個深層溝渠42c之形成易於控制，同時避免了濕式蝕刻造成之製程不穩定。另外，例如以摻雜多晶矽材料形成之深層溝渠部42結構，亦可免除金屬填充性不佳的問題，更可降低例如N型磊晶層31的寄生電阻(parasitic resistance)，進一步提昇瞬態電壓抑制二極體結構3的性能
於步驟S07中，分別形成至少一P+型植入層33以及至少一N+型植入層34，嵌設於N型磊晶層31，且至少一P+型植入層33以及至少一N+型植入層34與複數個深層溝渠部42彼此隔離設置，如第3H圖所示。換言之，複數個隔離構渠部32更位於至少一P+型植入層33、至少一N+型植入層34以及複數個深層溝渠部42之間，組配隔離至少一P+型植入層33、至少一N+型植入層34以及複數個深層溝渠部42。至少一P+型植入層33、至少一N+型植入層34以及複數個深層溝渠部42之數量及相對位置均可視實際應用需求調變，本案並不以此為限。
於步驟S08中，透過例如介電質材料沈積及蝕刻程序，形成一介電質層35，設置於N型磊晶層31上，且曝露至少一P+型植入層33、至少一N+型植入層34以及每一複數個深層溝渠部42的第二端42b，如第3I圖所示。爾後，於步驟S09中，透過例如金屬材料濺鍍及蝕刻程序，形成 一第一金屬層36，設置於介電質層35上，且連接至至少一P+型植入層33、至少一N+型植入層34以及複數個深層溝渠部42的第二端42b，其中複數個深層溝渠部42連接第一金屬層36，且組配架構一矽控整流器40，如第3J圖所示。又，於步驟S10中，形成一保護層37，設置於第一金屬層36上，且部份曝露第一金屬層36，以定義出外接端，如第3K圖所示。另外，於驟S11中，更形成一第二金屬層38，設置於P型基層板30之第二面30b。第二金屬層38連接P型基層板30，且組配形成一接地端，如第2圖所示。當然，保護層37與第二金屬層38之形成，可視實際應用需求調變，並非限制本案之必要技術特徵，於此便不贅述。
需說明的是，本案瞬態電壓抑制二極體結構3以複數個深層溝渠部42結構取代例如以金屬填充之凹槽19(參考第1圖)，除了可以乾式蝕刻程序替換濕式蝕刻程序外，亦可簡化製程控制的複雜度，更利於控制矽控整流器40的尺寸。此外，透過摻雜多晶矽材料形成之複數個深層溝渠部42，更可免除金屬填充性不佳的問題，提供較佳之電性連接特性，更可降低例如N型磊晶層31的寄生電阻(parasitic resistance)，進一步提昇瞬態電壓抑制二極體結構3的性能。當然，複數個深層溝渠部42相對於其他例如P+型植入層33或N+型植入層34等結構形成之順序亦可視實際應用需求調變。亦即，複數個深層溝渠部42使用之乾式蝕刻及多晶矽填充與回蝕程序均可視實際應用需求調變，本案並不以此為限，且不再贅述。
綜上所述，本案提供一種瞬態電壓抑制二極體結構及其製造方法。利用例如乾式蝕刻形成的複數個深層溝渠部結構導入，避免濕式蝕刻造成製程不穩定、蝕刻率不易控制以及金屬填充性不佳等問題，進一步提昇瞬態電壓抑制二極體結構的性能。再者，複數個深層溝渠部結構所架構之矽控整流器，易於控制尺寸大小，並可提供較佳之電性連接特性。且例如以摻雜多晶矽材料形成之深層溝渠部結構，更可降低例如N型磊晶層的寄生電阻(parasitic resistance)，進一步提昇瞬態電壓抑制二極體結構的性能。換言之，藉由例如乾式蝕刻形成的複數個深層溝渠部來架構矽控整流器，可免除濕式蝕刻造成之製程不穩定，並降低製程的複雜度。此外，複數個深層溝渠部結構所架構之矽控整流器，易於控制尺寸大小，並可提供較佳之電性連接特性。且例如以摻雜多晶矽材料形成之深層溝渠部結構，可免除金屬填充性不佳的問題，更可降低例如N型磊晶層的寄生電阻(parasitic resistance)，進一步提昇瞬態電壓抑制二極體結構的性能。
本案得由熟習此技術之人士任施匠思而為諸般修飾，然皆不脫如附申請專利範圍所欲保護者。
1:TVS元件
10:P型基層板
11:N型磊晶層
12:隔離溝渠部
13:P+型植入層
14:N+型植入層
15:介電質層
16:頂部金屬層
17:保護層
18:底部金屬層
19:凹槽
20:矽控整流器
21:N型埋入層
3:瞬態電壓抑制二極體結構
30:P型基層板
30a:第一面
30b:第二面
31:N型磊晶層
32:隔離溝渠部
32a:氧化層
32b:多晶矽層
32c:隔離溝渠
33:+型植入層
34:N+型植入層
35:介電質層
36:第一金屬層
37:保護層
38:第二金屬層
40:矽控整流器
41:N型埋入層
42:深層溝渠部
42a:第一端
42b:第二端
42c:深層溝渠
S01~S11:步驟
第1圖係揭示習知之瞬態電壓抑制二極體結構之截面圖。
第2圖係揭示本案較佳實施例之瞬態電壓抑制二極體結構。
第3A圖至第3K圖係揭示本案較佳實施例之瞬態電壓抑制二極體結構之製造流程示意圖。
第4圖係揭示本案較佳實施例之瞬態電壓抑制二極體結構之製造方法之流程圖。
3:瞬態電壓抑制二極體結構
30:P型基層板
30a:第一面
30b:第二面
31:N型磊晶層
32:隔離溝渠部
32a:氧化層
32b:多晶矽層
33:P+型植入層
34:N+型植入層
35:介電質層
36:第一金屬層
37:保護層
38:第二金屬層
40:矽控整流器
41:N型埋入層
42:深層溝渠部
42a:第一端
42b:第二端
Claims (14)
- 一種瞬態電壓抑制二極體結構，包括一P型基層板，具有一第一面與一第二面，其中該第一面與該第二面彼此相反；一N型磊晶層，設置於該P型基層板的該第一面上；至少一P+型植入層，嵌設於該N型磊晶層上；至少一N+型植入層，嵌設於該N型磊晶層上，且與該至少一P+型植入層分離設置；複數個深層溝渠部，貫穿該N型磊晶層，其中每一該深層溝渠部具有彼此相對的一第一端與一第二端，其中該第一端連接至該P型基層板；一介電質層，設置於該N型磊晶層上，且曝露該至少一P+型植入層、該至少一N+型植入層以及每一該複數個深層溝渠部的該第二端；一第一金屬層，設置於該介電質層上，且連接至該至少一P+型植入層、該至少一N+型植入層以及該複數個深層溝渠部的該第二端，其中該複數個深層溝渠部連接該第一金屬層，且組配架構一矽控整流器；以及一保護層，設置於該第一金屬層上，且部份曝露該第一金屬層。
- 如請求項1所述之瞬態電壓抑制二極體結構，其中該複數個深層溝渠部包括一摻雜多晶矽層。
- 如請求項1所述之瞬態電壓抑制二極體結構，其中該複數個深層溝渠部係利用一乾式蝕刻製程所形成。
- 如請求項1所述之瞬態電壓抑制二極體結構，更包括一N型埋入層，於空間上相對於該至少一P+型植入層，且設置於該P型基層板與該N型磊晶層之間。
- 如請求項1所述之瞬態電壓抑制二極體結構，更包括一第二金屬層，設置於該P型基層板之該第二面。
- 如請求項1所述之瞬態電壓抑制二極體結構，更包括複數個隔離溝渠部，貫穿該N型磊晶層，且部份插置於該P型基層板，其中該複數個隔離構渠部位於該至少一P+型植入層、該至少一N+型植入層以及該複數個深層溝渠部之間，組配隔離該至少一P+型植入層、該至少一N+型植入層以及該複數個深層溝渠部。
- 如請求項6所述之瞬態電壓抑制二極體結構，其中每一該隔離溝部包括一氧化層以及一多晶矽層，該氧化層包覆該多晶矽層之外周緣及底部。
- 一種瞬態電壓抑制二極體結構的製造方法，包括步驟：(a)提供一P型基層板，具有一第一面與一第二面，其中該第一面與該第二面彼此相反；(b)形成一N型磊晶層，設置於該P型基層板之該第一面上；(c)部份蝕刻該N型磊晶層，以形成複數個深層溝渠，貫穿該N型磊晶層；(d)以一多晶矽材料填充該複數個深層溝渠，以形成複數個深層溝渠部，其中每一該深層溝渠部具有彼此相對的一第一端與一第二端，其中該第一端連接至該P型基層板；(e)分別形成至少一P+型植入層以及至少一N+型植入層，嵌設於該N型磊晶層，且該至少一P+型植入層以及該至少一N+型植入層與該複數個深層溝渠部彼此隔離設置；(f)形成一介電質層，設置於該N型磊晶層上，且曝露該至少一P+型植入層、該至少一N+型植入層以及每一該複數個深層溝渠部的該第二端； (g)形成一第一金屬層，設置於該介電質層上，且連接至該至少一P+型植入層、該至少一N+型植入層以及該複數個深層溝渠部的該第二端，其中該複數個深層溝渠部連接該第一金屬層，且組配架構一矽控整流器；以及(h1)形成一保護層，設置於該第一金屬層上，且部份曝露該第一金屬層。
- 如請求項8所述之瞬態電壓抑制二極體結構的製造方法，其中該多晶矽材料是一摻雜多晶矽材料，該複數個深層溝渠部包括一摻雜多晶矽層。
- 如請求項8所述之瞬態電壓抑制二極體結構的製造方法，其中於該步驟(c)中，該複數個深層溝渠係利用一乾式蝕刻製程所形成。
- 如請求項8所述之瞬態電壓抑制二極體結構的製造方法，其中該步驟(b)更包括步驟：(b0)形成一N型埋入層，其中該N型埋入層設置於該P型基層板與該N型磊晶層之間，且於空間上對應於該至少一P+型植入層。
- 如請求項8所述之瞬態電壓抑制二極體結構的製造方法，更包括步驟：(h2)形成一第二金屬層，設置於該P型基層板之該第二面。
- 如請求項8所述之瞬態電壓抑制二極體結構的製造方法，其中該步驟(c)更包括步驟：(c0)形成複數個隔離溝渠部，貫穿該N型磊晶層，且部份插置於該P型基層板，其中該複數個隔離構渠部位於該至少一P+型植入層、該至少一N+型植入層以及該複數個深層溝渠部之間，組配隔離該至少一P+型植入層、該至少一N+型植入層以及該複數個深層溝渠部。
- 如請求項13所述之瞬態電壓抑制二極體結構的製造方法，其中該步驟(c0)更包括步驟： (c01)部份蝕該該N型磊晶層以及該P型基層板，形成複數個隔離溝渠，貫穿該N型磊晶層；(c02)形成一氧化層，設置於該複數個隔離溝渠的側壁及底部；以及(c03)以一多晶矽材料，填充該複數個隔離溝渠，以形成該複數個隔離溝渠部，其中該複數個隔離溝渠部貫穿該N型磊晶層，且部份插置於該P型基層板，其中該複數個隔離構渠部位於該至少一P+型植入層、該至少一N+型植入層以及該複數個深層溝渠部之間，組配隔離該至少一P+型植入層、該至少一N+型植入層以及該複數個深層溝渠部。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW109101629A TWI732426B (zh) | 2020-01-17 | 2020-01-17 | 瞬態電壓抑制二極體結構及其製造方法 |
| US16/918,460 US20210225832A1 (en) | 2020-01-17 | 2020-07-01 | Transient-voltage-suppression diode structure and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW109101629A TWI732426B (zh) | 2020-01-17 | 2020-01-17 | 瞬態電壓抑制二極體結構及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI732426B true TWI732426B (zh) | 2021-07-01 |
| TW202129981A TW202129981A (zh) | 2021-08-01 |
Family
ID=76857291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW109101629A TWI732426B (zh) | 2020-01-17 | 2020-01-17 | 瞬態電壓抑制二極體結構及其製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20210225832A1 (zh) |
| TW (1) | TWI732426B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114744025B (zh) * | 2022-06-13 | 2022-08-12 | 南京融芯微电子有限公司 | 一种基于沟槽原位掺杂多晶硅的tvs器件及其制造方法 |
| TWI838206B (zh) * | 2023-04-10 | 2024-04-01 | 台灣茂矽電子股份有限公司 | 瞬態電壓抑制二極體結構及其製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101853853A (zh) * | 2009-03-31 | 2010-10-06 | 万国半导体有限公司 | 带有低电容和正向电压降以及耗尽的半导体控制整流器作为控向二极管的瞬态电压抑制器 |
| CN102171826A (zh) * | 2008-07-30 | 2011-08-31 | 特里昂科技公司 | 分立半导体器件和形成密封沟槽结终端的方法 |
| CN108109998A (zh) * | 2017-12-29 | 2018-06-01 | 杭州士兰集成电路有限公司 | 单向低电容tvs器件及其制造方法 |
-
2020
- 2020-01-17 TW TW109101629A patent/TWI732426B/zh active
- 2020-07-01 US US16/918,460 patent/US20210225832A1/en not_active Abandoned
Patent Citations (3)
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| CN101853853A (zh) * | 2009-03-31 | 2010-10-06 | 万国半导体有限公司 | 带有低电容和正向电压降以及耗尽的半导体控制整流器作为控向二极管的瞬态电压抑制器 |
| CN108109998A (zh) * | 2017-12-29 | 2018-06-01 | 杭州士兰集成电路有限公司 | 单向低电容tvs器件及其制造方法 |
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| TW202129981A (zh) | 2021-08-01 |
| US20210225832A1 (en) | 2021-07-22 |
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