CN111696966A - 半导体装置 - Google Patents

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Abstract

根据一实施方式，半导体装置具备：第1导电型的第1半导体层(10)，设定为第1电位；第2导电型的第2半导体层(20)，积层在第1半导体层(10)，且设定为第2电位；层间绝缘膜(40)，配置在第2半导体层(20)的主面；电阻体(30)，介隔第2半导体层(20)及层间绝缘膜(40)配置在第1半导体层(10)的上方；以及电源端子(50)，与第2半导体层(20)电连接。

Description

半导体装置
相关申请案的引用
本申请案以2019年3月15日申请的现有日本专利申请案第2019-048013号及2019年6月17日申请的现有日本专利申请案第2019-111760号的优先权的利益为基础，且追求其利益，其全部内容通过引用而包含在本文中。
技术领域
本发明的实施方式涉及一种包含电阻体的半导体装置。
背景技术
在半导体衬底形成着半导体集成电路的半导体装置中，存在将半导体装置的内部产生的高电压用于半导体集成电路的情况。例如，在具有非易失性半导体存储元件的半导体装置中，在动作时10V～35V左右的高电压在半导体装置产生。在使用这样的高电压的条件之下，使用电阻值高、且耐压高的电阻体。为了获得稳定的输出，需要被施加高电压的电阻体的电阻值稳定。
发明内容
本发明的实施方式提供一种抑制被施加高电压的电阻体的电阻值的变动的半导体装置。
实施方式的半导体装置具备：第1导电型的第1半导体层，设定为第1电位；第2导电型的第2半导体层，积层在第1半导体层，且设定为第2电位；层间绝缘膜，配置在第2半导体层的主面；电阻体，介隔第2半导体层及层间绝缘膜配置在第1半导体层的上方；以及电源端子，与第2半导体层电连接。
根据所述构成，能够提供一种抑制被施加高电压的电阻体的电阻值变动的半导体装置。
附图说明
图1是表示第1实施方式的半导体装置的构成的示意性的剖视图。
图2是表示第1实施方式的半导体装置的构成的示意性的俯视图。
图3是表示比较例的半导体装置的构成的示意性的剖视图。
图4是表示施加至电阻体的电压与电阻体的电阻值的变动的关系的曲线图。
图5是表示电阻体的电位与电阻体的电阻值的变动的关系的曲线图。
图6是将第1实施方式的半导体装置与比较例的半导体装置的电阻体的电阻值变动进行比较的曲线图。
图7是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其1)。
图8是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其2)。
图9是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其3)。
图10是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其4)。
图11A是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其5)。
图11B是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其6)。
图12A是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其7)。
图12B是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其8)。
图13A是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其9)。
图13B是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其10)。
图14A是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其11)。
图14B是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其12)。
图15A是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其13)。
图15B是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其14)。
图16是表示将电阻体与晶体管形成在同一半导体衬底的示例的示意性的剖视图。
图17是表示第2实施方式的半导体装置的构成的示意性的俯视图。
图18是表示第2实施方式的半导体装置的构成的电路图。
图19是表示第2实施方式的半导体装置的另一构成的示意性的俯视图。
图20是沿着图19的XX-XX方向的示意性的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。在附图的记载中对相同部分标注相同符号并省略说明。
(第1实施方式)
本发明的第1实施方式的半导体装置如图1所示，具备：第1导电型的第1半导体层10；第2导电型的第2半导体层20，积层在第1半导体层10；层间绝缘膜40，配置在第2半导体层20的主面；以及电阻体30，介隔第2半导体层20及层间绝缘膜40配置在第1半导体层10的上方。第1半导体层10设定为第1电位，第2半导体层20设定为第2电位。第2电位为第1电位，或者第1电位与电阻体30的电位(以下称为“电阻电位”)的中间电位。而且，第1电位与第2电位的电位差小于形成在第1半导体层10与第2半导体层20的界面的pn接面的耐压。
第1导电型与第2导电型互为相反导电型。也就是说，如果第1导电型为p型，那么第2导电型为n型，如果第1导电型为n型，那么第2导电型为p型。以下，对将第1导电型设为p型，将第2导电型设为n型的情况进行说明。
在图1所示的半导体装置中，p型的第1半导体层10设定为接地电位。也就是说，第1电位为接地电位。n型的第2半导体层20係例如将注入至第1半导体层10上部的n型杂质扩散而形成。第2半导体层20与配置在层间绝缘膜40上表面的电源端子50经由贯通层间绝缘膜40到达至第2半导体层20的电源通孔61而电连接。通过对电源端子50施加第2电位，将第2半导体层20设定为第2电位。
图1所示的半导体装置为将电阻体30与非易失性半导体存储元件(未图示)混载在同一半导体衬底的实施方式。也就是说，第1半导体层10相当于供形成非易失性半导体存储元件的半导体衬底。第2半导体层20的凹部相当于晶体管的元件分离槽，凹部的深度为100nm～600nm左右。像这样，第2半导体层20的上表面为凹凸形状。电阻体30配置在第2半导体层20上表面的凸部的上方。
电阻体30下方的层间绝缘膜40相当于栅极绝缘膜。层间绝缘膜40例如为氧化硅膜或氮氧化硅膜等。电阻体30下方的层间绝缘膜40的膜厚例如为13nm～50nm左右。
电阻体30利用晶体管的栅极电极的制造步骤来形成。例如，对膜厚为40nm～400nm左右的多晶硅膜掺杂1E19原子/cm3以上浓度的磷(P)等杂质，形成电阻体30。此时，通过以宽度为150nm～500nm、长度为0.5μm～40μm左右的尺寸形成电阻体30，获得几kΩ～几十kΩ的电阻值的电阻体30。像这样，电阻体30是对半导体膜掺杂杂质而形成。此外，也可对多晶硅膜以外的半导体膜掺杂p型杂质或n型杂质而形成电阻体30。
在动作时被施加高电压的NAND型闪速存储器中，高电压在半导体装置的内部产生。因此，使用不流通电流的高电阻值的电阻体。在对半导体膜掺杂杂质而实现高电阻值的情况下，考虑半导体的电阻率的温度依存性，使电阻体的形状细长。例如，使电阻体的长度与宽度的比为100：1左右。
而且，例如，如图2所示，通过使多个电阻体30相互连接，来形成几kΩ～几百kΩ的电阻值的合成电阻体。图1为沿着图2的I-I方向的剖视图。在图2中，表示了利用配置在层间绝缘膜40上表面的配线70将4根电阻体30串联连接而成的合成电阻体的示例，但合成电阻体的形态当然并不限定于此。也就是说，能够将电阻体30的并联连接或串联连接任意地组合，来实现期望电阻值的合成电阻体。
在图2中，透过层间绝缘膜40显示电阻体30。电阻体30与配线70利用形成在配线70下方的层间绝缘膜40的配线通孔62来电连接。
如上所述，合成电阻体通过利用配置在与形成着电阻体30的层平面水平不同的配线层的配线70将电阻体30相互连接而构成。在图2所示的示例中，利用配置在层间绝缘膜40的上表面的配线70，将电阻体30串联连接。也就是说，经由贯通层间绝缘膜40的配线通孔62，将形成在电阻体30上方的层间绝缘膜40的上表面所配置的配线70与电阻体30交替地连接。
在利用配线70连接于图2所示的合成电阻体的端部的第1端子301与第2端子302之间，在半导体装置动作时被施加电压(以下，称为“电阻电压Vp”)。例如，第1端子301设定为接地电位，第2端子302被施加电阻电压Vp。在电阻电压Vp大的情况下，电阻体30被设定为高电位。电阻电压Vp例如为10V～35V左右。因此，假设未在第1半导体层10与电阻体30之间配置第2半导体层20的情况下，在设定为接地电位的第1半导体层10与电阻体30之间产生较大的电场。
本发明者们发现，在对半导体膜掺杂杂质而形成电阻体的情况下，如果在与电阻体相邻的区域和电阻体之间产生较大的电场，就会产生电阻体的电阻值变动的现象(以下称为“电阻值位移”)。其原因在于，受电场的影响而使电阻体的表面的电荷的状态变化。也就是说，在介隔绝缘膜而与电阻体相邻的区域的电位(以下，称为“衬底电位”)与电阻体的电位的电位差较大的情况下，产生电阻值位移。
相对于此，根据图1所示的半导体装置，在电阻体30为掺杂着杂质的半导体膜且电阻体30被施加高电压的情况下，也能够抑制电阻体30的电阻值位移。以下，关于图1所示的半导体装置的电阻值位移的抑制，与图3所示的比较例的半导体装置进行对比来说明。
在图3所示的比较例的半导体装置中，具备：p型的第1半导体层10，设定为接地电位；以及电阻体30，介隔层间绝缘膜40配置在第1半导体层10的上方。第1半导体层10与接地电位的电源端子50经由电源通孔61而电连接。第1半导体层10的电阻体30的正下方的部分向上方延伸，电阻体30与第1半导体层10的间隔变窄。该间隔和第1实施方式的半导体装置的电阻体30与第2半导体层20的间隔相同。
也就是说，比较例的半导体装置是未在第1半导体层10与电阻体30之间配置第2半导体层20的方面与图1所示的实施方式的半导体装置不同。由于第1半导体层10的电位为接地电位，所以比较例的半导体装置的衬底电位为0V。因此，如果对电阻体30施加高电压，就会在第1半导体层10与电阻体30之间产生较大的电场。
图4表示施加至电阻体30的电阻电压Vp与电阻体30的电阻值变动的关系。图4所示的曲线图的纵轴为电阻值的变动量dR相对于衬底电位为0V时的电阻体30的电阻值R0的电阻比(dR/R0)。
如图4所示，电阻电压Vp越大，则电阻体30的电阻值越变动。也就是说，衬底电位与电阻电位的电位差越大，则由电阻值位移所致的电阻体30的电阻值的变化越大。另外，在比较例的半导体装置中，施加至电阻体30的电压大致施加至电阻体30正下方的层间绝缘膜40。因此，存在层间绝缘膜40经时劣化的可能性。
相对于此，在第1实施方式的半导体装置中，在第1半导体层10与电阻体30之间，配置着能够独立于第1半导体层10的电位地设定电位的第2半导体层20。第2半导体层20的第2电位为衬底电位，第2电位设定为第1电位、或者第1半导体层10的第1电位与电阻体30的电阻电位的中间电位。因此，与比较例的半导体装置相比，衬底电位与电阻电位的电位差减少。由此，抑制电阻体30的电阻值位移。另外，施加至电阻体30正下方的层间绝缘膜40的电压减少。
此外，第2电位以相比形成在第1半导体层10与第2半导体层20的界面的pn接面的耐压而言第1电位与第2电位的电位差变低的方式设定。其原因在于，抑制第1半导体层10与第2半导体层20之间的漏电流。
图5表示电阻体30的电位与电阻体30的电阻值的变动的关系。图5所示的曲线图的纵轴为电阻值的变动量dR相对于作为衬底电位的第2电位为0V时的电阻体30的电阻值R0的电阻比(dR/R0)。横轴为电阻电位Vr与作为衬底电位的第2电位Vsi的电位差dV(dV＝Vr－Vsi)。
如图5所示，电位差dV越大，则电阻比(dR/R0)越大。也就是说，第2电位Vsi越小，则由电阻值位移所致的电阻体30的电阻值的变化越大。在图3所示的比较例的半导体装置中，相当于第2电位Vsi为0V的情况，电位差dV较大。
另一方面，在第1实施方式的半导体装置中，由于设定为第2电位Vsi的第2半导体层20配置在电阻体30的下方，所以与图3所示的比较例的半导体装置相比能够使电位差dV变小。像这样，根据第1实施方式的半导体装置，能够抑制电阻值位移。
如图5所示，越使第2半导体层20的第2电位Vsi接近电阻电位Vr而使电位差dV变小，则电阻比(dR/R0)越小，越抑制电阻值位移。但是，以相比形成在第1半导体层10与第2半导体层20的界面的pn接面的耐压而言第1半导体层10与第2半导体层20的电位差变低的方式，设定第2电位Vsi。由此，抑制第1半导体层10与第2半导体层20之间的漏电流，抑制半导体装置的性能及可靠性降低。
图6表示关于图3所示的比较例的半导体装置与第1实施方式的半导体装置的电阻电压Vp与电阻体30的电阻值的变动的关系的示例。在图6中，将电阻值的变动的大小设为电阻比(dR/R0)，将比较例的半导体装置的电阻比(dR/R0)由特性S1表示，将第1实施方式的半导体装置的电阻比(dR/R0)由特性S2表示。此外，特性S1与图4所示的电阻值的变动相同。
如图6所示，在第1实施方式的半导体装置中，与图3所示的比较例的半导体装置相比，向电阻比(dR/R0)较小的方向位移。也就是说，根据第1实施方式的半导体装置，在图6所示的动作时的电阻体30的电阻电压Vp的范围W中，抑制电阻体30的电阻值的变动。例如，在电阻电压Vp小于5V时，第2半导体层20的电位与第1电位为相同电位，第1实施方式的半导体装置的电阻值位移与比较例的半导体装置同等。另一方面，在电阻电压Vp为5V以上时，在图6的情况下如果将第2半导体层20的电位设为10V，那么第1实施方式的半导体装置的电阻值位移与比较例的半导体装置的Vp－5V的情况同等。也就是说，第1实施方式的半导体装置中的电阻体30的电阻值的变动与电阻电压Vp为-5V～+5V时的比较例的半导体装置相同。
进而，在第1实施方式的半导体装置中，施加至被配置在电阻体30下方的层间绝缘膜40的电压降低。因此，能够防止层间绝缘膜40的经时劣化。
像以上所说明的一样，根据第1实施方式的半导体装置，能够抑制电阻体30的电阻值位移。进而，抑制层间绝缘膜40的经时劣化，提高半导体装置的可靠性。
例如，在第1电位为接地电位的第1半导体层10与电阻体30的电位差为10V～35V左右的情况下，第2电位设定为5V左右。第1实施方式的半导体装置优选地使用于在与动作时使用高电压的非易失性半导体存储元件相同的半导体衬底形成电阻体30的半导体装置等。
以下，参照附图对本发明的第1实施方式的半导体装置的制造方法进行说明。图7～图10及图11A～图15A为沿着图2的A-A方向的剖视图，图11B～图15B在未特别记载的情况下为沿着图2的I-I方向的剖视图。此外，以下所述的半导体装置的制造方法为一例，包含该变化例在内能够利用除此以外的各种制造方法来实现。
如图7所示，将使用光刻技术等图案化的光阻膜100作为掩模，对p型的第1半导体层10的上部选择性地注入n型杂质，形成第2半导体层20。接着，如图8所示，在第2半导体层20的主面形成第1绝缘膜41。第1绝缘膜41相当于电阻体30下方的层间绝缘膜40。
如图9所示，在第1绝缘膜41的上表面形成多晶硅膜31。多晶硅膜31的杂质例如也可在多晶硅膜31的成膜时混入。或者，也可对多晶硅膜31内离子注入杂质。然后，如图10所示，在多晶硅膜31的上表面形成第2绝缘膜42。
接下来，如图11A及图11B所示，使用光刻技术等将多晶硅膜31图案化，形成电阻体30。此时，结合晶体管的元件分离槽的形成步骤，将电阻体30周围的第1绝缘膜41及第2半导体层20蚀刻去除。被蚀刻去除的区域由第3绝缘膜43填埋。
此外，在存在多晶硅膜的追加堆积步骤的情况下，如图12A及图12B所示，进行第2绝缘膜42的图案化。然后，追加形成多晶硅膜32。图12B为沿着图12A的XII-XII方向的剖视图。
接着，如图13A及图13B所示，将形成电源通孔61的区域的第2绝缘膜42、多晶硅膜31及第1绝缘膜41去除，使第2半导体层20的上表面的一部分露出。与存在多晶硅膜的追加堆积步骤的情况同样地，如图14A及图14B所示，使第2半导体层20的上表面的一部分露出。图14B为沿着图14A的XIV-XIV方向的剖视图。
然后，在整个面形成第4绝缘膜44。然后，如图15A及图15B所示，使用光刻技术与蚀刻，形成贯通第4绝缘膜44的电源通孔61。另外，形成贯通第2绝缘膜42及第4绝缘膜44的配线通孔62。进而，形成电源端子50与配线70，完成第1实施方式的半导体装置。第1绝缘膜41、第2绝缘膜42、第3绝缘膜43及第4绝缘膜44相当于图1所示的层间绝缘膜40。
此外，在将电阻体30与非易失性半导体存储元件混载在同一半导体衬底的情况下，在形成第4绝缘膜44之前形成存储单元。另外，在形成1层多晶硅膜的情况下，也可在多晶硅膜与通孔底部相接的界面形成硅化物等金属层。
在上文中，对第1半导体层10为半导体衬底的情况进行了说明，但在其它构成的半导体装置的情况下也能够适用第1实施方式的半导体装置。
另外，也可在形成着互不相同的栅极绝缘膜的低耐压晶体管与高耐压晶体管的半导体衬底形成电阻体30。图16表示形成在同一半导体衬底的低耐压晶体管LV与高耐压晶体管HV以及电阻体30的示例。在低耐压晶体管LV与高耐压晶体管HV中的任一个中，也在n型的源极电极201与漏极电极202之间形成n型区域205，在n型区域205的上方介隔栅极绝缘膜204而配置着栅极电极203。低耐压晶体管LV为使开关速度优先的晶体管，栅极绝缘膜204的膜厚为几nm左右。高耐压晶体管HV为使耐压优先的晶体管，栅极绝缘膜204的膜厚为13nm～50nm左右。
电阻体30下方的层间绝缘膜40的膜厚与高耐压晶体管HV的栅极绝缘膜204同等地形成。此外，如图16所示，高耐压晶体管HV的栅极电极203的上表面与电阻体30的上表面为相同平面水平。为了使结构容易理解，在图16中，电阻体30周围的层间绝缘膜40仅图示了电阻体30下方的层间绝缘膜40。
(第2实施方式)
第2实施方式的半导体装置具备经由配线通孔62及配线70而将多个电阻体30串联连接而成的1个合成电阻体。在图17中，表示了将4个电阻体30串联连接构成合成电阻体的示例。而且，第2半导体层20与电阻体30中的任一个电连接，第2半导体层20设定为第2电位。也就是说，第2实施方式的半导体装置与图1所示的第1实施方式的不同点在于，利用合成电阻体的电阻分割产生第2电位。第2实施方式的其它构成与第1实施方式相同。
在图17所示的半导体装置中，经由配置在层间绝缘膜40上表面的配线70及电源通孔61，而将电阻体30的相互的连接部位的一个与第2半导体层20电连接。图18表示第2实施方式的半导体装置的电路图。第2电位是将施加至合成电阻体两端的电阻电压Vp进行电阻分割而产生。另外，也可在合成电阻体的任意位置设定连接端子，将产生于该连接端子的电位使用于半导体装置的电路动作。图18表示了在电阻体30的相互的连接部位设定连接端子310、320的示例。设定有连接端子310、320的合成电阻体用于由电阻分割所致的电压的产生或下拉电阻、涟波对策等。
根据第2实施方式的半导体装置，无须配置用来产生设定在第2半导体层20的第2电位的特别的电路。因此，能够抑制电路构成或芯片尺寸的增大。
此外，也可将周期地配置的相同形状的多个电阻体30连接而构成合成电阻体，产生与合成电阻体的电阻比对应的第2电位。由此，作为相对于电阻电压Vp的固定比率的电位，能够产生第2电位。因此，能够抑制第2电位的制造偏差。另外，将相对于电阻电压Vp的固定比率的电位施加至层间绝缘膜40，能够抑制层间绝缘膜40的经时劣化。
另外，在图17中，表示了将电阻体30的相互的连接部位中的任一个与第2半导体层20电连接的半导体装置，但也可将特定的电阻体30的任意位置与第2半导体层20电连接。在该情况下，例如，如图19及图20所示，能够形成与电阻体30连接的电阻通孔63，经由电阻通孔63、配线70、电源通孔61而将电阻体30与第2半导体层20电连接。
以上，对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些实施方式能够以其它各种方式实施，在不脱离发明主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样地包含在权利要求书中所记载的发明与其均等的范围中。

Claims (8)

1.一种半导体装置，其特征在于具备：
第1导电型的第1半导体层，设定为第1电位；
第2导电型的第2半导体层，积层在所述第1半导体层，且设定为第2电位；
层间绝缘膜，配置在所述第2半导体层的主面；
电阻体，介隔所述第2半导体层及所述层间绝缘膜配置在所述第1半导体层的上方；以及
电源端子，与所述第2半导体层电连接。
2.根据权利要求1所述的半导体装置，其特征在于，所述第2电位为所述第1电位、或者所述第1电位与所述电阻体的电位的中间的电位，且所述第1电位与所述第2电位的电位差小于形成在所述第1半导体层与所述第2半导体层的界面的pn接面的耐压。
3.根据权利要求1或2所述的半导体装置，其特征在于，所述电阻体为掺杂着杂质的半导体膜。
4.根据权利要求1所述的半导体装置，其特征在于，
将多个所述电阻体连接而构成1个合成电阻体，
所述第2半导体层与多个所述电阻体中的任一个电连接，设定所述第2半导体层的电位。
5.根据权利要求4所述的半导体装置，其特征在于，将周期地配置的相同形状的多个所述电阻体连接而构成所述合成电阻体。
6.根据权利要求4或5所述的半导体装置，其特征在于，将多个所述电阻体的相互的连接部位中的任一个与所述第2半导体层电连接。
7.根据权利要求4或5所述的半导体装置，其特征在于，所述合成电阻体是将形成在所述电阻体上方的绝缘膜的上表面所配置的配线与所述电阻体交替地连接而构成。
8.根据权利要求1或2所述的半导体装置，其特征在于，所述第2半导体层的上表面为凹部的深度为100nm～600nm的凹凸形状，所述电阻体配置在所述第2半导体层的上表面的凸部的上方。
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