JP5563624B2 - アプリケーション回路及び半導体デバイスの動作方法 - Google Patents
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Description
図6Aは、本発明の好適実施例に基づく半導体デバイスの平面図である。図6B〜図6Dは、それぞれ、図6Aの切断線A−A’、B−B’、C−C’に沿った断面図である。図6A〜図6Dを同時に参照し、半導体デバイス600は、第1導電型半導体基板602と、ゲート誘電層604と、フローティングゲート606と、第2導電型ウェル608と、第1導電型ウェル610と、第2導電型ソース拡散層612と、第2導電型ドレイン拡散層614と、第2導電型制御ゲート拡散層616と、を含む。第2導電型ソース拡散層612、第2導電型拡散層614及びフローティングゲート606は、第2導電型トランジスタを構成するよう形成され、第2導電型トランジスタは、第2導電型ウェルの外側に構成される。フローティングゲート606及び第2導電型制御ゲート拡散層616の重なり合う領域は、フローティングゲート606及びその他(612,614,608,610)の重なり合う領域より大きい。
図7は、本発明のもう1つの好適実施例に基づく半導体デバイスの平面図である。図7を参照し、本好適実施例における半導体デバイス700及び図6Aに示す前記好適実施例における半導体デバイス600の間の差異は、本好適実施例中の半導体デバイス700の第2導電型ウェル608が2つの第2ウェルコンタクト層608Aに電気的に接続されることである。また、これら2つの第2ウェルコンタクト層608Aは、N型ソース拡散層612、N型ドレイン拡散層614及びP型半導体基板602から構成されるN型トランジスタと、P型ウェル610との間に構成される。それゆえに、N型ウェル608は、P型ウェル610からチャネル領域まで空乏層の侵入を抑えるために働く。
図8は、時間の関数として図6A中の好適実施例のN型ソース拡散層612及びN型ドレイン拡散層614の間を流れる電流を示す流体対時間の図である。図8を参照し、本好適実施例における仮定は、フローティングゲート606には、チャージがなく、半導体デバイス600の閾値電圧がニュートラル状態でVt0であり、半導体デバイスが消去され、時間経過が初期化された(初期化)後、半導体デバイス600の閾値電圧がVt1であり、閾値電圧Vt1が閾値電圧Vt0未満である。初期化された後の時間経過を監視する為、読み取りパルス電圧Vread及びセンスパルス電圧Vsensがそれぞれ制御ゲートコンタクト層616A及びドレインコンタクト層614Aに印加され、N型ソース拡散層612及びN型ドレイン拡散層614の間を流れる電流を検出する。第1ウェルコンタクト層610Aは、負にバイアスされ、異常な漏れ電流を減少させる。この時、他のコンタクト層は、接地される。注意すべき点として、読み取りパルス電圧Vreadは、閾値電圧Vt1及びVt0の間でなければならない。
異常なチャージロスに起因する寿命の変動の問題を解決する為、複数のノーマリーオフ型バッテリレス電子タイマ(半導体デバイス600)は、並列に接続されることができる。図9A中の並列チェーン回路モデルに示すように、並列チェーン回路900Aは、複数の半導体デバイス600を含み、各半導体デバイスのソースコンタクト層612及びドレインコンタクト層614は、それぞれ第1端子T1及び第2端子T2に電気的に接続される。半導体デバイス600中の異常なチャージロスが半導体デバイス600の寿命を短縮するので、複数の半導体デバイスが並列に接続される時、並列チェーン回路900A中の最長寿命を有する半導体デバイス600がシステム全体の寿命を決定する。
図10Aは、本発明のもう1つの好適実施例に基づく並列チェーン回路900Aから構成される直列接続された並列チェーン回路(1000A)を示す概略図である。図10Aを参照し、直列接続された並列チェーン回路1000Aは、複数の並列チェーン回路900Aを含み、それらは、直列に接続される。図10Aに示すように、システムの寿命は、直列接続された並列チェーン回路1000A中の並列チェーン回路900Aの間で最も寿命が短い並列チェーン回路900Aにより決定され、各チェーンの寿命は、そこにおける半導体デバイス600の間の最長寿命により決定される。各並列チェーン回路900Aは、N個の半導体デバイス600で構成され、直列接続された並列チェーン回路1000Aは、M個の並列チェーン回路900Aを含むと仮定する。直列接続された並列チェーン回路1000Aの抵抗の上昇を防止する為、Mの上限を有する。一方で、時間を刻む精度から未知な統計的エラーを除く為、Mの下限を有する。本発明は、直列接続された並列チェーン回路1000Aの寿命をN×M個の半導体デバイス600の最長寿命より短く、且つN×M個の半導体デバイス600の平均寿命より長くする。一般的に、統計的考慮に基づき、Mは、20より大きくすることができ、Nは、Mより大きくなければならない。
図11は、時間の関数として図6A中の好適実施例のN型ソース拡散層612及びN型ドレイン拡散層614の間を流れる電流を示すもう1つの流体対時間の図である。図11を参照し、本好適実施例における半導体デバイス600の閾値は、半導体デバイス600の初期化が実行される前、Vt2であると仮定される。半導体デバイス600をプログラミングすることによって、時間経過が初期化され(初期化)、半導体デバイス600の閾値電圧が初期閾値電圧Vt2より大きいものであるVt3になる。初期化後の時間経過を読み取る為、読み取りパルス電圧Vread及びセンスパルス電圧Vsensは、N型ソース拡散層612及びN型ドレイン拡散層614の間を流れる電流を検出するため、それぞれ制御ゲートコンタクト層616A及びドレインコンタクト層614Aに印加され、他のコンタクト層は、接地される。注意すべきこととして、読み取りパルス電圧Vreadは、閾値電圧Vt3及びVt2の間でなければならない。
図12Aは、本発明のもう1つの好適実施例に基づく直列接続された回路モデルである。直列チェーン回路1200Aは、互いに直列接続された複数のノーマリーオン型半導体デバイス600を含み、直列チェーン回路1200A中の半導体デバイス600のドレインコンタクト層614Aは、第1端子T1に電気的に接続される。直列チェーン回路1200A中の最後の半導体デバイス600のソースコンタクト層612Aは、第2端子T2に電気的に接続される。直列接続された半導体デバイスの数が直列チェーン回路1200Aにおいて十分に大きい限り、直列チェーン回路1200A中の半導体デバイス600の間で寿命が最長である半導体デバイス600がシステムの寿命を決定する。言い換えれば、寿命が最長である半導体デバイス600が有効期限切れになる時、第1端子T1及び第2端子T2の間のパスが導通するようになる。
図13Aは、本発明のもう1つの好適実施例に基づく並列接続された直列チェーン回路を示す概略図である。図13Aを参照し、並列接続された直列チェーン回路1300Aは、複数の直列チェーン回路1200Aを含み、それらは、並列に接続される。図13Aに示すように、システムの寿命は、並列接続された直列チェーン回路1300Aの間で寿命が最短である直列チェーン回路1200Aにより決定され、各直列チェーン回路1200Aの寿命は、直列チェーン回路1200A中で寿命が最長である半導体デバイス600により決定される。各直列チェーン回路1200AがN個の半導体デバイス600で構成され、並列接続された直列チェーン回路1300AがM個の並列接続された直列チェーン回路1200Aを含むと仮定する。時間を刻む精度から未知な統計的エラーを除く為、Mの下限を有する。一方で、並列接続された直列チェーン回路1300Aは、寿命が異常に長い直列チェーン回路1200Aを含み得る。本発明は、並列接続された直列チェーン回路1300Aの寿命をN×M個の半導体デバイス600の最長寿命より短く、且つN×M個の半導体デバイス600の平均寿命よりも長くする。一般に、統計的考慮に基づき、Mは、20より大きくすることができ、Nは、Mより大きくなければならない。
図14Aは、本発明のもう1つの好適実施例に基づく半導体デバイスの平面図である。図14B、図14Cは、それぞれ、図14Aの切断線A−A’、B−B’に沿った断面図である。図14A、図14B及び図14Cを同時に参照し、本好適実施例の半導体デバイス1400及び図6Aに示す前記好適実施例中の半導体デバイス600の差異は、本好適実施例の半導体デバイス1400は、更に、第2導電型相補コンデンサゲート拡散層1402(N型相補コンデンサゲート拡散層)を含むことである。N型相互コンデンサゲート拡散層1402は、P型半導体基板602中、N型ウェル領域608外部に形成される。また、N型ソース拡散層612、N型ドレイン拡散層614、及びフローティングゲート606から構成されるN型トランジスタは、N型相補コンデンサゲート拡散層1402及びN型ウェル608の間に構成される。また、N型相互コンデンサゲート拡散層1402は、相補コンデンサゲートコンタクト層1402Aに電気的に接続される。本好適実施例の半導体デバイス1400の等価回路は、図15に示されるとおりであり、N型相補コンデンサゲート拡散層1402及びフローティングゲートFGの間の等価容量は、Ctとして表される。注意すべきこととして、制御容量Ccは、ゲート容量Cg+相補容量Ctより大きく、即ち、Cc>Cg+Ctである。
図16Aは、本発明のもう1つの好適実施例に基づく半導体デバイスの平面図である。図16Bは、図16Aの切断線A−A’に沿った断面図である。図16A、図16Bを同時に参照し、本好適実施例の半導体デバイス1600及び図14Aに示す半導体デバイス1400の間の差異は、P型ウェル610中に形成される拡散層がN型相補コンデンサゲート拡散層1402であり、N型制御ゲート拡散層616は、図14における好適実施例中のP型ウェル領域610中、N型ウェル608の外部に最初に形成されることである。更に、本好適実施例の半導体デバイス1600の等価回路は、図15に示され、制御容量Ccは、ゲート容量+チャネル容量Ctより大きい。
202 シャロートレンチアイソレーション
302 LOCOS(local oxidation of silicon)
600,700,1400,1600 半導体デバイス
602 第1導電型半導体基板
604 ゲート誘電層
606 フローティングゲート
608 第2導電型ウェル
610 第1導電型ウェル
612 第2導電型ソース拡散層
614 第2導電型ドレイン拡散層
616 第2導電型制御ゲート拡散層
608A 第2ウェルコンタクト層
610A 第1ウェルコンタクト層
612A ソースコンタクト層
614A ドレインコンタクト層
616A 制御ゲートコンタクト層
900A,900B,900C,900D 並列チェーン回路
1000A,1000B,1000C,1000D 直列接続された並列チェーン回路
1200A,1200B,1200C,1200D 直列チェーン回路
1300A,1300B,1300C,1300D 並列接続された直列チェーン回路
1402 第2導電型相補コンデンサゲート拡散層
1402A 相補コンデンサゲートコンタクト層
Cg ゲート容量
Cc 制御容量
Ct 相補容量,チャネル容量,トンネル容量
FG フローティングゲート
NS N型ソース
ND N型ドレイン
NCG N型制御ゲート
PSUB P型基板
T1 第1端子
T2 第2端子
Claims (19)
- 第1導電型半導体基板と、
前記第1導電型半導体基板中に形成されるゲート誘電層と、
前記ゲート誘電層上に形成されるフローディングゲートと、
前記第1導電型半導体基板中に形成される第2導電型ウェルと、
前記第2導電型ウェル中に形成される第1導電型ウェルと、
前記第1導電型半導体基板中の前記フローティングゲートの二側にそれぞれ形成される第2導電型ソース拡散層及び第2導電型ドレイン拡散層であり、前記第2導電型ソース拡散層、前記第2導電型ドレイン拡散層及び前記フローティングゲートは、第2導電型トランジスタを構成するよう形成され、前記第2導電型トランジスタが第2導電型ウェル外側に構成される第2導電型ソース拡散層及び第2導電型ドレイン拡散層と、
前記第1導電型ウェル中に形成される第2導電型制御ゲート拡散層と、
を含み、
前記第2導電型ソース拡散層上に配置されるソースコンタクト層と、
前記第2導電型ドレイン拡散層上に配置されるドレインコンタクト層と、
前記第2導電型制御ゲート拡散層上に配置される制御ゲートコンタクト層と、
前記第2導電型ウェル上に配置される少なくとも1つの第2ウェルコンタクト層と、
前記第1導電型ウェル上に配置される第1ウェルコンタクト層と、
前記第1導電型半導体基板上に配置される基板コンタクト層と、
を更に含む半導体デバイスであって、
前記半導体デバイスのチャージされた状態を読み取る時、スイープバイアスを前記制御ゲートコンタクト層に印加し、前記ソースコンタクト層及び前記基板コンタクト層を接地し、正バイアスを前記ドレインコンタクト層に印加し、負バイアスを前記第1ウェルコンタクト層に印加し、正バイアスを前記第2ウェルコンタクト層に印加するか、前記第2ウェルコンタクト層を接地し、
前記半導体デバイスをプログラミングする時、第1バイアスを前記制御ゲートコンタクト層に印加し、前記ソースコンタクト層、前記ドレインコンタクト層及び前記基板コンタクト層を接地し、第2バイアスを前記第1ウェルコンタクト層及び前記第2ウェルコンタクト層に印加するか、前記第1ウェルコンタクト層及び前記第2ウェルコンタクト層を接地し、前記第1バイアスは、グランドより大きく、前記第2バイアスは、前記グランドより大きいか、前記グランドに等しく、且つ前記第1バイアスより小さいものであり、
前記半導体デバイスを消去する時、負バイアスを前記制御ゲートコンタクト層及び前記第1ウェルコンタクト層に印加し、正バイアスを前記ソースコンタクト層及び前記ドレインコンタクト層に印加し、前記第2ウェルコンタクト層及び前記基板コンタクト層を接地する
ことを含む半導体デバイスの動作方法。 - 前記第2ウェルコンタクト層は、前記第2導電型トランジスタ及び前記第1導電型ウェルの間に構成される請求項1に記載の半導体デバイスの動作方法。
- 前記フローティングゲート及び前記第2導電型制御ゲート拡散層の重なり合う領域は、前記フローティングゲート及び前記ソースコンタクト層と、前記ドレインコンタクト層の間の前記第1導電型半導体基板の表面上の前記第2導電型トランジスタのチャネル領域との重なり合う領域より大きい請求項1に記載の半導体デバイスの動作方法。
- 第1導電型半導体基板と、
前記第1導電型半導体基板上に形成されるゲート誘電層と、
前記ゲート誘電層上に形成されるフローディングゲートと、
前記第1導電型半導体基板中に形成される第2導電型ウェルと、
前記第2導電型ウェル中に形成される第1導電型ウェルと、
前記第1導電型半導体基板中、前記第2導電型ウェル外側に形成される第2導電型相補コンデンサゲート拡散層と、
前記第1導電型半導体基板中の前記フローティングゲートの二側にそれぞれ形成される第2導電型ソース拡散層及び第2導電型ドレイン拡散層であり、前記第2導電型ソース拡散層、前記第2導電型ドレイン拡散層及び前記フローティングゲートは、第2導電型トランジスタを構成するよう形成され、前記第2導電型トランジスタが第2導電型ウェル及び前記第2導電型相補コンデンサゲート拡散層の間に構成される第2導電型ソース拡散層及び第2導電型ドレイン拡散層と、
前記第1導電型ウェル中に形成される第2導電型制御ゲート拡散層と、
を含み、
前記第2導電型ソース拡散層上に配置されるソースコンタクト層と、
前記第2導電型ドレイン拡散層上に配置されるドレインコンタクト層と、
前記第2導電型制御ゲート拡散層上に配置される制御ゲートコンタクト層と、
前記第2導電型ウェル上に配置される少なくとも1つの第2ウェルコンタクト層と、
前記第1導電型ウェル上に配置される第1ウェルコンタクト層と、
前記第1導電型半導体基板上に配置される基板コンタクト層と、
前記第2導電型相補コンデンサゲート拡散層上に配置される相補コンデンサゲートコンタクト層と、
を更に含む半導体デバイスであって、
前記半導体デバイスのチャージされた状態を読み取る時、スイープバイアスを前記制御ゲートコンタクト層に印加し、正バイアスを前記ドレインコンタクト層に印加し、前記ソースコンタクト層、前記第1ウェルコンタクト層及び前記第2ウェルコンタクト層、前記相補コンデンサゲートコンタクト層及び前記基板コンタクト層を接地し、
前記半導体デバイスをプログラミングする時、第1バイアスを前記制御ゲートコンタクト層に印加し、第2バイアスを前記ソースコンタクト層、前記ドレインコンタクト層、前記第1ウェルコンタクト層及び前記第2ウェルコンタクト層に印加し、前記相補コンデンサゲートコンタクト層及び前記基板コンタクト層を接地し、前記第1バイアスは、グランドより大きく、前記第2バイアスは、前記グランドより大きいか、前記グランドに等しく、且つ前記第1バイアスより小さいものであり、
前記半導体デバイスを消去する時、負バイアスを前記制御ゲートコンタクト層及び前記第1ウェルコンタクト層に印加し、前記ソースコンタクト層及び前記ドレインコンタクト層、前記第2ウェルコンタクト層及び前記基板コンタクト層を接地し、正バイアスを前記相補コンデンサゲートコンタクト層に印加する
ことを含む半導体デバイスの動作方法。 - 第1導電型半導体基板と、
前記第1導電型半導体基板上に形成されるゲート誘電層と、
前記ゲート誘電層上に形成されるフローディングゲートと、
前記第1導電型半導体基板中に形成される第2導電型ウェルと、
前記第2導電型ウェル中に形成される第1導電型ウェルと、
前記第1導電型半導体基板中に形成される第2導電型相補コンデンサゲート拡散層と、
前記第1導電型基板中且つ前記第2導電型ウェルの外部に形成される第2導電型制御ゲート拡散層と、
前記第1導電型半導体基板中の前記フローティングゲートの二側にそれぞれ形成される第2導電型ソース拡散層及び第2導電型ドレイン拡散層であり、前記第2導電型ソース拡散層、前記第2導電型ドレイン拡散層及び前記フローティングゲートは、第2導電型トランジスタを構成するよう形成され、前記第2導電型トランジスタが第2導電型ウェル及び前記第2導電型制御ゲート拡散層の間に構成される第2導電型ソース拡散層及び第2導電型ドレイン拡散層と、
を含む半導体デバイス。 - 前記第2導電型ソース拡散層上に配置されるソースコンタクト層と、
前記第2導電型ドレイン拡散層上に配置されるドレインコンタクト層と、
前記第2導電型制御ゲート拡散層上に配置される制御ゲートコンタクト層と、
前記第2導電型ウェル上に配置される少なくとも1つの第2ウェルコンタクト層と、
前記第1導電型ウェル上に配置される第1ウェルコンタクト層と、
前記第1導電型半導体基板上に配置される基板コンタクト層と、
前記第2導電型相補コンデンサゲート拡散層上に配置される相補コンデンサゲートコンタクト層と、
を更に含む請求項5に記載の半導体デバイス。 - 前記半導体デバイスのチャージされた状態を読み取る時、スイープバイアスを前記制御ゲートコンタクト層に印加し、正バイアスを前記ドレインコンタクト層に印加し、前記ソースコンタクト層、前記第1ウェルコンタクト層及び前記第2ウェルコンタクト層、前記基板コンタクト層及び前記相補コンデンサゲートコンタクト層を接地し、
前記半導体デバイスをプログラミングする時、正バイアスを前記制御ゲートコンタクト層に印加し、負バイアスを前記第1ウェルコンタクト層及び前記相補コンデンサゲートコンタクト層に印加し、前記ソースコンタクト層、前記ドレインコンタクト層、前記第2ウェルコンタクト層及び前記基板コンタクト層を接地し、
前記半導体デバイスを消去する時、第1バイアスを前記相補コンデンサゲートコンタクト層に印加し、第2バイアスを前記第1ウェルコンタクト層及び前記第2ウェルコンタクト層に印加し、前記制御ゲートコンタクト層、前記ソースコンタクト層、前記ドレインコンタクト層及び前記基板コンタクト層を接地し、前記第1バイアスは、グランドより大きく、前記第2バイアスは、前記グランドより大きいか、前記グランドに等しく、且つ前記第1バイアスより小さいものである
ことを含む請求項6に記載の半導体デバイスの動作方法。 - 複数の前記半導体デバイスの各半導体デバイスの前記ソースコンタクト層及び前記ドレインコンタクト層は、それぞれ、第1端子及び第2端子に電気的に接続される複数の請求項1に記載の半導体デバイスを含む並列チェーン回路。
- 複数の前記並列チェーン回路が直列に接続される複数の請求項8に記載の並列チェーン回路を含む直列接続された並列チェーン回路。
- 複数の前記半導体デバイスの各半導体デバイスの前記ソースコンタクト層及び前記ドレインコンタクト層は、それぞれ、第1端子及び第2端子に電気的に接続される複数の請求項4に記載の半導体デバイスを含む並列チェーン回路。
- 複数の前記並列チェーン回路が相互に直列に接続される複数の請求項10に記載の並列チェーン回路を含む直列接続された並列チェーン回路。
- 複数の前記半導体デバイスの各半導体デバイスの前記ソースコンタクト層及び前記ドレインコンタクト層は、それぞれ、第1端子及び第2端子に電気的に接続される複数の請求項6に記載の半導体デバイスを含む並列チェーン回路。
- 複数の前記並列チェーン回路が相互に直列に接続される複数の請求項12に記載の並列チェーン回路を含む直列接続された並列チェーン回路。
- 相互に直列に接続された複数の請求項1に記載の半導体を含む直列チェーン回路であり、前記直列チェーン回路中の前記半導体デバイスの第1半導体デバイスのドレインコンタクト層は、第1端子に電気的に接続され、前記直列チェーン回路中の前記半導体デバイスの最後のソースコンタクト層は、第2端子に電気的に接続される直列チェーン回路。
- 複数の前記直列チェーン回路が並列に接続される複数の請求項14に記載の直列チェーン回路を含む並列接続された直列チェーン回路。
- 複数の前記半導体デバイスが直列に接続された複数の請求項4に記載の半導体を含む直列チェーン回路であり、前記直列チェーン回路中の前記半導体デバイスの第1半導体デバイスのドレインコンタクト層は、第1端子に電気的に接続され、前記直列チェーン回路中の前記半導体デバイスの最後のソースコンタクト層は、第2端子に電気的に接続される直列チェーン回路。
- 複数の前記直列チェーン回路が相互に並列に接続される複数の請求項16に記載の直列チェーン回路を含む並列接続された直列チェーン回路。
- 複数の前記半導体デバイスが直列に接続された複数の請求項6に記載の半導体を含む直列チェーン回路であり、前記直列チェーン回路中の前記半導体デバイスの第1半導体デバイスのドレインコンタクト層は、第1端子に電気的に接続され、前記直列チェーン回路中の前記半導体デバイスの最後のソースコンタクト層は、第2端子に電気的に接続される直列チェーン回路。
- 複数の前記直列チェーン回路が並列に接続される複数の請求項18に記載の直列チェーン回路を含む並列接続された直列チェーン回路。
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