CN102856365A - 半导体装置及其操作方法与应用电路 - Google Patents

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Abstract

一种半导体装置及其操作方法与应用电路。藉由调整施加于双重井区上的偏压，来降低控制栅极扩散层、源极扩散层与漏极扩散层之间的漏电流，进而提高应用半导体装置的无电池电子计时器的准确性并降低生产成本。

Description

半导体装置及其操作方法与应用电路
技术领域
本发明涉及一种半导体装置及其操作方法与应用电路，尤其涉及一种用以实现无电池电子计时器的半导体装置及其操作方法与应用电路。
背景技术
日本专利JP3959340提出一种具有控制有效期(expiration)的电路的固态老化装置(Solid-State Aging Device，SSAD)，其被提出作为集成电路的无电池电子计时器(Battery Less Electronic Timer，IBLET)。控制有效期的基本构想为抑制由于如图1A～图1D所示的异常电荷损失(anomalous charge loss)所造成的计时误差。在此以三个时间单元(timecell)为例，图1A～图1D所示的三个时间单元102、104以及106分别具有短、中、长等三个不同时间长度的生命期(life time)，其中在各个时间单元的生命期期间端点T1与端点T2之间有电流流过，且此三个时间单元并联于两端点(端点T1与端点T2)之间。通过这些时间单元的电流依时间单元生命期长短的顺序而消失。
在初始状态时(图1A)，电流可流过两端点之间的所有时间单元。而当三个时间单元中生命期最短的时间单元102过期时，生命期最短的时间单元102中的电流将随着时间经过而先消失降为零，剩下具有中、长生命期的时间单元104与106有电流通过(如图1B所示)。随着时间的流逝，时间单元将依序地过期(expire)，电流渐渐变为仅能通过生命期最长的时间单元106(如图1C所示)，而当生命期最长的时间单元106过期时，端点T 1与T2间的电流大小将消失，亦即端点T1与T2间为终止(terminated)的状态。由此可知，端点T1与T2间的电性连接状态取决于端点T1与T2间并联的时间单元中生命期最长的时间单元106。
由于时间单元的可靠性的主要问题为异常的电荷流失，其将导致时间单元的生命期的减低，因此在并联的时间单元的数量够多的情形下，生命期的长短可视为取决于没有异常电荷损失的时间单元。因此，当并联连接大量的时间单元时，生命期的长短将主要由穿遂(tunneling)所决定，因而时间单元的生命期长短应是可控制的。
现有的时间单元结构，主要是可分成两种类型的时间单元的结构和制程。一种是单层多晶硅(single poly silicon)时间单元，其可兼容于COMS的制作生产线(美国专利US7652317、US2008/0079057)，如图2和3所示。其等效电路则如图4所示，其中栅极电容Cg(N型源极NS、N型漏极ND以及P型基底PSUB所形成的硅表面与浮置门FG间所形成的等效电容)小于控制电容Cc(浮置门FG与N型控制栅极NCG之间的等效电容)。另一种是双层多晶硅(double poly-silicon)结构，其通常可与非挥发性记忆体一起制作(美国专利US2009/0218613)。双层多晶硅结构的等效电路可如图5所示。
在现有的单层多晶硅的时间单元结构中，N型控制栅极NCG与N型源极NS、N型漏极ND在P型基底PSUB的表面上被制造做为扩散层。浅沟槽绝缘层202(shallow-trench-isolation，STI)或局部硅氧化层302(local oxidation of silicon，LOCOS)设置于N型控制栅极NCG与N型源极NS、N型漏极ND之间以进行电气隔离(electrical isolation)。其中典型的浅沟槽绝缘结构形成方法是在基底上于N型控制栅极NCG和其他扩散层(N型源极NS与N型漏极ND)之间蚀刻出浅渠沟，然后将这些浅渠沟注满绝缘材料，如二氧化硅或其他介电材料。而典型的LOCOS结构的形成方法是将不可氧化的罩幕(mask)如氮化硅(Si3N4)沉积在空白硅晶圆(blank silicon wafer)上。用微影法将罩幕形成图案，然后在被暴露的硅表面部分(利用蚀刻技术)上形成二氧化硅(SiO2)层。此氧化层可将N型控制栅极NCG和其他扩散层(N型源极NS与N型漏极ND)进行电性隔离。
上述有关异常电荷流失的问题，主要是位于时间单元中绝缘层的陷阱(traps)所引起。陷阱有时变得活跃，而使通过绝缘层的电子流增加，从而导致时间单元的异常电荷流失(H.Watanabe，et.al.，IEEE Trans.Elec.Dev.Vol.58，issue 3，pp.792-797.)。
发明内容
本发明提供一种半导体装置及其操作方法与应用电路，可提高应用半导体装置的无电池电子计时器的准确性。
本发明提出一种半导体装置，包括一第一导电型半导体基底、一栅极介电层、一栅极介电层、一浮置门、一第二导电型井区、一第一导电型井区、一第二导电型井区、一第二导电型源极扩散层、一第二导电型漏极扩散层以及一第二导电型控制栅极扩散层。其中栅极介电层形成于第一导电型半导体基底上。浮置门形成于栅极介电层上。第二导电型井区形成于第一导电型半导体基底中。第一导电型井区形成于第二导电型井区中。第二导电型源极扩散层与第二导电型漏极扩散层分别形成于浮置门两侧的第一导电型半导体基底中，第二导电型源极扩散层、第二导电型漏极扩散层与浮置门形成一第二导电型晶体管，且第二导电型晶体管位于第二导电型井区外。另外第二导电型控制栅极扩散层则形成于第一导电型井区中。
在本发明的一实施例中，上述的半导体装置还包括一源极接触层、一漏极接触层、一控制栅极接触层、至少一第二井区接触层、一第一井区接触层以及一基底接触层。其中源极接触层配置于第二导电型源极扩散层上。漏极接触层配置于第二导电型漏极扩散层上。控制栅极接触层配置于第二导电型控制栅极扩散层上。第二井区接触层配置于第二导电型井区上。第一井区接触层配置于第一导电型井区上。基底接触层配置于第一导电型半导体基底上。
在本发明的一实施例中，上述的第二井区接触层位于第二导电型晶体管与第一导电型井区之间。
在本发明的一实施例中，上述的浮置门与第二导电型控制栅极扩散层的重叠区域大于浮置门与第二导电型晶体管在第一导电型半导体基底表面上介于源极接触层与漏极接触层之间的通道区域的重叠区域。
本发明亦提出一种半导体装置的操作方法，包括下列步骤。当读取半导体装置的充电状态时，施加一扫读偏压于控制栅极接触层被，将源极接触层与基底接触层电性连接至一接地电压，施加正偏压于漏极接触层，施加负偏压于第一井区接触层，施加正偏压于第二井区接触层或将第二井区接触层电性连接至接地电压。当程式化半导体装置时，施加一第一偏压于控制栅极接触层，将源极接触层、漏极接触层与基底接触层电性连接至接地电压，施加一第二偏压于第一井区接触层与第二井区接触层或将第一井区接触层与第二井区接触层电性连接至接地电压，其中第一偏压大于接地电压，第二偏压大于等于接地电压且小于等于第一偏压。当抹除半导体装置时，施加负偏压于控制栅极接触层与第一井区接触层，施加正偏压于源极接触层与漏极接触层，将第二井区接触层与基底接触层电性连接至接地电压。
本发明亦提出一种半导体装置，包括一第一导电型半导体基底、一栅极介电层、一栅极介电层、一浮置门、一第二导电型井区、一第二导。电型井区、一第一导电型井区、一第二导电型源极扩散层、一第二导电型漏极扩散层、一第二导电型控制栅极扩散层以及一第二导电型互补电容栅极扩散层。其中栅极介电层形成于第一导电型半导体基底上。浮置门形成于栅极介电层上。第二导电型井区形成于第一导电型半导体基底中。第一导电型井区形成于第二导电型井区中。第二导电型互补电容栅极扩散层形成于第一导电型半导体基底中，且位于第二导电型井区外。第二导电型源极扩散层与第二导电型漏极扩散层分别形成于浮置门两侧的第一导电型半导体基底中，第二导电型源极扩散层、第二导电型漏极扩散层与浮置门形成一第二导电型晶体管，且此第二导电型晶体管位于第二导电型井区与第二导电型互补电容栅极扩散层之间。另外第二导电型控制栅极扩散层则形成于第一导电型井区中。
在本发明的一实施例中，上述的半导体装置还包括一互补电容栅极接触层，其配置于第二导电型互补电容栅极扩散层上。
本发明亦提出一种半导体装置的操作方法，包括：当读取半导体装置的充电状态时，施加一扫读偏压于控制栅极接触层，施加正偏压于漏极接触层，并将源极接触层、第一井区接触层、第二井区接触层、通道栅极接触层与基底接触层电性连接至接地电压；当程式化半导体装置时，施加一第一偏压于控制栅极接触层，施加一第二偏压于源极接触层、漏极接触层、第一井区接触层与第二井区接触层，并将通道栅极接触层与基底接触层电性连接至接地电压，其中第一偏压大于接地电压，第二偏压大于等于接地电压且小于等于第一偏压；当抹除半导体装置时，施加负偏压于控制栅极接触层与第一井区接触层，将源极接触层、漏极接触层、第二井区接触层与基底接触层电性连接至接地电压，并施加正偏压于通道栅极接触层。
本发明亦提出一种半导体装置，包括一第一导电型半导体基底、一栅极介电层、一栅极介电层、一浮置门、一第二导电型井区、一第二导电型井区、一第一导电型井区、一第二导电型源极扩散层、一第二导电型漏极扩散层以及一第二导电型控制栅极扩散层。其中栅极介电层形成于第一导电型半导体基底上。浮置门形成于栅极介电层上。第二导电型井区形成于第一导电型半导体基底中。第一导电型井区形成于第二导电型井区中。第二导电型互补电容栅极扩散层形成于第一导电型井区中。第二导电型控制栅极扩散层形成于第一导电型半导体基底中，且位于第二导电型井区外。第二导电型源极扩散层与第二导电型漏极扩散层分别形成于浮置门两侧的第一导电型半导体基底中，第二导电型源极扩散层、第二导电型漏极扩散层与浮置门形成一第二导电型晶体管，且此第二导电型晶体管位于第二导电型井区与第二导电型控制栅极扩散层之间。
本发明亦提出一种半导体装置的操作方法，包括：当读取半导体装置的充电状态时，施加一扫读偏压于控制栅极接触层，施加正偏压于漏极接触层，并将源极接触层、第一井区接触层、第二井区接触层、通道栅极接触层与基底接触层电性连接至接地电压；当程式化半导体装置时，施加正偏压于控制栅极接触层，施加负偏压于第一井区接触层与通道栅极接触层，并将源极接触层、漏极接触层、第二井区接触层与基底接触层电性连接至接地偏压；当抹除半导体装置时，施加一第一偏压于通道栅极接触层，施加一第二偏压于第一井区接触层与第二井区接触层，将控制栅极接触层、源极接触层、漏极接触层与基底接触层电性连接至接地电压，其中第一偏压大于接地电压，第二偏压大于等于接地电压且小于等于第一偏压。
本发明亦提出一种并联电路，包括多个如上述的半导体装置，各半导体装置的漏极接触层与源极接触层分别电性连接一第一端点与一第二端点。
本发明亦提出一种串并联电路，包括多个如上述的并联电路，其中此些并联电路以串接的方式相互连接。
本发明亦提出一种串联电路，包括多个如上述的半导体装置，此些半导体装置以串接的方式相互连接，其中串联电路中的第一个半导体装置的漏极接触层电性连接一第一端点，串联电路中的最后一个半导体装置的源极接触层电性连接一第二端点。
本发明亦提出一种串并联电路，包括多个如上述的串联电路，其中此些串联电路以并联的方式相互连接。
基于上述，本发明提出具有单层栅极介电层结构的半导体装置，其无须制作绝缘层，由于栅极介电层在时间单元中的厚度是均匀的，因此可大幅改善第二导电型控制栅极扩散层、第二导电型源极扩散层与第二导电型漏极扩散层之间的漏电流情形，进而提高应用半导体装置的无电池电子计时器的准确性。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1A～图1D显示为现有的有效期控制电路的示意图。
图2～图3显示为现有的时间单元结构的示意图。
图4显示为图3的时间单元结构的等效电路示意图。
图5显示为现有的双层多晶硅结构的时间单元等效电路示意图。
图6A显示为本发明一实施例的半导体装置的上视图。
图6B～图6D分别显示为图6A中沿A-A’，B-B’，C-C’剖面线的剖面示意图。
图7显示为本发明另一实施例的半导体装置的上视图。
图8显示为图6A实施例的N型源极扩散层612和N型漏极扩散层614间的电流与时间的关系图。
图9A～9D显示为本发明实施例的并联电路的示意图。
图10A～10D显示为本发明实施例的串并联电路的示意图。
图11显示为图6A实施例的另一N型源极扩散层612和N型漏极扩散层614间的电流与时间的关系图。
图12A～12D显示为本发明实施例的串联电路示意图
图13A～13D显示为本发明实施例的串并联电路的示意图
图14A显示为本发明另一实施例的半导体装置的上视图。
图14B～图14C分别显示为图14A中沿A-A’、B-B’剖面线的剖面示意图。
图15显示为半导体装置1400的等效电路示意图。
图16A显示为本发明另一实施例的半导体装置的上视图。
图16B显示为图16A中沿A-A’剖面线的剖面示意图。
附图标记：
102、104、106：时间单元
202：浅沟槽绝缘层
302：局部硅氧化层
600、700、1400、1600：半导体装置
602：第一导电型半导体基底
604：栅极介电层
606、FG：浮置门
608：第二导电型井区
608A：第二井区接触层
610：第一导电型井区
610A：第一井区接触层
612：第二导电型源极扩散层
612A：源极接触层
614：第二导电型漏极扩散层
614A：漏极接触层
616：第二导电型控制栅极扩散层
616A：控制栅极接触层
900A：并联电路
1000A、1300A：串并联电路
1200A：串联电路
1402：第二导电型互补电容栅极扩散层
A-A’、B-B’、C-C’：剖面线
T1、T2：端点
Ct：通道电容
Cc：控制电容
Cg：栅极电容
NS：N型源极
ND：N型漏极
PSUB：P型基底
NCG：N型控制栅极
具体实施方式
现将详细参考本发明的实施例，在附图中说明所述实施例的实例。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件/符号代表相同或类似部分。
第一实施例
图6A显示为本发明一实施例的半导体装置的上视图。图6B～图6D分别显示为图6A中沿A-A’、B-B’、C-C’剖面线的剖面示意图。请同时参照图6A～图6D，半导体装置600包括一第一导电型半导体基底602、一栅极介电层604、一浮置门606、一第二导电型井区608、一第一导电型井区610、一第二导电型源极扩散层612与一第二导电型漏极扩散层614以及一第二导电型控制栅极扩散层616。其中第二导电型源极扩散层612、第二导电型漏极扩散层614与浮置门606形成一第二导电型晶体管，且第二导电型晶体管位于第二导电型井区608外。浮置门606与第二导电型控制栅极扩散层616的重叠区域大于浮置门606与其它部份(第二导电型井区608、第一导电型井区610、第二导电型源极扩散层612、第二导电型漏极扩散层614)的重叠区域。
另外，半导体装置600还包括一源极接触层612A、一漏极接触层614A、一控制栅极接触层616A、至少一第二井区接触层608A、一第一井区接触层610A以及一基底接触层(未显示)。其中源极接触层612A配置于第二导电型源极扩散层612上。漏极接触层614A配置于第二导电型漏极扩散层614上。控制栅极接触层616A配置于第二导电型控制栅极扩散层616上。第二井区接触层608A配置于第二导电型井区608上。第一井区接触层610A配置于第一导电型井区610上。基底接触层则配置于第一导电型半导体基底。
在此假设第一导电型为P型、第二导电型为N型，以下的说明将把与第一导电型与第二导电型有关的描述分别以P型与N型的描述方式代替。
在半导体装置600中，栅极介电层604形成于P型半导体基底602上，浮置门606形成于栅极介电层604上，N型井区608形成于P型半导体基底602中，P型井区610位于N型井区608，N型控制栅极扩散层616形成于P型井区610中。另外，N型源极扩散层612与N型漏极扩散层614分别形成于浮置门606两侧的P型半导体基底602中，N型源极扩散层612、N型漏极扩散层614与浮置门606形成一N型晶体管，且此N型晶体管位于N型井区608外。
当进行半导体装置600的操作时，可通过对各个接触层施加电压脉冲，以进行半导体装置600的读取(read)、程式化(program)以及抹除(erase)等动作。藉由控制施加于各个接触层的偏压以及调整P型半导体基底602的掺杂分布，可降低从N型控制栅极扩散层616到N型晶体管的漏电流。本实施例的半导体装置600的等效电路可如图4所示，由于浮置门606和N型控制栅极扩散层616间重叠区域的面积大于浮置门606和N型晶体管在P型半导体基底602表面上介于N型源极扩散层612与N漏极扩散层614之间的通道区域的重叠区域的面积，因此控制电容Cc(浮置门606与N型控制栅极扩散层616之间的等效电容)的电容值大于栅极电容Cg(包括浮置门606与源极接触层612A和漏极接触层614A之间的通道区域所形成的等效电容)的电容值。
详细来说，图6A～6D实施例的半导体装置600在进行读取、程式化、抹除等操作时，于各接触层上所施加的偏压可如下列表1所示：
  读取   程式化   抹除
  控制栅极接触层   扫读偏压   第一偏压   负偏压
  源极接触层   接地电压   接地电压   正偏压
  漏极接触层   正偏压   接地电压   正偏压
  第一井区接触层   负偏压   第二偏压或接地电压   负偏压
  第二井区接触层   正偏压或接地电压   第二偏压或接地电压   接地电压
  基底接触层   接地电压   接地电压   接地电压
表1
如上表1所示，在读取半导体装置600的临界电压的偏移(shift)时，当施加一正偏压于漏极接触层614A上时，施加一扫读(sweep)偏压于控制栅极接触层616A上。施加一负偏压于第一井区接触层610A上，以防止P型井区610与N型井区608间发生顺偏压的情形。另外并对第二井区接触层608A施加正偏压或将其电性连接至接地电压，而源极接触层612A与基底接触层(未显示)则电性连接至接地电压。
当程式化半导体装置600时，施加一第一偏压于控制栅极接触层616A上，同时施加一第二偏压于第一井区接触层610A和第二井区接触层608A上或将第一井区接触层610A和第二井区接触层608A电性连接至接地电压，其中第一偏压大于接地电压，而第二偏压则大于等于接地电压且小于等于第一偏压。另外源极接触层612A、漏极接触层614A与基底接触层则电性连接至接地电压。由于控制电容Cc相对于栅极电容Cg具有较大电容，因而出现电子从P型半导体基底602、N型源极扩散层612与N型漏极扩散层614注入到浮置门606的情形，如此将使得半导体装置600的临界电压上升。
另外在对半导体装置600进行抹除时，施加负偏压于控制栅极接触层616A与第一井区接触层610A，同时对源极接触层612A与漏极接触层614A施加正偏压，另外第二井区接触层608A与基底接触层则电性连接至接地电压。如此一来，电子将从浮置门606被释出至N型源极扩散层612与N型漏极扩散层614间的通道中，进而使半导体装置600的临界电压下降。
举例来说，施加于图6A～6D实施例的半导体装置600中各个接触层的偏压值可如下列表2所示：
  读取   程式化   抹除
  控制栅极接触层   -2～2V   10V   -8V
  源极接触层   0V   0V   2V
  漏极接触层   0.5V   0V   2V
  第一井区接触层   -2V   5V   -8V
  第二井区接触层   0V   5V   0V
  基底接触层   0V   0V   0V
表2
如表2所示，当读取半导体装置600的临界电压的偏移时，对控制栅极接触层616A进行-2伏特(V)～2伏特的电压扫读，同时施加0.5V于漏极接触层614A，而源极接触层612A、第二井区接触层608A和基底接触层上的偏压则为0V。而在程式化半导体装置600时，施加10V在控制栅极接触层616A上，同时施加5V的电压于第一井区接触层610A和第二井区接触层608A，而其它接触层上的偏压则为0V。由于浮置门606因程式化被充电至带负电，因此半导体装置600的临界电压上升。另外在抹除半导体装置600时，则施加-8V于控制栅极接触层616A和第一井区接触层610A上，而第二井区接触层608A和基底接触层上的偏压为0V。另外并施加2V的偏压在源极接触层612A和漏极接触层614A上。此时电子将从浮置门606流向N型漏极扩散层614和N型源极扩散层612，进而使得半导体装置600的临界电压下降。
在部分的实施例中，亦可使在源极接触层612A和漏极接触层614A的偏压亦可为10V，而第一井区接触层610A和基底接触层上的偏压为8V。另外，控制栅极接触层616A和第一井区接触层610A则连接至接地电压。
值得注意的是，在部分实施例中，表2中对半导体装置600进行抹除时的操作电压，亦可将源极接触层612A和漏极接触层614A电性连接至接地电压(亦即半导体装置600中只有控制栅极接触层616A和第一井区接触层610A被施加负偏压，而其它接触层上的偏压为0V)。由于控制电容Cc较栅极电容Cg具有较大的电容，电子将从浮置门606流向P型半导体基底602、N型源极扩散层612与N型漏极扩散层614。这将使得浮置门606的被充电至带正电，而使得半导体装置600的临界电压下降。
第二实施例
图7显示为本发明另一实施例的半导体装置的上视图。请参照图7，本实施例的半导体装置700与图6A实施例的半导体装置600的不同之处在于，本实施例的半导体装置700的第二导电型井区608电性连接两个第二井区接触层608A，且此两个第二井区接触层608A位于N型源极扩散层612、N型漏极扩散层614与P型半导体基底602所形成的N型晶体管与P型井区610之间。如此一来，N型井区608便可抑制空乏层自P型井区610侵入到通道区域。
第三实施例
图8显示为图6A实施例的N型源极扩散层612和N型漏极扩散层614间的电流与时间的关系图。请参照图8，假设在本实施例的半导体装置600在无任何电荷在浮置门606中时的临界电压为Vt0，而抹除半导体装置600然后初始化流逝时间(elapse time)后的半导体装置600的临界电压为Vt1，其中Vt1小于临界电压Vt0。为了监测初始化后时间的流逝，我们可以藉由分别施加读取脉冲电压Vread和感测脉冲电压Vsens于控制栅极接触层616A和漏极接触层614A上，以侦测N型源极扩散层612和N型漏极扩散层614之间的电流流动，第一井区接触层610A为负偏压以减少漏电流。此时其他的接触层为电性连接至接地电压的状态。值得注意的是，读取脉冲电压Vread的电压值必须介于临界电压值vt1与vt0之间。
如图8所示，随着半导体装置600的临界电压值自Vt1随时间逐步地增加，一开始N型源极扩散层612和N型漏极扩散层614间的电流被维持在大于一预设值，但当半导体装置600的临界电压值到达侦测脉冲电压Vread时，N型源极扩散层612和N型漏极扩散层614之间的电流便迅速地下降。因此，我们可以藉由调整Vread-Vt1的值任意地设置半导体装置600的生命期。此种类型的半导体装置600被称为无电池电子计时器(Integrated Battery Less Electronic Timer，IBLET)。另外值得注意的是，在本实施例中，半导体装置600最好是增强型的晶体管，因其具有较高的临界电压Vt0。在Vt0大于0而Vt1小于0的例子中，半导体装置600被称为“常关型(normally-off type)”的无电池电子计时器。
第四实施例
若要移除因异常电荷流失所造成的生命期波动的问题，可将多个常关型无电池电子计时器(亦即半导体装置600)进行并联。如图9A的并联电路示意图所示，并联电路900A包括多个半导体装置600，其中各个半导体装置600的漏极接触层614与源极接触层612分别电性连接一第一端点T1与一第二端点T2。由于半导体装置600中异常的电荷流失将降低半导体装置600的生命期，当并联多个半导体装置600时，并联电路900A中生命期最长的半导体装置600将决定整个系统的生命期。
第五实施例
图10A显示为本发明一实施例的串并联电路的示意图。请参照图10A，串并联电路1000A包括多个串接的并联电路900A。如图10A所示。系统的生命期是由串并联电路1000A中生命期最短的并联电路900A所决定，其中各个并联电路900A的生命期是由各个并联电路900A中生命期最长的半导体装置600所决定。假设各个并联电路900A为由N个半导体装置600所构成，且串并联电路1000A包括M个并联电路900A。其中M的数值不可过大，以防止串并联电路1000A的阻值上升。另一方面，M的数值亦不可过小，以移除计数时间时未知的统计误差因素。本实施例的串并联电路1000A生命期短于N×M个半导体装置600的最长生命期，且长于N×M个半导体装置600的平均生命期。一般来说，在统计上的考量可设计M大于20，且N必须大于M。
第六实施例
图11显示为图6A实施例的另一N型源极扩散层612和N型漏极扩散层614间的电流与时间的关系图。请参照图11，假设在半导体装置600被初始化前，本实施例的半导体装置600的初始临界电压为Vt2。藉由对半导体装置600进行程式化，流逝时间被初始化。半导体装置600的临界电压变为Vt3，其大于初始临界电压Vt2。为了读取初始化后时间的流逝，可藉由分别施加读取脉冲电压Vread和感测脉冲电压Vsens于控制栅极接触层616A和漏极接触层614A上，以侦测N型源极扩散层612和N型漏极扩散层614之间的电流流动，此时其他的接触层为连接至接地电压的状态。值得注意的是，读取脉冲电压Vread的电压值必须介于临界电压值Vt3与Vt2之间。
如图11所示，随着半导体装置600的临界电压值自Vt3随时间逐步地减少，一开始N型源极扩散层612和N型漏极扩散层614间无电流产生，而当半导体装置600的临界电压值减少至低于读取脉冲电压Vread时，N型源极扩散层612和N型漏极扩散层614之间将产生电流。因此，我们可以藉由调整Vt3-Vread的值任意地设置半导体装置600的生命期。此种类型的半导体装置600可称为“无电池电子计时器”。另外，在本实施例中，半导体装置600最好是空乏型的晶体管，因其具有较低的临界电压vt2。在Vt2小于0而Vt3大于0的例子中，半导体装置600被称为“常开型(normally-on type)”的无电池电子计时器。
第七实施例
图12A显示为本发明一实施例的串联电路示意图，串联电路1200A包括多个串接的方式相互连接的常开型半导体装置600，其中串联电路1200A中的第一个半导体装置600的漏极接触层614A电性连接第一端点T1，串联电路1200A中的最后一个半导体装置600的源极接触层612A电性连接第二端点T2。只要半导体装置600串联的数目是够大的，串联电路1200A中生命期最长的半导体装置600将决定系统的生命期，也就是说当生命期最长的半导体装置600过期时，第一端点T1与第二端点T2间将变为导通的状态。
第八实施例
图13A显示为本发明另一实施例的串并联电路的示意图。请参照图13A，串并联电路1300A包括多个并联的串联电路1200A。如图13A所示。系统的生命期是由串并联电路1300A中生命期最短的串联电路1200A中生命期最长的半导体装置600所决定。假设各个串联电路1200A为由N个半导体装置600所构成，且串并联电路1300A包括M个串联电路1200A。其中M的数值亦不可过小，以移除计数时间时未知的统计误差因素，否则将可能使串并联电路1300A包括生命期异常长的串联电路1200A。本实施例可使串并联电路1300A的生命期短于N×M个半导体装置600的最长生命期，且长于N×M个半导体装置600的平均生命期。一般来说，在统计上的考量可设计M大于20，且N必须大于M。
第九实施例
图14A显示为本发明另一实施例的半导体装置的上视图。图14B～图14C分别显示为图14A中沿A-A’，B-B’剖面线的剖面示意图。请同时参照图14A～图14C，本实施例的半导体装置1400与图6A实施例的半导体装置600的不同之处在于，本实施例的半导体装置1400还包括一第二导电型互补电容栅极扩散层1402(亦即N型互补电容栅极扩散层)。N型互补电容栅极扩散层1402形成于P型半导体基底602中，且位于N型井区608外，另外N型源极扩散层612、N型漏极扩散层614与浮置门606所形成的N型晶体管位于N型互补电容栅极扩散层1402与N型井区608之间。此外，N型互补电容栅极扩散层1402电性连接一互补电容栅极接触层1402A。本实施例的半导体装置1400的等效电路可如图15所示，其中N型互补电容栅极扩散层1402与浮置门FG间的等效电容标示为Ct。值得注意的是，控制电容Cc的电容值大于栅极电容Cg加上通道电容Ct的电容值。
详细来说，图14A～14C实施例的半导体装置1400在进行读取、程式化、抹除等操作时，于各接触层上所施加的偏压可如下列表3所示：
  读取   程式化   抹除
  控制栅极接触层   扫读偏压   第一偏压   负偏压
  源极接触层   接地电压   第二偏压   接地电压
  漏极接触层   正偏压   第二偏压   接地电压
  第一井区接触层   接地电压   第二偏压   负偏压
  第二井区接触层   接地电压   第二偏压   接地电压
  互补电容栅极接触层   接地电压   接地电压   正偏压
  基底接触层   接地电压   接地电压   接地电压
表3
如上表3所示，在读取半导体装置1400的临界电压的偏移时，施加一扫读偏压于控制栅极接触层616A上，同时施加正偏压于漏极接触层614A上，其它的接触层则被连接至接地电压。
当程式化半导体装置1400时，施加一第一偏压于控制栅极接触层616A上，同时分别施加一第二偏压于源极接触层612A、漏极接触层614A、第一井区接触层610A和第二井区接触层608A上，另外并将互补电容栅极接触层1402A和基底接触层电性连接至接地电压。其中第一偏压大于接地电压，而第二偏压则大于等于接地电压且小于等于第一偏压。由于控制电容Cc大于栅极电容Cg加上通道电容Ct(Cc＞Cg+Ct)，因而出现电子从N型互补电容栅极扩散层1402通过栅极介电层604流向浮置门606的情形，进而使浮置门606被充电至带负电，因此半导体装置1400的临界电压上升。
另外在对半导体装置1400进行抹除时，施加负偏压于控制栅极接触层616A与第一井区接触层610A，同时对互补电容栅极接触层1402A施加正偏压，并将其它接触层电性连接至接地电压。如此一来，电子将从浮置门606通过栅极介电层604流向N型互补电容栅极扩散层1402，进而使得进而使浮置门606被充电至带正电，因此半导体装置1400的临界电压下降。
第十实施例
图16A显示为本发明另一实施例的半导体装置的上视图。图16B显示为图16A中沿A-A’剖面线的剖面示意图。请同时参照图16A～图16B，本实施例的半导体装置1600与图14A实施例的半导体装置1400的不同之处在于，在本实施例中，形成于P型井区610中的扩散层为N型互补电容栅极扩散层1402，而原本在图14实施例中形成于P型井区610中的N型控制栅极扩散层616则直接形成于P型半导体基底602中，且位于N型井区608外。另外，本实施例的半导体装置1600的等效电路亦可如图15所示，其中控制电容Cc的电容值亦大于栅极电容Cg加上通道电容Ct的电容值。
详细来说，图16A～16B实施例的半导体装置1600的操作方法可如下列表4所示：
  读取   程式化   抹除
  控制栅极接触层   扫读偏压   正偏压   接地电压
  源极接触层   接地电压   接地电压   接地电压
  漏极接触层   正偏压   接地电压   接地电压
  第一井区接触层   接地电压   负偏压   第二偏压或接地电压
  第二井区接触层   接地电压   接地电压   第二偏压或接地电压
  互补电容栅极接触层   接地电压   负偏压   第一偏压
  基底接触层   接地电压   接地电压   接地电压
表4
如上表4所示，在读取半导体装置1600的临界电压的偏移时，施加一扫读偏压于控制栅极接触层616A上，并施加正偏压于漏极接触层614A上，其它的接触层则被连接至接地电压。
当程式化半导体装置1600时，施加正偏压于控制栅极接触层616A上，同时分别施加一负偏压于第一井区接触层610A以及互补电容栅极接触层1402A上，其它的接触层则被连接至接地电压。值得注意的是，由于控制电容Cc大于栅极电容Cg加上通道电容Ct(Cc＞Cg+Ct)，因而出现电子从N型互补电容栅极扩散层1402与P型半导体基底602通过栅极介电层604流向浮置门606的情形，进而使浮置门606被充电至带负电，因此半导体装置1400的临界电压上升。
另外在对半导体装置1600进行抹除时，施加一第一偏压于互补电容栅极接触层1402A上，同时对第一井区接触层610A以及第二井区接触层608A施加一第二偏压，并将其它接触层电性连接至接地电压。其中第一偏压大于接地电压，而第二偏压则大于等于接地电压且小于等于第一偏压。如此一来，电子将从浮置门606将通过栅极介电层604流向N型互补电容栅极扩散层1402，进而使得进而使浮置门606被充电至带正电，因此半导体装置1400的临界电压下降。
值得注意的是，上述实施例虽皆以第一导电型为P型、第二导电型为N型进行半导体装置及其操作方法与应用电路的说明，然实际上并不以此为限，在其他实施例中亦可设定第一导电型为N型、第二导电型为P型。另外在此所揭示的浮置门的形状亦不以上述实施例所揭示的形状为限，只要在控制栅极扩散层所形成的等效电容大于介质膜电子(dielectric film electrons)穿遂的其它电容，设计者皆可以依实际情形设计不同形状的浮置门来替代上述实施例所揭示的浮置门。再者，上述图9A、图10A、图12A以及图13A中的并联电路900A、串并联电路1000A、串联电路1200A以及串并联电路1300A虽皆以半导体装置600构成，然并不以此为限。如图9B～9D所示的并联电路900B～并联电路900D，并联电路900A中的半导体装置600亦可以置换为上述图7、图14A以及图16A实施例中所揭示的半导体装置700、半导体装置1400或半导体装置1600。如图10B～10D所示的并串并联电路1000B～串并联电路1000D，串并联电路1000A中的半导体装置600亦可以置换为半导体装置700、半导体装置1400或半导体装置1600。如图12B～12D所示的串联电路1200B～串联电路1200D，串联电路1200A中的半导体装置600亦可以置换为半导体装置700、半导体装置1400或半导体装置1600。如图13B～13D所示的串并联电路1300B～串并联电路1300D，串并联电路1300A中的半导体装置600亦可以置换为半导体装置700、半导体装置1400或半导体装置1600。
综上所述，本发明利用控制施加于第二导电型井区和第一导电型井区的偏压，并优化在第一导电型型半导体基底中的杂质分布，可降低从第二导电型控制栅极扩散层到第二导电型源极扩散层、第二导电型漏极扩散层之间的漏电流。值得注意的是，上述实施例所揭示的半导体装置并无制作绝缘层，因此我们采用了第一导电型井区和第二导电型井区以改善第二导电型控制栅极扩散层、第二导电型源极扩散层与第二导电型漏极扩散层之间的漏电流情形，如此便可大幅地降低无电池电子计时器的生产成本。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域的普通技术人员，当可作些许更动与润饰，而不脱离本发明的精神和范围。

Claims (23)

1.一种半导体装置，包括：
一第一导电型半导体基底；
一栅极介电层，形成于该第一导电型半导体基底上；
一浮置门，形成于该栅极介电层上；
一第二导电型井区，形成于该第一导电型半导体基底中；
一第一导电型井区，形成于该第二导电型井区中；
一第二导电型源极扩散层与一第二导电型漏极扩散层，分别形成于该浮置门两侧的该第一导电型半导体基底中，该第二导电型源极扩散层、该第二导电型漏极扩散层与该浮置门形成一第二导电型晶体管，且该第二导电型晶体管位于该第二导电型井区外；以及
一第二导电型控制栅极扩散层，形成于该第一导电型井区中。
2.根据权利要求1所述的半导体装置，还包括：
一源极接触层，配置于该第二导电型源极扩散层上；
一漏极接触层，配置于该第二导电型漏极扩散层上；
一控制栅极接触层，配置于该第二导电型控制栅极扩散层上；
至少一第二井区接触层，配置于该第二导电型井区上；
一第一井区接触层，配置于该第一导电型井区上；以及
一基底接触层，配置于该第一导电型半导体基底上。
3.根据权利要求1所述的半导体装置，其中该第二井区接触层位于该第二导电型晶体管与该第一导电型井区之间。
4.根据权利要求1所述的半导体装置，其中该浮置门与该第二导电型控制栅极扩散层的重叠区域大于该浮置门与该第二导电型晶体管在该第一导电型半导体基底表面上介于该源极接触层与该漏极接触层之间的通道区域的重叠区域。
5.一种如权利要求1的半导体装置的操作方法，包括：
当读取该半导体装置的充电状态时，施加一扫读偏压于该控制栅极接触层，将该源极接触层与该基底接触层电性连接至一接地电压，施加正偏压于该漏极接触层，施加负偏压于该第一井区接触层，施加正偏压于该第二井区接触层或将该第二井区接触层电性连接至该接地电压；
当程式化该半导体装置时，施加一第一偏压于该控制栅极接触层，将该源极接触层、该漏极接触层与该基底接触层电性连接至该接地电压，施加一第二偏压于该第一井区接触层与该第二井区接触层或将该第一井区接触层与该第二井区接触层电性连接至该接地电压，其中该第一偏压大于该接地电压，该第二偏压大于等于该接地电压且小于等于该第一偏压；以及
当抹除该半导体装置时，施加负偏压于该控制栅极接触层与该第一井区接触层，施加正偏压于该源极接触层与该漏极接触层，将该第二井区接触层与该基底接触层电性连接至该接地电压。
6.一种半导体装置，包括：
一第一导电型半导体基底；
一栅极介电层，形成于该第一导电型半导体基底上；
一浮置门，形成于该栅极介电层上；
一第二导电型井区，形成于该第一导电型半导体基底中；
一第一导电型井区，形成于该第二导电型井区中；
一第二导电型互补电容栅极扩散层，形成于该第一导电型半导体基底中，且位于该第二导电型井区外；
一第二导电型源极扩散层与一第二导电型漏极扩散层，分别形成于该浮置门两侧的该第一导电型半导体基底中，该第二导电型源极扩散层、该第二导电型漏极扩散层与该浮置门形成一第二导电型晶体管，且该第二导电型晶体管位于该第二导电型井区与该第二导电型互补电容栅极扩散层之间；以及
一第二导电型控制栅极扩散层，形成于该第一导电型井区中。
7.根据权利要求6所述的半导体装置，还包括：
一源极接触层，配置于该第二导电型源极扩散层上；
一漏极接触层，配置于该第二导电型漏极扩散层上；
一控制栅极接触层，配置于该第二导电型控制栅极扩散层上；
至少一第二井区接触层，配置于该第二导电型井区上；
一第一井区接触层，配置于该第一导电型井区上；
一基底接触层，配置于该第一导电型半导体基底上；以及
一互补电容栅极接触层，配置于该第二导电型互补电容栅极扩散层上。
8.一种如权利要求7的半导体装置的操作方法，包括：
当读取该半导体装置的充电状态时，施加一扫读偏压于该控制栅极接触层，施加正偏压于该漏极接触层，将该源极接触层、该第一井区接触层、该第二井区接触层、该通道栅极接触层与该基底接触层电性连接至一接地电压；
当程式化该半导体装置时，施加一第一偏压于该控制栅极接触层，施加一第二偏压于该源极接触层、该漏极接触层、该第一井区接触层与该第二井区接触层，将该通道栅极接触层与该基底接触层电性连接至该接地电压，其中该第一偏压大于该接地电压，该第二偏压大于等于该接地电压且小于等于该第一偏压；以及
当抹除该半导体装置时，施加负偏压于该控制栅极接触层与该第一井区接触层，将该源极接触层、该漏极接触层、该第二井区接触层与该基底接触层电性连接至该接地电压，施加正偏压于该通道栅极接触层。
9.一种半导体装置，包括：
一第一导电型半导体基底；
一栅极介电层，形成于该第一导电型半导体基底上；
一浮置门，形成于该栅极介电层上；
一第二导电型井区，形成于该第一导电型半导体基底中；
一第一导电型井区，形成于该第二导电型井区中；
一第二导电型互补电容栅极扩散层，形成于该第一导电型井区中；以及
一第二导电型控制栅极扩散层，形成于该第一导电型半导体基底中，且位于该第二导电型井区外；
一第二导电型源极扩散层与一第二导电型漏极扩散层，分别形成于该浮置门两侧的该第一导电型半导体基底中，该第二导电型源极扩散层、该第二导电型漏极扩散层与该浮置门形成一第二导电型晶体管，且该第二导电型晶体管位于该第二导电型井区与该第二导电型控制栅极扩散层之间。
10.根据权利要求9所述的半导体装置，还包括：
一源极接触层，配置于该第二导电型源极扩散层上；
一漏极接触层，配置于该第二导电型漏极扩散层上；
一控制栅极接触层，配置于该第二导电型控制栅极扩散层上；
至少一第二井区接触层，配置于该第二导电型井区上；
一第一井区接触层，配置于该第一导电型井区上；
一基底接触层，配置于该第一导电型半导体基底上；以及
一互补电容栅极接触层，配置于该第二导电型互补电容栅极扩散层上。
11.一种如权利要求10的半导体装置的操作方法，包括：
当读取该半导体装置的充电状态时，施加一扫读偏压于该控制栅极接触层，施加正偏压于该漏极接触层，将该源极接触层、该第一井区接触层、该第二井区接触层、该通道栅极接触层与该基底接触层电性连接至一接地电压；
当程式化该半导体装置时，施加正偏压于该控制栅极接触层，施加负偏压于该第一井区接触层与该通道栅极接触层，将该源极接触层、该漏极接触层、该第二井区接触层与该基底接触层电性连接至该接地偏压；以及
当抹除该半导体装置时，施加一第一偏压于该通道栅极接触层，施加一第二偏压于该第一井区接触层与该第二井区接触层，将该控制栅极接触层、该源极接触层、该漏极接触层与该基底接触层电性连接至该接地电压，其中该第一偏压大于该接地电压，该第二偏压大于等于该接地电压且小于等于该第一偏压。
12.一种并联电路，包括多个如权利要求2的半导体装置，各该半导体装置的该漏极接触层与该源极接触层分别电性连接一第一端点与一第二端点。
13.一种串并联电路，包括多个如权利要求12的并联电路，其中该些并联电路以串接的方式相互连接。
14.一种并联电路，包括多个如权利要求7的半导体装置，各该半导体装置的该漏极接触层与该源极接触层分别电性连接一第一端点与一第二端点。
15.一种串并联电路，包括多个如权利要求14的并联电路，其中该些并联电路以串接的方式相互连接。
16.一种并联电路，包括多个如权利要求10的半导体装置，各该半导体装置的该漏极接触层与该源极接触层分别电性连接一第一端点与一第二端点。
17.一种串并联电路，包括多个如权利要求16的并联电路，其中该些并联电路以串接的方式相互连接。
18.一种串联电路，包括多个如权利要求2的半导体装置，该些半导体装置以串接的方式相互连接，其中该串联电路中的第一个半导体装置的漏极接触层电性连接一第一端点，该串联电路中的最后一个半导体装置的源极接触层电性连接一第二端点。
19.一种串并联电路，包括多个如权利要求18的串联电路，其中该些串联电路以并联的方式相互连接。
20.一种串联电路，包括多个如权利要求7的半导体装置，该些半导体装置以串接的方式相互连接，其中该串联电路中的第一个半导体装置的漏极接触层电性连接一第一端点，该串联电路中的最后一个半导体装置的源极接触层电性连接一第二端点。
21.一种串并联电路，包括多个如权利要求20的串联电路，其中该些串联电路以并联的方式相互连接。
22.一种串联电路，包括多个如权利要求10的半导体装置，该些半导体装置以串接的方式相互连接，其中该串联电路中的第一个半导体装置的漏极接触层电性连接一第一端点，该串联电路中的最后一个半导体装置的源极接触层电性连接一第二端点。
23.一种串并联电路，包括多个如权利要求22的串联电路，其中该些串联电路以并联的方式相互连接。
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