WO2018163839A1 - 半導体装置、及び、製造方法 - Google Patents

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三宅　慎一
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors

Definitions

  • the present technology relates to a semiconductor device and a manufacturing method, and more particularly, to a semiconductor device and a manufacturing method capable of reducing PID.
  • This technology has been made in view of such a situation, and makes it possible to reduce PID.
  • a semiconductor device is provided on a side surface of a first layer, a second layer stacked with the first layer, and a groove formed in the first layer and the second layer.
  • a conductive member in contact with the first wiring formed in the second layer and in contact with a bottom surface of the groove, the conductive member discharging electric charges accumulated in the groove; This is a semiconductor device connected to the protective element.
  • the conductive member in contact with the side surface of the groove formed in the first layer and the second layer to be stacked discharges the electric charge accumulated in the groove.
  • the first wiring is in contact with the bottom surface of the groove portion.
  • the first layer and the second layer are stacked so as to be in contact with the side surface of the groove formed in the first layer and the second layer.
  • a first wiring is formed in the second layer so as to be in contact, and the first layer and the second layer are etched from the first layer side, and the groove portion is formed.
  • the first layer and the second layer are stacked so that the side surface of the groove formed in the first layer and the second layer is in contact with the first layer and the second layer.
  • a conductive member is formed, and a protective element for discharging the charge accumulated in the groove is formed so as to be connected to the conductive member, and so as to come into contact with the bottom surface of the groove,
  • a first wiring is formed in the second layer, and the stacked first layer and second layer are etched from the first layer side to form a groove.
  • PID can be reduced.
  • First embodiment a structure in which a contact is in contact with a side surface of a via and is connected to a ground.
  • Second embodiment a structure in which a contact is in contact with a side surface of a via and is connected to a forward diode.
  • Third embodiment a structure in which a contact is in contact with a side surface of a via and is connected to a reverse diode.
  • Fourth embodiment structure in which a contact surrounds a via side surface 5.
  • Fifth embodiment structure in which the conduit is in contact with part of the via side surface 6.
  • Sixth Embodiment Structure in which the first gate electrode is in contact with the side surface of the via and connected to the ground. 7.
  • etching or chemical vapor deposition in a plasma excitation gas is performed in forming a wiring or a via connected to a gate electrode of a transistor.
  • CVD chemical vapor deposition
  • PID Pulsma Induced Damage
  • FIG. 1 is a diagram for explaining the mechanism of PID in the prior art.
  • a via 21 is formed by laminating a silicon substrate 11 and an interlayer film 12
  • a resist 23 is applied to the upper surface side of the silicon substrate 11 and processed by dry etching from the silicon substrate 11 side.
  • the process of performing is represented typically.
  • the upper electrode and the lower electrode for etching are installed, and etching is performed with a bias applied.
  • electrons ( ⁇ ) are likely to accumulate on the surface of the resist 23, and etchant ions (+) are charged on the side surfaces (side walls) of the via 21 to be processed.
  • “-” in the figure represents an electron, and the characteristic is that directivity is weak.
  • “+” in the figure represents an etchant ion, and has a characteristic of high directivity as its characteristic.
  • a first wiring 31 and a second wiring 32 are formed as a conductor layer.
  • a transistor 61 is connected to the first wiring 31 via a contact 42, and a protection diode 62 is also connected.
  • the charge Q1 is accumulated and charged on the side surface (side wall) of the via 21 due to the electronic shading effect. As a result, the inside of the via 21 becomes a high voltage.
  • the etching of the via 21 proceeds, and at the moment when the bottom surface (bottom portion) of the via 21 comes into contact with the first wiring 31, the charge Q1 accumulated in the via 21 is Flows into the side.
  • a current I 1 corresponding to the charge Q 1 accumulated on the side surface of the via 21 flows into the first wiring 31, and a current that cannot be processed by the protection diode 62 flows into the gate electrode of the transistor 61 connected to the contact 42. As a result, the characteristic variation of the transistor 61 is caused.
  • the conventional technology adopts a configuration in which the protection diode 62 is connected to the transistor 61 and the current I1 flowing into the circuit side is released to the silicon substrate 11 side.
  • the protection diode 62 needs to be enlarged accordingly.
  • the gate area of the transistor 61 is reduced due to the miniaturization of the logic of the semiconductor device, the antenna ratio with respect to the via 21 is increased, and the necessary protection diodes 62 are also increased. It is required to reduce itself.
  • FIG. 2 shows the relationship between the threshold voltage of the transistor and the gate area depending on the PID.
  • the horizontal axis represents the gate area of the transistor 61 and indicates that the area increases from the left side to the right side in the figure. That is, as the logic is miniaturized, the gate area is directed in the direction on the left side of the horizontal axis.
  • the vertical axis represents the threshold voltage of the transistor 61, and indicates that the difference ( ⁇ Vth) increases from the lower side to the upper side in the figure.
  • FIG. 2 three broken lines showing the relationship between the threshold voltage of the transistor 61 and the gate area are shown.
  • the first broken line indicates the relationship between the threshold voltage and the gate area when the number of vias 21 is large as a design margin, that is, when the via area is large.
  • the second broken line shows the relationship when the number of vias 21 is small
  • the third broken line shows the relationship when the number of vias 21 is large and when the number is small. ing.
  • the threshold voltage ( ⁇ Vth) due to the PID of the transistor 61 increases as the logic of the semiconductor device advances and the gate area of the transistor 61 decreases.
  • the vias 21 between the stacked chips are not miniaturized, the antenna ratio increases (particularly, when the number of the vias 21 is large, the tendency becomes remarkable).
  • the present technology proposes a semiconductor device structure in which PID can be reduced as the latter of the above measures. Specifically, in the present technology, a PID mechanism as shown in FIG. 3 is realized.
  • FIG. 3 is a diagram illustrating the mechanism of PID when the present technology is applied.
  • FIG. 3 in the semiconductor device 100, when a silicon substrate 111 as a semiconductor layer and an interlayer film 112 as a conductor layer are stacked and a via 121 is formed, a resist 123 is applied to the silicon substrate 111. From the side, a process of processing by dry etching is schematically shown.
  • etching is performed with an upper electrode and a lower electrode installed, and a bias is applied. Electrons (-) tend to accumulate on the surface of the resist 123, and the vias to be processed are processed. As described above, the side surface (side wall) of 121 is charged with the ion (+) of the etchant.
  • ⁇ in the figure represents an electron
  • + in the figure represents an etchant ion.
  • interlayer film 112 for example, a BEOL (Back End Of Line) interlayer film or the like can be used.
  • a first wiring 131-1, a first wiring 131-2, a first wiring 131-3, and a second wiring 132 are formed.
  • the first wiring 131-1 and the second wiring 132 are connected, and the first wiring 131-3 is connected to the second wiring 132. Further, the transistor 161 is connected to the first wiring 131-3 via the contact 142, and further, the protection diode 162 is also connected.
  • the second wiring 131-2 is connected to a contact 141 formed so as to be in contact with a partial region of the side surface (side wall) of the via 121.
  • the first wiring 131-2 is connected to the ground (GND) 151 and is grounded to the silicon substrate 111.
  • the electric charge Q2 is accumulated on the side surface (side wall) of the via 121 due to the electronic shading effect.
  • etching is performed from the silicon substrate 111 side. During the etching, the bottom surface (bottom portion) of the via 121 comes before contacting the first wiring 131-1. The side surface (side wall) of the via 121 comes into contact with the contact 141.
  • the charge Q2 accumulated on the side surface (side wall) of the via 121 flows to the silicon substrate 111 side as the current I3 through the contact 141 and the first wiring 131-2.
  • the via The charge Q2 in the hole 121 (via hole) can be reduced.
  • the charge Q2 accumulated in the via 121 is transferred to the circuit side. Flow into. That is, the current I2 corresponding to the charge Q2 accumulated on the side surface of the via 121 flows into the first wiring 131-1, and flows into the first wiring 131-3 through the second wiring 132.
  • the current I2 (reduced current I2) flowing into the first wiring 131-3 can be sufficiently processed by the protective diode 162, and the gate electrode side of the transistor 161 connected to the contact 142 None flow into. As a result, characteristic variation of the transistor 161 can be suppressed in advance.
  • a conductive layer such as the contact 141 is used before the first wiring 131-1 connected to the internal circuit and the bottom surface (bottom portion) of the via 121 are in contact with each other.
  • a conductive layer such as the contact 141 is used.
  • the charge Q2 accumulated on the side surface (side wall) of the via 121 is reduced as compared with the case of using the prior art shown in FIG.
  • the current I2 flowing into the internal circuit can be reduced.
  • the PID itself can be reduced and the protection function by the protection diode 162 can be prevented from increasing, and as a result, it is possible to sufficiently meet the demand for miniaturization of the logic of the semiconductor device 100.
  • the side surface of the via 121 is once covered with an insulating film 122 such as a silicon nitride film (SiN) or a silicon oxide film (SiO 2 ). Then, etching is selectively performed so that only the insulating film 122 on the side surface of the via 121 is left.
  • an insulating film 122 such as a silicon nitride film (SiN) or a silicon oxide film (SiO 2 .
  • the side surface (side wall) of the via 121 is protected by the insulating film 122, so that the contact 141 and the first wiring 131-2 are electrically separated from other conductive members.
  • a conductive member such as copper (Cu) or tungsten (W) is embedded.
  • the structure of the semiconductor device 100 to which the present technology is applied which is configured using the above-described PID mechanism of the present technology, will be described.
  • the structure shown in the first to thirteenth embodiments that can reduce the PID will be described as the structure of the semiconductor device 100 to which the present technology is applied.
  • FIG. 4 is a diagram for explaining the structure of the semiconductor device according to the first embodiment.
  • FIG. 4 a cross-sectional view of a part of the structure of the semiconductor device 100A is shown as the first embodiment.
  • the same reference numerals are given to portions corresponding to the semiconductor device 100 of FIG. 3 in the semiconductor device 100 ⁇ / b> A, and description of the corresponding portions will be omitted as appropriate.
  • a silicon substrate 111 and an interlayer film 112 are laminated, and a via 121 is formed.
  • the via 121 is used for TSV (Through Silicon Via), for example.
  • a part of the bottom surface of the via 121 is in contact with the first wiring 131-1.
  • a contact 141 is formed so as to be in contact with a part of the side surface of the via 121, but is electrically separated from other conductive members by the insulating film 122.
  • the first wiring 131-1 is connected to the second wiring 132 formed in the lower layer.
  • the second wiring 132 is connected to the first wiring 131-3 formed in the same layer as the first wiring 131-1.
  • the first wiring 131-3 is connected to the transistor 161 through the contact 142, and is further connected to the protection diode 162.
  • the contact 141 is connected to the ground (GND) 151 via the first wiring 131-2 and is grounded to the silicon substrate 111.
  • the grounding method for example, the contact 141 is in contact with the P-type well or the P-type diffusion layer in the silicon substrate 111, or the contact 141 is in contact with the N-type well or the N-type diffusion layer in the silicon substrate 111. This is realized.
  • the via 121 is formed by etching from the silicon substrate 111 side. During the etching, the bottom surface of the via 121 is connected to the first wiring 131-1. Prior to contact, the side surface of the via 121 comes into contact with the contact 141.
  • the via 121 etched from the silicon substrate 111 side and the contact 141 first contact each other on the side surface of the via 121, and a part of the charge accumulated in the hole (via hole) of the via 121 is caused by the electronic shading effect. Then, the charge flows into the silicon substrate 111 side through the contact 141 and the first wiring 131-2, and the charge in the hole of the via 121 (via hole) is reduced.
  • the side surface of the via 121 is in contact with the contact 141, whereby the electric field in the via 121 can be reduced.
  • the etching of the via 121 proceeds, and a part of the bottom surface of the via 121 comes into contact with the first wiring 131-1, and the charge in the hole of the via 121 (via hole) passes through the first wiring 131-1. Then, it flows into the subsequent circuit (for example, the transistor 161).
  • the side surface of the via 121 is protected by an insulating film 122 such as a silicon nitride film (SiN).
  • an insulating film 122 such as a silicon nitride film (SiN).
  • SiN silicon nitride film
  • the contact 141 and the first wiring 131-2 are electrically separated from other conductive members.
  • a conductive member such as copper (Cu) is embedded.
  • the semiconductor device 100A according to the first embodiment has been described above.
  • FIG. 5 is a diagram illustrating the structure of the semiconductor device according to the second embodiment.
  • FIG. 5 shows a cross-sectional view of a part of the structure of the semiconductor device 100B as the second embodiment.
  • the same reference numerals are given to portions corresponding to the semiconductor device 100 of FIG. 3 in the semiconductor device 100 ⁇ / b> B, and description of the corresponding portions is omitted as appropriate.
  • the first wiring 131-2 connected to the contact 141 is not connected to the ground (GND) 151 and grounded as compared with the semiconductor device 100 in FIG.
  • a forward diode 152 of the silicon substrate 111 is connected to the first wiring 131-2.
  • the forward diode 152 may be, for example, a diode having an N-type substrate or an N-type well and a P-type injection layer on the surface.
  • the contact 141 comes into contact with, for example, an N-type well or a P-type diffusion layer in the silicon substrate 111.
  • the via 121 is formed by etching from the silicon substrate 111 side.
  • the side surface of the via 121 contacts the contact 141 during the etching.
  • the charge in the hole of the via 121 can be reduced.
  • the etching of the via 121 proceeds, and a part of the bottom surface of the via 121 comes into contact with the first wiring 131-1, and the charge in the hole of the via 121 passes through the first wiring 131-1 to the subsequent stage. It flows into the circuit (for example, the transistor 161).
  • the semiconductor device 100B of the second embodiment has been described above.
  • FIG. 6 is a diagram for explaining the structure of the semiconductor device according to the third embodiment.
  • FIG. 6 sectional drawing of the structure of a part of semiconductor device 100C is shown as 3rd Embodiment.
  • the same reference numerals are given to the portions corresponding to the semiconductor device 100 of FIG. 3 in the semiconductor device 100 ⁇ / b> C, and description of the corresponding portions will be omitted as appropriate.
  • the first wiring 131-2 connected to the contact 141 is not connected to the ground (GND) 151 and grounded as compared with the semiconductor device 100 in FIG.
  • a reverse diode 153 of the silicon substrate 111 is connected to the first wiring 131-2.
  • the reverse diode 153 can be, for example, a P-type substrate whose surface injection layer is N-type. Thereby, the contact 141 comes into contact with, for example, a P-type well or an N-type diffusion layer in the silicon substrate 111.
  • the via 121 is formed by etching from the silicon substrate 111 side, and the side surface of the via 121 is in contact with the contact 141 during the etching. In addition, the charge in the hole of the via 121 can be reduced.
  • the etching of the via 121 proceeds, and a part of the bottom surface of the via 121 comes into contact with the first wiring 131-1, and the charge in the hole of the via 121 passes through the first wiring 131-1 to the subsequent stage. It flows into the circuit (for example, the transistor 161).
  • the PID itself can be reduced and an increase in the protection function by the protection diode 162 can be suppressed.
  • the first wiring 131-2 is connected to the reverse diode 153, and therefore, compared with the semiconductor device 100A (FIG. 4) and the semiconductor device 100B (FIG. 5).
  • the insulating film 122 can be made thin because of the resistance of the diode.
  • the semiconductor device 100C of the third embodiment has been described above.
  • FIG. 7 is a diagram for explaining the structure of the semiconductor device according to the fourth embodiment.
  • FIG. 7 as a fourth embodiment, the structure of the region around the via 121 formed in the silicon substrate 111 of the semiconductor device 100A shown in FIG. 4 is viewed from the silicon substrate 111 side. A top view is shown.
  • the contact 141 is formed in a partial region of the side surface of the via 121 formed in the silicon substrate 111 and the interlayer film 112.
  • the contact 141 is the side surface of the via 121. It is formed so as to surround (around).
  • the contact 141 thus formed is connected to the ground 151 via the first wiring 131-2 and is grounded to the silicon substrate 111.
  • the contact 141 surrounds the side surface of the via 121 (around the periphery), the area of the region where the contact 141 contacts the side surface of the via 121 can be increased. It is possible to easily release charges in the holes 121.
  • the contact 141 includes the via 121. It can be set as the structure formed so that the side surface (surroundings) may be enclosed.
  • the semiconductor device 100A (100B, 100C) of the fourth embodiment has been described above.
  • FIG. 8 is a diagram for explaining the structure of the semiconductor device according to the fifth embodiment.
  • FIG. 8 as the fifth embodiment, the structure of the region around the via 121 formed in the silicon substrate 111 of the semiconductor device 100A shown in FIG. 4 is viewed from the silicon substrate 111 side. A top view is shown.
  • the contact 141 is formed in a partial region of the side surface of the via 121 formed in the silicon substrate 111 and the interlayer film 112, but the contact 141 is formed on the side surface of the via 121. It is formed so that it may contact a part of.
  • the contact 141 is formed in a partial region of each side (four sides) of the via 121 having a substantially rectangular shape.
  • the contact 141 thus formed is connected to the ground 151 via the first wiring 131-2 and is grounded to the silicon substrate 111.
  • the structure in which the contact 141 is formed so as to be in contact with part of the side surface of the via 121 may facilitate the processing, which may be a merit in processing. There is.
  • the contact 141 includes the via 121. It can be set as the structure formed so that a part of side surface of this may be contacted.
  • the semiconductor device 100A (100B, 100C) of the fifth embodiment has been described above.
  • FIG. 9 is a diagram for explaining the structure of the semiconductor device according to the sixth embodiment.
  • FIG. 9 sectional drawing of the structure of a part of semiconductor device 100D is shown as 6th Embodiment.
  • the same reference numerals are given to the portions corresponding to the semiconductor device 100 of FIG. 3 in the semiconductor device 100 ⁇ / b> D, and description of the corresponding portions is omitted as appropriate.
  • the gate electrode 143 is formed instead of the contact 141, as compared with the semiconductor device 100 of FIG. 3, and the gate electrode 143 is connected to the first wiring 131-2 via the contact 144. Connected with.
  • the gate electrode 143 for example, highly doped polycrystalline silicon (Poly Si) is used, and impurities such as boric acid (B), phosphorus (P), and arsenic (As) are highly doped to reduce resistance. Yes. Further, the gate electrode 143 is connected to the ground 151 via the first wiring 131-2 connected to the contact 144, and is grounded to the silicon substrate 111. This grounding method is realized, for example, by contacting P + / Well or N + / Nwell.
  • the via 121 is formed by performing etching from the silicon substrate 111 side, but the side surface of the via 121 is in contact with the gate electrode 143 during the etching, A part of the charge accumulated in the hole of the via 121 flows to the silicon substrate 111 side through the gate electrode 143, the contact 144, and the first wiring 131-2. Thereby, the electric charge in the hole of the via 121 can be reduced.
  • the etching of the via 121 proceeds, and a part of the bottom surface of the via 121 comes into contact with the first wiring 131-1, and the charge in the hole of the via 121 passes through the first wiring 131-1 to the subsequent stage. It flows into the circuit (for example, the transistor 161).
  • the PID itself can be reduced and an increase in the protection function of the protection diode 162 can be suppressed.
  • the structure in which the gate electrode 143 is connected to the ground 151 via the first wiring 131-2 connected to the contact 144 and is grounded to the silicon substrate 111 is described as an example.
  • the forward diode 152 or the reverse diode 153 may be connected without being limited to the connection to 151.
  • the semiconductor device 100D of the sixth embodiment has been described above.
  • FIG. 10 is a diagram for explaining the structure of the semiconductor device according to the seventh embodiment.
  • FIG. 10 sectional drawing of the one part structure of the semiconductor device 100E is shown as 7th Embodiment.
  • the same reference numerals are given to the portions corresponding to the semiconductor device 100D in FIG.
  • the gate electrode 145 is formed instead of the gate electrode 143, as compared with the semiconductor device 100D in FIG.
  • the gate electrode 145 is a metal electrode material such as titanium nitride (TiN) or nickel silicon (NiSi), and is formed to include a low resistance layer. By using the gate electrode 145 having such a structure, charges accumulated in the hole of the via 121 can be easily extracted to the silicon substrate 111.
  • the gate electrode 145 is connected to the ground 151 via the first wiring 131-2 connected to the contact 144, and is grounded to the silicon substrate 111.
  • This grounding method is realized, for example, by contacting P + / Well or N + / Nwell.
  • the via 121 is formed by performing etching from the silicon substrate 111 side. In the middle of the etching, the side surface of the via 121 is in contact with the gate electrode 145. A part of the electric charge accumulated in the hole of the via 121 flows to the silicon substrate 111 side through the gate electrode 145, the contact 144, and the first wiring 131-2. Thereby, the electric charge in the hole of the via 121 can be reduced.
  • the etching of the via 121 proceeds, and a part of the bottom surface of the via 121 comes into contact with the first wiring 131-1, and the charge in the hole of the via 121 passes through the first wiring 131-1 to the subsequent stage. It flows into the circuit (for example, the transistor 161).
  • the semiconductor device 100E of the seventh embodiment it is possible to reduce the PID itself and suppress an increase in the protection function by the protection diode 162.
  • the structure in which the gate electrode 145 is connected to the ground 151 via the first wiring 131-2 connected to the contact 144 and is grounded to the silicon substrate 111 is described as an example.
  • the forward diode 152 or the reverse diode 153 may be connected without being limited to the connection to 151.
  • the semiconductor device 100E according to the seventh embodiment has been described above.
  • FIG. 11 is a diagram for explaining the structure of the semiconductor device according to the eighth embodiment.
  • FIG. 11 as an eighth embodiment, the upper surface of the structure of the peripheral region of the via 121 formed in the silicon substrate 111 of the semiconductor device 100 ⁇ / b> D shown in FIG. 9 is viewed from the silicon substrate 111 side. The figure is shown.
  • the gate electrode 143 is formed in a partial region of the side surface of the via 121 formed in the silicon substrate 111 and the interlayer film 112. However, the gate electrode 143 includes the via 121. It is formed so as to enclose the side surface (around). The gate electrode 143 formed in this way is connected to the ground 151 via the first wiring 131-2 connected to the contact 144, and is grounded to the silicon substrate 111.
  • the gate electrode 143 surrounds the side surface of the via 121 (around the periphery), the area of the region where the gate electrode 143 contacts the side surface of the via 121 can be increased. , The charge in the hole of the via 121 can be easily released.
  • the structure of the semiconductor device 100 ⁇ / b> D illustrated in FIG. 9 has been described as an example.
  • the gate electrode 145 has A structure can be formed so as to surround.
  • the semiconductor device 100D (100E) of the eighth embodiment has been described above.
  • FIG. 12 is a diagram for explaining the structure of the semiconductor device according to the ninth embodiment.
  • FIG. 12 as the ninth embodiment, the upper surface of the structure of the peripheral region of the via 121 formed in the silicon substrate 111 of the semiconductor device 100D shown in FIG. 9 is viewed from the silicon substrate 111 side. The figure is shown.
  • the gate electrode 143 is formed in a partial region of the side surface of the via 121 formed in the silicon substrate 111 and the interlayer film 112, but the gate electrode 143 includes the via 121. It is formed so as to be in contact with a part of the side surface of the.
  • the gate electrode 143 is formed on a part of the left and right sides of each side (four sides) of the via 121 having a substantially rectangular shape.
  • the gate electrode 143 thus formed is connected to the ground 151 via the first wiring 131-2 connected to the contact 144, and is grounded to the silicon substrate 111.
  • the gate electrode 143 may be formed so as to be in contact with part of the side surface of the via 121, which may facilitate processing. There are benefits.
  • the structure of the semiconductor device 100D illustrated in FIG. 9 is described as an example.
  • the gate electrode 145 is in contact with part of the side surface of the via 121.
  • the structure can be formed as described above.
  • the semiconductor device 100D (100E) of the ninth embodiment has been described above.
  • FIG. 13 is a diagram for explaining the structure of the semiconductor device according to the tenth embodiment.
  • FIG. 13 a cross-sectional view of a part of the structure of the semiconductor device 100F is shown as the tenth embodiment. Note that, in FIG. 13, the same reference numerals are given to the portions corresponding to the semiconductor device 100 of FIG. 3 in the semiconductor device 100 ⁇ / b> F, and description of the corresponding portions is omitted as appropriate.
  • the first wiring 131-1 is removed and is in contact with the second wiring 132 in the region of the bottom surface of the via 121, as compared with the semiconductor device 100 in FIG.
  • the contact 141 is removed, and the first wiring 131-2 is formed so as to be in contact with a partial region of the side surface of the via 121. It is electrically separated from the conductive member.
  • the first wiring 131-2 is connected to the ground 151 and grounded to the silicon substrate 111.
  • This grounding method can be realized, for example, by contacting P + / Well or N + / Well.
  • the side surface of the via 121 first comes into contact with the first wiring 131-2, and the subsequent etching proceeds. As a result, the bottom surface of the via 121 reaches the second wiring 132 and comes into contact therewith.
  • the etching of the via 121 proceeds, and a part of the bottom surface of the via 121 comes into contact with the second wiring 132, and the charge in the hole of the via 121 passes through the second wiring 132 in the subsequent circuit (for example, , Transistor 161, etc.).
  • the semiconductor device 100F of the tenth embodiment it is possible to reduce the PID itself and suppress an increase in the protection function by the protection diode 162.
  • an insulating film forming process is performed as shown in FIG. 14B, and the side surface of the via 121 is covered with an insulating film 122 such as a silicon nitride film (SiN). Then, the insulating film 122 on the bottom surface of the via 121 is etched back so as to leave only the insulating film 122 on the side surface of the via 121.
  • an insulating film 122 such as a silicon nitride film (SiN).
  • the side surface of the via 121 is protected by the insulating film 122, and the first wiring 131-2 is electrically isolated from other conductive members.
  • a conductive member such as copper (Cu) is embedded in the via 121.
  • the electric field in the via 121 can be relaxed by contact with the first wiring 131-2 having a lower resistance than the contact 141.
  • FIG. 13 the structure in which the first wiring 131-2 is connected to the ground 151 and is grounded to the silicon substrate 111 has been described as an example.
  • a reverse diode 153 may be connected.
  • the semiconductor device 100F according to the tenth embodiment has been described above.
  • FIG. 15 is a diagram for explaining the structure of the semiconductor device according to the eleventh embodiment.
  • FIG. 15 sectional drawing of a part of structure of the semiconductor device 100G is shown as 11th Embodiment. Note that, in FIG. 15, the same reference numerals are given to the portions corresponding to the semiconductor device 100 ⁇ / b> F in FIG. 13 in the semiconductor device 100 ⁇ / b> G, and description of the corresponding portions is omitted as appropriate.
  • the semiconductor device 100G in FIG. 15 is different from the semiconductor device 100F in FIG. 13 in that the first wiring 131-2 is formed in contact with a part of the side surface of the via 121. However, the difference is that the contact portion is not covered with the insulating film 122. Further, the reverse diode 153 of the silicon substrate 111 is connected to the first wiring 131-2.
  • etching for forming the via 121 is performed.
  • the bottom surface of the via 121 is stopped by the interlayer film 112 between the silicon substrate 111 and the first wiring 131-2. (A in FIG. 16).
  • an insulating film forming step is performed as shown in FIG. 16A, and the inside of the via 121 is covered with an insulating film 122 such as a silicon nitride film (SiN).
  • the insulating film 122 on the bottom surface of the via 121 is etched back so that only the insulating film 122 on the side surface of the via 121 is left.
  • the via 121 is etched again.
  • the side surface of the via 121 contacts the first wiring 131-2 first.
  • the bottom surface of the via 121 reaches the second wiring 132 and comes into contact therewith.
  • the electric charge accumulated in the hole of the via 121 can be released from the first wiring 131-2 to the silicon substrate 111 through the reverse diode 153. As described above, the charge in the hole of the via 121 can be reduced by this.
  • the side surface of the via 121 is already in contact with the first wiring 131-2 to relax the electric field in the via 121.
  • Current flowing into the subsequent circuit through the wiring 132 is also reduced.
  • the PID itself can be reduced and an increase in the protection function by the protection diode 162 can be suppressed.
  • a conductive member such as copper (Cu) is embedded in the via 121.
  • the first wiring 131-2 and the via 121 are connected by a conductive member.
  • the first wiring 131-2 is connected by the reverse diode 153 to the silicon substrate 111, during circuit operation, At a voltage lower than the diode withstand voltage, the leakage current does not flow to the silicon substrate 111.
  • the structure of the semiconductor device 100G has an advantage that the influence of the PID on the lower side surface processed in the second etching step among the side surfaces of the via 121 can be suppressed.
  • the semiconductor device 100G according to the eleventh embodiment has been described above.
  • FIG. 17 illustrates the structure of the semiconductor device according to the twelfth embodiment.
  • FIG. 17 as the twelfth embodiment, the top surface of the structure of the peripheral region of the via 121 formed in the silicon substrate 111 of the semiconductor device 100F shown in FIG. 13 is viewed from the silicon substrate 111 side. The figure is shown.
  • the first wiring 131-2 is formed in a partial region of the side surface of the via 121 formed in the silicon substrate 111. It is formed so as to surround the side surface of the via 121. The first wiring 131-2 thus formed is connected to the ground 151 and grounded to the silicon substrate 111.
  • the structure of the semiconductor device 100F illustrated in FIG. 13 is described as an example.
  • the first wiring 131-2 is connected to the side surface of the via 121.
  • the structure can be formed so as to surround the surroundings.
  • the reverse diode 153 is used as a protection element.
  • the semiconductor device 100F (100G) of the twelfth embodiment has been described above.
  • FIG. 18 illustrates the structure of the semiconductor device according to the thirteenth embodiment.
  • FIG. 18 as a thirteenth embodiment, the top surface of the structure of the peripheral region of the via 121 formed in the silicon substrate 111 of the semiconductor device 100F shown in FIG. 13 is viewed from the silicon substrate 111 side. The figure is shown.
  • the first wiring 131-2 is formed in a partial region of the side surface of the via 121 formed in the silicon substrate 111. It is formed so as to be in contact with part of the side surface of the via 121.
  • the first wiring 131-2 is formed only in the region on the left side surface (the periphery) of the region on the side surface of the via 121 having a substantially rectangular shape.
  • the first wiring 131-2 thus formed is connected to the ground 151 and grounded to the silicon substrate 111.
  • the structure of the semiconductor device 100F has been described as an example.
  • the first wiring 131-2 is in contact with a part of the side surface of the via 121.
  • the structure can be formed as follows.
  • the reverse diode 153 is used as a protection element.
  • the semiconductor device 100F (100G) of the thirteenth embodiment has been described above.
  • the via 121 has been described as the groove formed in the stacked silicon substrate 111 and the interlayer film 112 in the semiconductor device 100, but the groove is not limited to the via 121, and for example, the semiconductor device 100. It may be an opening formed in the pad portion.
  • the contact 141, the gate electrode 143 or the gate electrode 145, or the first wiring 131-2 is described as an example of the conductive member (conductive layer) that contacts the side surface (side wall) of the via 121.
  • the present invention is not limited to this, and other conductive members (conductive layers) may be used.
  • the conductive member is not limited to contact with the side surface (side wall) of the via 121 but may be in contact with the bottom surface (bottom) of the via 121.
  • the ground 151, the forward diode 152, or the reverse diode 153 is taken as an example as a protective element connected to the contact 141, the gate electrode 143 or the gate electrode 145, or the first wiring 131-2.
  • the present invention is not limited to this, and other protection elements such as a protection transistor may be used.
  • the semiconductor device 100 includes all semiconductor devices.
  • the present technology can be applied to a solid-state imaging device such as a CMOS (Complementary Metal Oxide Semiconductor) image sensor as the semiconductor device.
  • CMOS Complementary Metal Oxide Semiconductor
  • the present technology can take the following configurations.
  • the first layer is a semiconductor layer; The semiconductor device according to (1), wherein the groove is a via penetrating the semiconductor layer.
  • the conductive member is a contact, a gate electrode, or a second wiring.
  • the protection element is a ground or a diode to the semiconductor layer.
  • the semiconductor device according to any one of (2) to (4), wherein the conductive member and the first wiring are electrically separated.
  • the conductive member is in contact with a side surface of the via at a position closer to the processing surface than a position at which the first wiring is in contact with the bottom surface of the via.
  • Semiconductor device. (7) The conductive member is formed so as to surround a periphery of a side surface of the via, or is formed so as to be in contact with a part of the side surface of the via.
  • Semiconductor device (8) The semiconductor device according to any one of (2) to (7), wherein a side surface of the via is covered with an insulating film and covers the conductive member.
  • the conductive member is connected to a forward diode as the protective element, The semiconductor device according to any one of (2) to (8), wherein the forward diode is an N-type substrate or an N-type well, and a surface injection layer is a P-type. (10) The conductive member is connected to a reverse diode as the protection element, The semiconductor device according to any one of (2) to (8), wherein the reverse diode is a P-type substrate whose surface injection layer is N-type. (11) The conductive member is the gate electrode; The semiconductor device according to any one of (2) to (8), wherein the gate electrode includes at least part of an implanted layer made of a predetermined implanted ion species or a metal layer made of a predetermined metal material.
  • the conductive member is the second wiring, The conductive member is connected to a reverse diode as the protection element, The reverse diode is a P-type substrate, the surface injection layer is a N-type diode, The semiconductor device according to any one of (2) to (8), wherein the insulating film is a side surface of the via and covers a region excluding at least a region of the second wiring.
  • the first layer is a silicon substrate;
  • the second layer is an interlayer film;
  • the first layer is a semiconductor layer; The method for manufacturing a semiconductor device according to (14), wherein the groove is a via penetrating the semiconductor layer.
  • the first layer is a silicon substrate;
  • the second layer is an interlayer film;

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Abstract

本技術は、PIDを低減することができるようにする半導体装置、及び、製造方法に関する。 第１の層と、第１の層と積層される第２の層と、第１の層と第２の層に形成される溝部の側面に接触する導電性部材と、第２の層に形成され、溝部の底面に接触する第１の配線とを有し、導電性部材は、溝部内に蓄積された電荷を排出するための保護素子と接続される半導体装置が提供される。本技術は、例えば、積層されたシリコン基板と層間膜に対して、ビアを加工する際に適用することができる。

Description

半導体装置、及び、製造方法
　本技術は、半導体装置、及び、製造方法に関し、特に、PIDを低減することができるようにした半導体装置、及び、製造方法に関する。
　近年、半導体装置の微細化が進んでいる。半導体装置においては、アスペクト比の高いビアの加工を行うに際して、大きなPID(Plasma Induced Damage)によって、トランジスタの特性変動が引き起こされることが知られている（例えば、特許文献１参照）。
特開２０１５－２１６１９４号公報
　ところで、今後の半導体装置の微細化によって、トランジスタのゲート面積が縮小されることが想定されるが、配線やビアに対するアンテナ比が増加して、当該トランジスタを保護するために必要となる保護素子も増えるため、PID自体を低減することが求められる。
　本技術はこのような状況に鑑みてなされたものであり、PIDを低減することができるようにするものである。
　本技術の一側面の半導体装置は、第１の層と、前記第１の層と積層される第２の層と、前記第１の層と前記第２の層に形成される溝部の側面に接触する導電性部材と、前記第２の層に形成され、前記溝部の底面に接触する第１の配線とを有し、前記導電性部材は、前記溝部内に蓄積された電荷を排出するための保護素子と接続される半導体装置である。
　本技術の一側面の半導体装置においては、積層される第１の層と第２の層に形成される溝部の側面に接触される導電性部材が、当該溝部内に蓄積された電荷を排出するための保護素子と接続され、当該溝部の底面には、第１の配線が接触される。
　本技術の一側面の半導体装置の製造方法は、第１の層と第２の層とを積層し、前記第１の層と前記第２の層に形成される溝部の側面に接触するように、前記第２の層に、導電性部材を形成し、前記導電性部材と接続されるように、前記溝部内に蓄積された電荷を排出するための保護素子を形成し、前記溝部の底面に接触するように、前記第２の層に、第１の配線を形成し、積層された前記第１の層と前記第２の層に対し、前記第１の層側からエッチングを行い、前記溝部を形成する半導体装置の製造方法である。
　本技術の一側面の半導体装置の製造方法においては、第１の層と第２の層とが積層され、第１の層と第２の層に形成される溝部の側面に接触するように、第２の層に、導電性部材が形成され、導電性部材と接続されるように、溝部内に蓄積された電荷を排出するための保護素子が形成され、溝部の底面に接触するように、第２の層に、第１の配線が形成され、積層された第１の層と第２の層に対し、第１の層側からエッチングが行われ、溝部が形成される。
　本技術の一側面によれば、PIDを低減することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
従来技術でのPIDのメカニズムを説明する図である。 PIDによる、トランジスタでの閾値電圧のゲート面積依存を説明する図である。 本技術を適用した場合のPIDのメカニズムを説明する図である。 第１の実施の形態の半導体装置の構造を説明する図である。 第２の実施の形態の半導体装置の構造を説明する図である。 第３の実施の形態の半導体装置の構造を説明する図である。 第４の実施の形態の半導体装置の構造を説明する図である。 第５の実施の形態の半導体装置の構造を説明する図である。 第６の実施の形態の半導体装置の構造を説明する図である。 第７の実施の形態の半導体装置の構造を説明する図である。 第８の実施の形態の半導体装置の構造を説明する図である。 第９の実施の形態の半導体装置の構造を説明する図である。 第１０の実施の形態の半導体装置の構造を説明する図である。 第１０の実施の形態の半導体装置の製造方法を説明する図である。 第１１の実施の形態の半導体装置の構造を説明する図である。 第１１の実施の形態の半導体装置の製造方法を説明する図である。 第１２の実施の形態の半導体装置の構造を説明する図である。 第１３の実施の形態の半導体装置の構造を説明する図である。
　以下、図面を参照しながら本技術の実施の形態について説明する。なお、説明は以下の順序で行うものとする。
１．本技術の概要
２．第１の実施の形態：ビア側面にコンタクトが接触し、グランドに接続される構造
３．第２の実施の形態：ビア側面にコンタクトが接触し、順方向ダイオードに接続される構造
４．第３の実施の形態：ビア側面にコンタクトが接触し、逆方向ダイオードに接続される構造
５．第４の実施の形態：コンタクトがビア側面を囲った構造
６．第５の実施の形態：コンダクトがビア側面の一部と接触した構造
７．第６の実施の形態：ビア側面に第１ゲート電極が接触し、グランドに接続される構造
８．第７の実施の形態：ビア側面に第２ゲート電極が接触し、グランドに接続される構造
９．第８の実施の形態：ゲート電極がビア側面を囲った構造
１０．第９の実施の形態：ゲート電極がビア側面の一部と接触した構造
１１．第１０の実施の形態：ビア側面に第１配線が接触し、グランドに接続される構造
１２．第１１の実施の形態：ビア側面に第１配線が接触し、ビア側面との接触部が絶縁膜で覆われていない構造
１３．第１２の実施の形態：第１配線がビア側面を囲った構造
１４．第１３の実施の形態：第１配線がビア側面の一部と接触した構造
１５．変形例
＜１．本技術の概要＞
　通常、半導体装置の製造工程では、例えば、トランジスタのゲート電極に接続される配線やビアの形成にあたり、プラズマ励起ガス中におけるドライエッチングや化学気相成長（CVD：Chemical Vapor Deposition）などが行われる。
　そのため、正電荷又は負電荷がゲート電極に帯電し、トランジスタの特性を変動させてしまい、結果として、回路が意図しない挙動を示すことがある。この現象は、PID(Plasma Induced Damage)や、プラズマダメージなどと称される。
（従来のPIDメカニズム）
　図１は、従来技術でのPIDのメカニズムを説明する図である。
　図１においては、シリコン基板１１と層間膜１２を積層して、ビア２１を形成する際に、シリコン基板１１の上面側に、レジスト２３を塗布して、シリコン基板１１側から、ドライエッチングにより加工を行う工程を模式的に表している。
　この工程を行う際には、エッチングの上部電極と下部電極が設置され、バイアスをつけた状態で、エッチングが行われる。このとき、一般的に、レジスト２３の表面には、電子（－）が溜まりやすく、加工されるビア２１の側面（側壁）には、エッチャントのイオン（＋）が帯電することになる。
　なお、図中の「－」は、電子を表し、その特性として、指向性が弱いという特徴がある。一方で、図中の「＋」は、エッチャントのイオンを表し、その特性として、指向性が高いという特徴がある。
　また、層間膜１２には、導電体層として、第１配線３１と第２配線３２が形成される。第１配線３１には、コンタクト４２を介してトランジスタ６１が接続され、さらに保護ダイオード６２も接続されている。
　図１のＡに示すように、アスペクト比の高いビア２１の絶縁膜を加工する際に、電子シェーディング効果によって、ビア２１の側面（側壁）に、電荷Q1が蓄積され、帯電している。その結果として、ビア２１内が、高電圧となる。
　その後、図１のＢに示すように、ビア２１のエッチングが進んで、ビア２１の底面（底部）が、第１配線３１と接触した瞬間に、ビア２１内に蓄積された電荷Q1が、回路側に流れ込む。
　すなわち、ビア２１の側面に蓄積された電荷Q1に応じた電流I1が、第１配線３１に流れ込み、保護ダイオード６２で処理できない電流が、コンタクト４２に接続されたトランジスタ６１のゲート電極に流れ込む。その結果、トランジスタ６１の特性変動が引き起こされる。
　このように、従来技術では、トランジスタ６１に対し、保護ダイオード６２を接続して、回路側に流れ込む電流I1を、シリコン基板１１側に逃がす構成を採用しているが、PIDが大きい場合には、その分だけ、保護ダイオード６２を大きくする必要がある。
　一方で、今後は、半導体装置のロジックの微細化によって、トランジスタ６１のゲート面積が縮小されることが想定され、ビア２１に対するアンテナ比が増加して、必要となる保護ダイオード６２も増えるため、PID自体を低減することが求められる。
　具体的には、図２には、PIDによる、トランジスタでの閾値電圧のゲート面積依存の関係を示している。
　なお、図２において、横軸は、トランジスタ６１のゲート面積を表しており、図中の左側から右側に向かうほど、その面積が大きくなることを示している。すなわち、ロジックの微細化によって、ゲート面積は、横軸の左側の方向に向かうことになる。また、縦軸は、トランジスタ６１の閾値電圧を表しており、図中の下側から上側に向かうほど、その差（ΔVth）が大きくなることを示している。
　図２においては、トランジスタ６１の閾値電圧とゲート面積の関係を示す折れ線が、３つ示されている。１つ目の折れ線は、設計マージンとして、ビア２１の個数が多い場合、すなわち、ビアの面積が大きい場合の閾値電圧とゲート面積の関係を示している。同様に、２つ目の折れ線は、ビア２１の個数が少ない場合の関係を示し、３つ目の折れ線は、ビア２１の個数が、多い場合と少ない場合の中間の個数の場合の関係を示している。
　これらの関係からも、半導体装置のロジックの微細化が進んで、トランジスタ６１のゲート面積が縮小すると、トランジスタ６１のPIDによる閾値電圧（ΔVth）は、増大することは明らかである。また、その一方で、積層チップ間のビア２１は、微細化されないため、アンテナ比が増大していくことになる（特に、ビア２１の個数が多い場合にその傾向が顕著となる）。
　そして、その対策としては、保護ダイオード６２の機能を強化するか、あるいは、積層チップ間のビア２１のPID自体を低減することが必要となる。
　そこで、本技術では、上記の対策のうち、後者の対策として、PIDを低減することができるようにした半導体装置の構造を提案するものとする。具体的には、本技術では、図３に示すようなPIDのメカニズムが実現されるようにする。
（本技術のPIDメカニズム）
　図３は、本技術を適用した場合のPIDのメカニズムを説明する図である。
　図３には、半導体装置１００において、半導体層としてのシリコン基板１１１と、導電体層としての層間膜１１２を積層して、ビア１２１を形成する際に、レジスト１２３を塗布して、シリコン基板１１１側から、ドライエッチングにより加工を行う工程を模式的に表している。
　この工程を行う際には、エッチングの上部電極と下部電極が設置され、バイアスをつけた状態で、エッチングが行われ、レジスト１２３の表面には、電子（－）が溜まりやすく、加工されるビア１２１の側面（側壁）には、エッチャントのイオン（＋）が帯電することになるのは先に述べた通りである。なお、図３においては、図１と同様に、図中の「－」が電子を表し、図中の「＋」がエッチャントのイオンを表している。
　層間膜１１２としては、例えば、BEOL(Back End Of Line)層間膜などを用いることができる。層間膜１１２には、第１配線１３１－１、第１配線１３１－２、及び第１配線１３１－３と、第２配線１３２が形成される。
　第１配線１３１－１と第２配線１３２とは接続され、第２配線１３２には、第１配線１３１－３が接続される。また、第１配線１３１－３には、コンタクト１４２を介してトランジスタ１６１が接続され、さらに、保護ダイオード１６２も接続されている。
　第２配線１３１－２は、ビア１２１の側面（側壁）の一部の領域に接触するように形成されるコンタクト１４１に接続される。また、第１配線１３１－２は、グランド（GND）１５１と接続され、シリコン基板１１１と接地されている。
　図３のＡに示すように、アスペクト比の高いビア１２１の絶縁膜を加工する際に、電子シェーディング効果によって、ビア１２１の側面（側壁）に、電荷Q2が蓄積され、帯電している。
　ここで、ビア１２１を形成するために、シリコン基板１１１側からエッチングが行われるが、当該エッチングの途中で、ビア１２１の底面（底部）が、第１配線１３１－１に接触するよりも先に、ビア１２１の側面（側壁）が、コンタクト１４１に接触することになる。
　これにより、ビア１２１の側面（側壁）に蓄積された電荷Q2（の一部）が、電流I3として、コンタクト１４１及び第１配線１３１－２を通じて、シリコン基板１１１側に流れるので、結果として、ビア１２１のホール（ビアホール）内の電荷Q2を低減することができる。
　そのため、従来技術でのビア２１の側面の電荷Q1（図１のＡ）と、本技術でのビア１２１の側面の電荷Q2（図３のＡ）とを比較すれば、Q2 < Q1 の関係となって、本技術でのビア１２１では、従来技術でのビア２１と比べて、電界を緩和することが可能となる。
　その後、図３のＢに示すように、ビア１２１のエッチングが進んで、ビア１２１の底面が、第１配線１３１－１と接触した瞬間に、ビア１２１内に蓄積された電荷Q2が、回路側に流れ込む。すなわち、ビア１２１の側面に蓄積された電荷Q2に応じた電流I2が、第１配線１３１－１に流れ込み、第２配線１３２を通じて、第１配線１３１－３に流入する。
　このとき、従来技術での電荷Q1に応じた電流I1（図１のＢ）と、本技術での電荷Q2に応じた電流I2（図３のＢ）とを比較すれば、I2 < I1 の関係となって、第１配線１３１－３に流入される電流I2を、低減することが可能となる。
　そのため、第１配線１３１－３に流入される電流I2（低減された電流I2）は、保護ダイオード１６２によって、十分に処理することが可能であり、コンタクト１４２に接続されたトランジスタ１６１のゲート電極側に流れ込むことはない。その結果、トランジスタ１６１の特性変動を、未然に抑制することができる。
　このように、本技術では、内部回路と接続されている第１配線１３１－１と、ビア１２１の底面（底部）とが、接触する前に、コンタクト１４１等の導電性の層（導電性部材）を、ビア１２１の側面（側壁）に接触させて、コンタクト１４１（導電性部材）と第１配線１３１－２（配線）を通じて、ビア１２１の側面（側壁）に蓄積された電荷（電荷Q2）を、グランド（GND）に逃がすようにしている。
　このとき、ビア１２１の側面（側壁）に蓄積される電荷Q2は、図１に示した従来技術を用いた場合と比べて、低減されているため、ビア１２１の底面（底部）が、第１配線１３１－１と接触したとき、内部回路に流れ込む電流I2を低減することができる。その結果として、PID自体を低減して、保護ダイオード１６２による保護機能が大きくなるのを抑制することができ、ひいては、半導体装置１００のロジックの微細化の要求に十分に応えることが可能となる。
　その後、エッチングが終了すると、図３のＣに示すように、ビア１２１の側面は、シリコン窒化膜（SiN）やシリコン酸化膜（SiO2）等の絶縁膜１２２により一度覆われる。そして、選択的に、ビア１２１の側面の絶縁膜１２２のみを残すようにエッチングが行われる。
　すなわち、ビア１２１の側面（側壁）が、絶縁膜１２２により保護されることで、コンタクト１４１及び第１配線１３１－２は、他の導電性部材と電気的に分離されることになる。そして、ビア１２１内には、例えば、銅（Cu）やタングステン（W）等の導電性部材が埋め込まれる。
　次に、上述した本技術のPIDメカニズムを用いて構成される、本技術を適用した半導体装置１００の構造について説明する。以下の説明では、本技術を適用した半導体装置１００の構造として、PIDを低減することが可能となる、第１の実施の形態乃至第１３の実施の形態に示す構造について説明する。
＜２．第１の実施の形態＞
　図４は、第１の実施の形態の半導体装置の構造を説明する図である。
　なお、図４においては、第１の実施の形態として、半導体装置１００Ａの一部の構造の断面図を示している。ただし、図４において、半導体装置１００Ａには、図３の半導体装置１００と対応する部分に、同一の符号を付してあり、その対応する部分の説明は適宜省略する。
　図４において、半導体装置１００Ａでは、シリコン基板１１１と層間膜１１２とが積層され、ビア１２１が形成されている。
　ビア１２１は、例えば、TSV(Through Silicon Via)等に用いられる。ビア１２１の底面の一部の領域は、第１配線１３１－１と接触している。また、ビア１２１の側面の一部の領域に接触するようにコンタクト１４１が形成されているが、絶縁膜１２２により、他の導電性部材と電気的に分離されている。
　第１配線１３１－１は、その下層に形成された第２配線１３２と接続される。第２配線１３２は、第１配線１３１－１と同一の層に形成された第１配線１３１－３と接続される。第１配線１３１－３は、コンタクト１４２を介してトランジスタ１６１に接続され、さらに保護ダイオード１６２も接続される。
　コンタクト１４１は、第１配線１３１－２を介してグランド（GND）１５１と接続され、シリコン基板１１１と接地されている。この接地方法としては、例えば、コンタクト１４１が、P型ウェル若しくはシリコン基板１１１内のP型拡散層に接触する、又はコンタクト１４１が、N型ウェル若しくはシリコン基板１１１内のN型拡散層に接触することで実現される。
　ここで、半導体装置１００Ａの製造時においては、シリコン基板１１１側からエッチングを行うことで、ビア１２１が形成されるが、当該エッチングの途中で、ビア１２１の底面が、第１配線１３１－１と接触するよりも先に、ビア１２１の側面が、コンタクト１４１に接触することになる。
　すなわち、シリコン基板１１１側からエッチングされたビア１２１とコンタクト１４１とが、最初にビア１２１の側面で接触し、電子シェーディング効果で、ビア１２１のホール（ビアホール）内に蓄積された電荷の一部が、コンタクト１４１及び第１配線１３１－２を通じて、シリコン基板１１１側に流れ、ビア１２１のホール（ビアホール）内の電荷が低減される。
　このように、ビア１２１を形成するためのエッチングの工程において、ビア１２１の側面が、コンタクト１４１と接触することで、ビア１２１内の電界を緩和することができる。
　その後、ビア１２１のエッチングが進んで、ビア１２１の底面の一部と、第１配線１３１－１とが接触して、ビア１２１のホール（ビアホール）内の電荷が、第１配線１３１－１を通じて、後段の回路内（例えば、トランジスタ１６１等）へ流入する。
　このとき、既に、ビア１２１の側面がコンタクト１４１と接触して、ビア１２１内の電界を緩和しているため（図１の従来技術を用いた場合に比べてホール内の電界が低減されているため）、第１配線１３１－１を通じて、後段の回路内に流入する電流も低減されることになる。これにより、PID自体を低減して、保護ダイオード１６２による保護機能が大きくなるのを抑制することができる。
　エッチングが終了した後、ビア１２１の側面は、シリコン窒化膜（SiN）等の絶縁膜１２２により保護される。これにより、図４に示すように、コンタクト１４１及び第１配線１３１－２は、他の導電性部材と電気的に分離されることになる。そして、ビア１２１内には、例えば、銅（Cu）等の導電性部材が埋め込まれる。
　以上、第１の実施の形態の半導体装置１００Ａについて説明した。
＜３．第２の実施の形態＞
　図５は、第２の実施の形態の半導体装置の構造を説明する図である。
　なお、図５においては、第２の実施の形態として、半導体装置１００Ｂの一部の構造の断面図を示している。ただし、図５において、半導体装置１００Ｂには、図３の半導体装置１００と対応する部分に、同一の符号を付してあり、その対応する部分の説明は適宜省略する。
　すなわち、図５の半導体装置１００Ｂでは、図３の半導体装置１００と比べて、コンタクト１４１に接続される第１配線１３１－２が、グランド（GND）１５１と接続されて接地されるのではなく、第１配線１３１－２には、シリコン基板１１１の順方向ダイオード１５２が接続されている。
　ここで、順方向ダイオード１５２は、例えば、N型基板又はN型ウェルで、表面の注入層がP型となるダイオードとすることができる。これにより、コンタクト１４１は、例えば、N型ウェル又はシリコン基板１１１内のP型拡散層に接触することになる。
　このような構造を有する半導体装置１００Ｂの製造時においては、シリコン基板１１１側からエッチングを行うことで、ビア１２１が形成されるが、当該エッチングの途中で、ビア１２１の側面が、コンタクト１４１に接触し、ビア１２１のホール内の電荷を低減することができる。
　その後、ビア１２１のエッチングが進んで、ビア１２１の底面の一部と、第１配線１３１－１とが接触して、ビア１２１のホール内の電荷が、第１配線１３１－１を通じて、後段の回路内（例えば、トランジスタ１６１等）へ流入する。
　このとき、既に、ビア１２１の側面がコンタクト１４１と接触して、ビア１２１内の電界を緩和しているため、第１配線１３１－１を通じて、後段の回路内に流入する電流も低減されることになる。これにより、第２の実施の形態の半導体装置１００Ｂでは、PID自体を低減して、保護ダイオード１６２による保護機能が大きくなるのを抑制することができる。
　以上、第２の実施の形態の半導体装置１００Ｂについて説明した。
＜４．第３の実施の形態＞
　図６は、第３の実施の形態の半導体装置の構造を説明する図である。
　なお、図６においては、第３の実施の形態として、半導体装置１００Ｃの一部の構造の断面図を示している。ただし、図６において、半導体装置１００Ｃには、図３の半導体装置１００と対応する部分に、同一の符号を付してあり、その対応する部分の説明は適宜省略する。
　すなわち、図６の半導体装置１００Ｃでは、図３の半導体装置１００と比べて、コンタクト１４１に接続される第１配線１３１－２が、グランド（GND）１５１と接続されて接地されるのではなく、第１配線１３１－２には、シリコン基板１１１の逆方向ダイオード１５３が接続されている。
　ここで、逆方向ダイオード１５３は、例えば、P型基板で、表面の注入層がN型となるダイオードとすることができる。これにより、コンタクト１４１は、例えば、P型ウェル又はシリコン基板１１１内のN型拡散層に接触することになる。
　このような構造を有する半導体装置１００Ｃの製造時においては、シリコン基板１１１側からエッチングを行うことで、ビア１２１が形成されるが、当該エッチングの途中で、ビア１２１の側面が、コンタクト１４１に接触し、ビア１２１のホール内の電荷を低減することができる。
　その後、ビア１２１のエッチングが進んで、ビア１２１の底面の一部と、第１配線１３１－１とが接触して、ビア１２１のホール内の電荷が、第１配線１３１－１を通じて、後段の回路内（例えば、トランジスタ１６１等）へ流入する。
　このとき、既に、ビア１２１の側面がコンタクト１４１と接触して、ビア１２１内の電界を緩和しているため、第１配線１３１－１を通じて、後段の回路内に流入する電流も低減されることになる。これにより、第３の実施の形態の半導体装置１００Ｃでは、PID自体を低減して、保護ダイオード１６２による保護機能が大きくなるのを抑制することができる。
　また、第３の実施の形態の半導体装置１００Ｃでは、第１配線１３１－２が逆方向ダイオード１５３に接続されているため、半導体装置１００Ａ（図４）や半導体装置１００Ｂ（図５）と比べて、ダイオードの耐性があるため、絶縁膜１２２を薄くできる。
　以上、第３の実施の形態の半導体装置１００Ｃについて説明した。
＜５．第４の実施の形態＞
　図７は、第４の実施の形態の半導体装置の構造を説明する図である。
　なお、図７においては、第４の実施の形態として、図４に示した半導体装置１００Ａのシリコン基板１１１に形成されたビア１２１の周辺の領域の構造を、シリコン基板１１１側から見た場合の上面図を示している。
　図７に示した半導体装置１００Ａでは、シリコン基板１１１と層間膜１１２に形成されたビア１２１の側面の一部の領域には、コンタクト１４１が形成されているが、コンタクト１４１は、ビア１２１の側面（の周囲）を囲うように形成されている。このように形成されるコンタクト１４１が、第１配線１３１－２を介してグランド１５１と接続され、シリコン基板１１１と接地されている。
　このように、コンタクト１４１が、ビア１２１の側面（の周囲）を囲うような構造を用いることで、ビア１２１の側面に対し、コンタクト１４１が接触する領域の面積を増加させることができるため、ビア１２１のホール内の電荷を逃がしやすくすることができる。
　なお、図７においては、図４に示した半導体装置１００Ａの構造を一例に説明したが、半導体装置１００Ｂ（図５）又は半導体装置１００Ｃ（図６）についても同様に、コンタクト１４１が、ビア１２１の側面（の周囲）を囲うように形成されるような構造とすることができる。
　以上、第４の実施の形態の半導体装置１００Ａ（１００Ｂ，１００Ｃ）について説明した。
＜６．第５の実施の形態＞
　図８は、第５の実施の形態の半導体装置の構造を説明する図である。
　なお、図８においては、第５の実施の形態として、図４に示した半導体装置１００Ａのシリコン基板１１１に形成されたビア１２１の周辺の領域の構造を、シリコン基板１１１側から見た場合の上面図を示している。
　図８に示した半導体装置１００Ａでは、シリコン基板１１１と層間膜１１２に形成されたビア１２１の側面の一部の領域には、コンタクト１４１が形成されているが、コンタクト１４１は、ビア１２１の側面の一部と接触するように形成されている。
　より具体的には、略矩形状の形状からなるビア１２１の各辺（４辺）の一部の領域に、コンタクト１４１がそれぞれ形成されている。このように形成されるコンタクト１４１が、第１配線１３１－２を介してグランド１５１と接続され、シリコン基板１１１と接地されている。
　例えば、半導体装置１００Ａの構造によっては、コンタクト１４１が、ビア１２１の側面の一部と接触するように形成されるような構造とすることで、加工がしやすくなる場合があり、加工上のメリットがある。
　なお、図８においては、図４に示した半導体装置１００Ａの構造を一例に説明したが、半導体装置１００Ｂ（図５）又は半導体装置１００Ｃ（図６）についても同様に、コンタクト１４１が、ビア１２１の側面の一部と接触するように形成されるような構造とすることができる。
　以上、第５の実施の形態の半導体装置１００Ａ（１００Ｂ，１００Ｃ）について説明した。
＜７．第６の実施の形態＞
　図９は、第６の実施の形態の半導体装置の構造を説明する図である。
　なお、図９においては、第６の実施の形態として、半導体装置１００Ｄの一部の構造の断面図を示している。ただし、図９において、半導体装置１００Ｄには、図３の半導体装置１００と対応する部分に、同一の符号を付してあり、その対応する部分の説明は適宜省略する。
　すなわち、図９の半導体装置１００Ｄでは、図３の半導体装置１００と比べて、コンタクト１４１の代わりに、ゲート電極１４３が形成され、このゲート電極１４３が、コンタクト１４４を介して第１配線１３１－２と接続されている。
　ゲート電極１４３としては、例えば、高ドープの多結晶シリコン（Poly Si）が用いられ、ホウ酸（B）やリン（P）、ヒ素（As）等の不純物が高ドープされ、低抵抗化されている。また、ゲート電極１４３は、コンタクト１４４に接続される第１配線１３１－２を介して、グランド１５１と接続され、シリコン基板１１１と接地されている。この接地方法としては、例えば、P+/WellやN+/Nwellに接触することで実現される。
　ここで、半導体装置１００Ｄの製造時においては、シリコン基板１１１側からエッチングを行うことで、ビア１２１が形成されるが、当該エッチングの途中で、ビア１２１の側面が、ゲート電極１４３に接触し、ビア１２１のホール内に蓄積された電荷の一部が、ゲート電極１４３、コンタクト１４４、及び第１配線１３１－２を通じて、シリコン基板１１１側に流れる。これにより、ビア１２１のホール内の電荷を低減することができる。
　その後、ビア１２１のエッチングが進んで、ビア１２１の底面の一部と、第１配線１３１－１とが接触して、ビア１２１のホール内の電荷が、第１配線１３１－１を通じて、後段の回路内（例えば、トランジスタ１６１等）へ流入する。
　このとき、既に、ビア１２１の側面がゲート電極１４３と接触して、ビア１２１内の電界を緩和しているため、第１配線１３１－１を通じて、後段の回路内に流入する電流も低減されることになる。これにより、第６の実施の形態の半導体装置１００Ｄでは、PID自体を低減して、保護ダイオード１６２による保護機能が大きくなるのを抑制することができる。
　なお、図９においては、ゲート電極１４３が、コンタクト１４４に接続される第１配線１３１－２を介して、グランド１５１に接続され、シリコン基板１１１と接地される構造を一例に説明したが、グランド１５１への接続に限らず、順方向ダイオード１５２又は逆方向ダイオード１５３が接続されるようにしてもよい。
　以上、第６の実施の形態の半導体装置１００Ｄについて説明した。
＜８．第７の実施の形態＞
　図１０は、第７の実施の形態の半導体装置の構造を説明する図である。
　なお、図１０においては、第７の実施の形態として、半導体装置１００Ｅの一部の構造の断面図を示している。ただし、図１０において、半導体装置１００Ｅには、図９の半導体装置１００Ｄと対応する部分に、同一の符号を付してあり、その対応する部分の説明は適宜省略する。
　すなわち、図１０の半導体装置１００Ｅでは、図９の半導体装置１００Ｄと比べて、ゲート電極１４３の代わりに、ゲート電極１４５が形成されている。
　ゲート電極１４５は、例えば、窒化チタン（TiN）やニッケルシリコン（NiSi）等の金属電極材料であって、低抵抗層を含むように形成される。このような構造からなるゲート電極１４５を用いることで、ビア１２１のホール内に蓄積された電荷を、シリコン基板１１１へ抜きやすくすることができる。
　また、ゲート電極１４５は、コンタクト１４４に接続される第１配線１３１－２を介して、グランド１５１と接続され、シリコン基板１１１と接地されている。この接地方法としては、例えば、P+/WellやN+/Nwellに接触することで実現される。
　ここで、半導体装置１００Ｅの製造時においては、シリコン基板１１１側からエッチングを行うことで、ビア１２１が形成されるが、当該エッチングの途中で、ビア１２１の側面が、ゲート電極１４５に接触し、ビア１２１のホール内に蓄積された電荷の一部が、ゲート電極１４５、コンタクト１４４、及び第１配線１３１－２を通じて、シリコン基板１１１側に流れる。これにより、ビア１２１のホール内の電荷を低減することができる。
　その後、ビア１２１のエッチングが進んで、ビア１２１の底面の一部と、第１配線１３１－１とが接触して、ビア１２１のホール内の電荷が、第１配線１３１－１を通じて、後段の回路内（例えば、トランジスタ１６１等）へ流入する。
　このとき、既に、ビア１２１の側面がゲート電極１４５と接触して、ビア１２１内の電界を緩和しているため、第１配線１３１－１を通じて、後段の回路内に流入する電流も低減されることになる。これにより、第７の実施の形態の半導体装置１００Ｅでは、PID自体を低減して、保護ダイオード１６２による保護機能が大きくなるのを抑制することができる。
　なお、図１０においては、ゲート電極１４５が、コンタクト１４４に接続される第１配線１３１－２を介して、グランド１５１に接続され、シリコン基板１１１と接地される構造を一例に説明したが、グランド１５１への接続に限らず、順方向ダイオード１５２又は逆方向ダイオード１５３が接続されるようにしてもよい。
　以上、第７の実施の形態の半導体装置１００Ｅについて説明した。
＜９．第８の実施の形態＞
　図１１は、第８の実施の形態の半導体装置の構造を説明する図である。
　なお、図１１においては、第８の実施の形態として、図９に示した半導体装置１００Ｄのシリコン基板１１１に形成されたビア１２１の周辺領域の構造を、シリコン基板１１１側から見た場合の上面図を示している。
　図１１に示した半導体装置１００Ｄでは、シリコン基板１１１と層間膜１１２に形成されたビア１２１の側面の一部の領域には、ゲート電極１４３が形成されているが、ゲート電極１４３は、ビア１２１の側面（の周囲）を囲うように形成されている。このように形成されるゲート電極１４３が、コンタクト１４４に接続された第１配線１３１－２を介してグランド１５１と接続され、シリコン基板１１１と接地されている。
　このように、ゲート電極１４３が、ビア１２１の側面（の周囲）を囲うような構造を用いることで、ビア１２１の側面に対し、ゲート電極１４３が接触する領域の面積を増加させることができるため、ビア１２１のホール内の電荷を逃がしやすくすることができる。
　なお、図１１においては、図９に示した半導体装置１００Ｄの構造を一例に説明したが、半導体装置１００Ｅ（図１０）についても同様に、ゲート電極１４５が、ビア１２１の側面（の周囲）を囲うように形成されるような構造とすることができる。
　以上、第８の実施の形態の半導体装置１００Ｄ（１００Ｅ）について説明した。
＜１０．第９の実施の形態＞
　図１２は、第９の実施の形態の半導体装置の構造を説明する図である。
　なお、図１２においては、第９の実施の形態として、図９に示した半導体装置１００Ｄのシリコン基板１１１に形成されたビア１２１の周辺領域の構造を、シリコン基板１１１側から見た場合の上面図を示している。
　図１２に示した半導体装置１００Ｄでは、シリコン基板１１１と層間膜１１２に形成されたビア１２１の側面の一部の領域には、ゲート電極１４３が形成されているが、ゲート電極１４３は、ビア１２１の側面の一部と接触するように形成されている。
　より具体的には、略矩形状の形状からなるビア１２１の各辺（４辺）のうち、左右の辺の一部に、ゲート電極１４３がそれぞれ形成されている。このように形成されるゲート電極１４３が、コンタクト１４４に接続された第１配線１３１－２を介して、グランド１５１と接続され、シリコン基板１１１と接地されている。
　例えば、半導体装置１００Ｄの構造によっては、ゲート電極１４３が、ビア１２１の側面の一部と接触するように形成されるような構造とすることで、加工がしやすくなる場合があり、加工上のメリットがある。
　なお、図１２においては、図９に示した半導体装置１００Ｄの構造を一例に説明したが、半導体装置１００Ｅ（図１０）についても同様に、ゲート電極１４５が、ビア１２１の側面の一部と接触するように形成されるような構造とすることができる。
　以上、第９の実施の形態の半導体装置１００Ｄ（１００Ｅ）について説明した。
＜１１．第１０の実施の形態＞
　図１３は、第１０の実施の形態の半導体装置の構造を説明する図である。
　なお、図１３においては、第１０の実施の形態として、半導体装置１００Ｆの一部の構造の断面図を示している。ただし、図１３において、半導体装置１００Ｆには、図３の半導体装置１００と対応する部分に、同一の符号を付してあり、その対応する部分の説明は適宜省略する。
　すなわち、図１３の半導体装置１００Ｆでは、図３の半導体装置１００と比べて、ビア１２１の底面の領域では、第１配線１３１－１が取り除かれ、第２配線１３２と接触している。また、図１３の半導体装置１００Ｆでは、コンタクト１４１が取り除かれ、ビア１２１の側面の一部の領域に接触するように、第１配線１３１－２が形成されているが、絶縁膜１２２により、他の導電性部材と電気的に分離されている。
　第１配線１３１－２は、グランド１５１と接続され、シリコン基板１１１と接地されている。この接地方法としては、例えば、P+/WellやN+/Wellに接触することで実現される。
　ここで、図１４を参照しながら、第１０の実施の形態の半導体装置１００Ｆの製造時の様子を説明する。
　まず、エッチングの工程では、シリコン基板１１１側からエッチングを行うことで、図１４のＡに示すように、ビア１２１の側面が、第１配線１３１－２に先に接触し、その後のエッチングが進むことで、ビア１２１の底面が、第２配線１３２に到達して接触することになる。
　このとき、ビア１２１のホール内に蓄積された電荷の一部が、第１配線１３１－２を通じて、シリコン基板１１１側に流れる。これによって、ビア１２１のホール内の電荷を低減することができるのは、先に述べた通りである。
　その後、ビア１２１のエッチングが進んで、ビア１２１の底面の一部と、第２配線１３２とが接触して、ビア１２１のホール内の電荷が、第２配線１３２を通じて、後段の回路内（例えば、トランジスタ１６１等）へ流入する。
　このとき、既に、ビア１２１の側面が第１配線１３１－２と接触して、ビア１２１内の電界を緩和しているため、第２配線１３２を通じて、後段の回路内に流入する電流も低減されることになる。これにより、第１０の実施の形態の半導体装置１００Ｆでは、PID自体を低減して、保護ダイオード１６２による保護機能が大きくなるのを抑制することができる。
　次に、エッチングの工程が終了すると、図１４のＢに示すように、絶縁膜成膜の工程が行われ、ビア１２１の側面は、シリコン窒化膜（SiN）等の絶縁膜１２２により覆われる。そして、ビア１２１の側面の絶縁膜１２２のみを残すように、ビア１２１の底面の絶縁膜１２２がエッチバックされる。
　これにより、ビア１２１の側面が絶縁膜１２２により保護され、第１配線１３１－２は、他の導電性部材と電気的に分離される。また、その後の工程で、ビア１２１内に、銅（Cu）等の導電性部材が埋め込まれる。
　また、第１０の実施の形態の半導体装置１００Ｆでは、コンタクト１４１よりも低抵抗となる第１配線１３１－２との接触で、ビア１２１内の電界を緩和することができる。
　なお、図１３においては、第１配線１３１－２が、グランド１５１に接続され、シリコン基板１１１と接地される構造を一例に説明したが、グランド１５１への接続に限らず、順方向ダイオード１５２又は逆方向ダイオード１５３が接続されるようにしてもよい。
　以上、第１０の実施の形態の半導体装置１００Ｆについて説明した。
＜１２．第１１の実施の形態＞
　図１５は、第１１の実施の形態の半導体装置の構造を説明する図である。
　なお、図１５においては、第１１の実施の形態として、半導体装置１００Ｇの一部の構造の断面図を示している。ただし、図１５において、半導体装置１００Ｇには、図１３の半導体装置１００Ｆと対応する部分に、同一の符号を付してあり、その対応する部分の説明は適宜省略する。
　すなわち、図１５の半導体装置１００Ｇでは、図１３の半導体装置１００Ｆと比べて、ビア１２１の側面の一部の領域には、第１配線１３１－２が接触するように形成される点では、一致しているが、その接触部が、絶縁膜１２２により覆われていない点が異なっている。また、第１配線１３１－２には、シリコン基板１１１の逆方向ダイオード１５３が接続されている。
　ここで、図１６を参照しながら、第１１の実施の形態の半導体装置１００Ｇの製造時の様子を説明する。
　まず、第１エッチングの工程で、ビア１２１を形成するためのエッチングが行われるが、ここでは、ビア１２１の底面が、シリコン基板１１１と第１配線１３１－２との間の層間膜１１２で止められる（図１６のＡ）。そして、第１エッチングの工程が終了すると、図１６のＡに示すように、絶縁膜成膜の工程が行われ、ビア１２１内は、シリコン窒化膜（SiN）等の絶縁膜１２２により覆われる。
　次に、絶縁膜エッチバックの工程で、図１６のＢに示すように、ビア１２１の側面の絶縁膜１２２のみを残すように、ビア１２１の底面の絶縁膜１２２がエッチバックされる。
　次に、第２エッチングの工程で、ビア１２１に対し、再度エッチングが行われるが、ここでは、図１６のＣに示すように、ビア１２１の側面が、第１配線１３１－２に先に接触し、その後のエッチングが進むことで、ビア１２１の底面が、第２配線１３２に到達して接触することになる。
　このとき、ビア１２１のホール内に蓄積された電荷は、第１配線１３１－２から、逆方向ダイオード１５３を通じて、シリコン基板１１１に逃がすことができる。これによって、ビア１２１のホール内の電荷を低減することができるのは、先に述べた通りである。
　また、ビア１２１の底面が、第２配線１３２に接触するに際しては、既に、ビア１２１の側面が第１配線１３１－２と接触して、ビア１２１内の電界を緩和しているため、第２配線１３２を通じて、後段の回路内に流入する電流も低減されることになる。これにより、第１１の実施の形態の半導体装置１００Ｇでは、PID自体を低減して、保護ダイオード１６２による保護機能が大きくなるのを抑制することができる。
　また、その後の工程で、ビア１２１内に、銅（Cu）等の導電性部材が埋め込まれる。その際に、第１配線１３１－２とビア１２１は、導電性部材により繋がっているが、第１配線１３１－２が、シリコン基板１１１と逆方向ダイオード１５３により繋がっているため、回路動作時に、ダイオード耐圧以下の電圧では、リーク電流として、シリコン基板１１１へ流れることはない。
　なお、半導体装置１００Ｇの製造時においては、図１６のＣに示したように、第２エッチングの工程で、ビア１２１の底面が第２配線に接触した後に、絶縁膜エッチバックの工程を行う必要がなく、ビア１２１の底面が、絶縁膜エッチバックのダメージを受けることがない。そのため、回路内部へのプラズマに起因するダメージを軽減することができる。また、半導体装置１００Ｇの構造では、ビア１２１の側面のうち、第２エッチングの工程で加工された下部の側面のPIDの影響を抑制することができるメリットもある。
　以上、第１１の実施の形態の半導体装置１００Ｇについて説明した。
＜１３．第１２の実施の形態＞
　図１７は、第１２の実施の形態の半導体装置の構造を説明する図である。
　なお、図１７においては、第１２の実施の形態として、図１３に示した半導体装置１００Ｆのシリコン基板１１１に形成されたビア１２１の周辺領域の構造を、シリコン基板１１１側から見た場合の上面図を示している。
　図１７に示した半導体装置１００Ｆでは、シリコン基板１１１に形成されたビア１２１の側面の一部の領域には、第１配線１３１－２が形成されているが、第１配線１３１－２は、ビア１２１の側面（の周囲）を囲うように形成されている。このように形成される第１配線１３１－２がグランド１５１と接続され、シリコン基板１１１と接地されている。
　なお、図１７においては、図１３に示した半導体装置１００Ｆの構造を一例に説明したが、半導体装置１００Ｇ（図１５）についても同様に、第１配線１３１－２が、ビア１２１の側面（の周囲）を囲うように形成されるような構造とすることができる。ただし、半導体装置１００Ｇにおいては、保護素子として、逆方向ダイオード１５３が用いられる。
　以上、第１２の実施の形態の半導体装置１００Ｆ（１００Ｇ）について説明した。
＜１４．第１３の実施の形態＞
　図１８は、第１３の実施の形態の半導体装置の構造を説明する図である。
　なお、図１８においては、第１３の実施の形態として、図１３に示した半導体装置１００Ｆのシリコン基板１１１に形成されたビア１２１の周辺領域の構造を、シリコン基板１１１側から見た場合の上面図を示している。
　図１８に示した半導体装置１００Ｆでは、シリコン基板１１１に形成されたビア１２１の側面の一部の領域には、第１配線１３１－２が形成されているが、第１配線１３１－２は、ビア１２１の側面の一部と接触するように形成されている。
　より具体的には、略矩形状の形状からなるビア１２１の側面の領域のうち、左側の側面の領域（の周囲）にのみに、第１配線１３１－２が形成されている。このように形成される第１配線１３１－２がグランド１５１と接続され、シリコン基板１１１と接地されている。
　なお、図１８においては、半導体装置１００Ｆの構造を一例に説明したが、半導体装置１００Ｇ（図１５）についても同様に、第１配線１３１－２が、ビア１２１の側面の一部と接触するように形成されるような構造とすることができる。ただし、半導体装置１００Ｇにおいては、保護素子として、逆方向ダイオード１５３が用いられる。
　以上、第１３の実施の形態の半導体装置１００Ｆ（１００Ｇ）について説明した。
＜１５．変形例＞
　上述した説明では、半導体装置１００において、積層されたシリコン基板１１１と層間膜１１２に形成される溝部として、ビア１２１を説明したが、当該溝部としては、ビア１２１に限らず、例えば、半導体装置１００のパッド部に形成される開口部などであってもよい。
　また、上述した説明では、ビア１２１の側面（側壁）と接触する導電性部材（導体性の層）として、コンタクト１４１、ゲート電極１４３若しくはゲート電極１４５、又は第１配線１３１－２を一例に説明したが、それに限らず、他の導電性部材（導体性の層）を用いるようにしてもよい。また、当該導電性部材は、ビア１２１の側面（側壁）に接触するに限らず、ビア１２１の底面（底部）に接触するようにしてもよい。
　また、上述した説明では、コンタクト１４１、ゲート電極１４３若しくはゲート電極１４５、又は第１配線１３１－２に接続される保護素子として、グランド１５１、順方向ダイオード１５２、又は逆方向ダイオード１５３を一例に説明したが、それに限らず、例えば、保護トランジスタ等の他の保護素子が用いられるようにしてもよい。
　なお、半導体装置１００には、半導体装置全般が含まれるが、例えば、本技術は、半導体装置として、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサ等の固体撮像装置に適用することができる。
　また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　また、本技術は、以下のような構成をとることができる。
（１）
　第１の層と、
　前記第１の層と積層される第２の層と、
　前記第１の層と前記第２の層に形成される溝部の側面に接触する導電性部材と、
　前記第２の層に形成され、前記溝部の底面に接触する第１の配線と
　を有し、
　前記導電性部材は、前記溝部内に蓄積された電荷を排出するための保護素子と接続される
　半導体装置。
（２）
　前記第１の層は、半導体層であり、
　前記溝部は、前記半導体層を貫通したビアである
　前記（１）に記載の半導体装置。
（３）
　前記導電性部材は、コンタクト、ゲート電極、又は第２の配線である
　前記（２）に記載の半導体装置。
（４）
　前記保護素子は、前記半導体層への接地又はダイオードである
　前記（２）又は（３）のいずれかに記載の半導体装置。
（５）
　前記導電性部材と前記第１の配線とは、電気的に分離されている
　前記（２）乃至（４）のいずれかに記載の半導体装置。
（６）
　前記導電性部材は、前記第１の配線が前記ビアの底面に接触する位置よりも、加工表面により近い位置で、前記ビアの側面と接触する
　前記（２）乃至（５）のいずれかに記載の半導体装置。
（７）
　前記導電性部材は、前記ビアの側面の周囲を囲うように形成されるか、又は前記ビアの側面の一部と接触するように形成される
　前記（２）乃至（６）のいずれかに記載の半導体装置。
（８）
　前記ビアの側面は、絶縁膜により覆われ、前記導電性部材を覆っている
　前記（２）乃至（７）のいずれかに記載の半導体装置。
（９）
　前記導電性部材は、前記保護素子として、順方向ダイオードと接続され、
　前記順方向ダイオードは、N型基板又はN型ウェルで、表面の注入層がP型となるダイオードである
　前記（２）乃至（８）のいずれかに記載の半導体装置。
（１０）
　前記導電性部材は、前記保護素子として、逆方向ダイオードと接続され、
　前記逆方向ダイオードは、P型基板で、表面の注入層がN型となるダイオードである
　前記（２）乃至（８）のいずれかに記載の半導体装置。
（１１）
　前記導電性部材は、前記ゲート電極であり、
　前記ゲート電極は、所定の注入イオン種からなる注入層、又は所定の金属材料からなる金属層が少なくとも一部に含まれる
　前記（２）乃至（８）のいずれかに記載の半導体装置。
（１２）
　前記導電性部材は、前記第２の配線であり、
　前記導電性部材は、前記保護素子として、逆方向ダイオードと接続され、
　前記逆方向ダイオードは、P型基板で、表面の注入層がN型となるダイオードであり、
　前記絶縁膜は、前記ビアの側面であって、前記第２の配線の領域を少なくとも除いた領域を覆っている
　前記（２）乃至（８）のいずれかに記載の半導体装置。
（１３）
　前記第１の層は、シリコン基板であり、
　前記第２の層は、層間膜であり、
　前記層間膜に形成される前記第１の配線は、トランジスタと当該トランジスタを保護する保護素子を含む回路に接続される
　前記（１）乃至（１２）のいずれかに記載の半導体装置。
（１４）
　第１の層と第２の層とを積層し、
　前記第１の層と前記第２の層に形成される溝部の側面に接触するように、前記第２の層に、導電性部材を形成し、
　前記導電性部材と接続されるように、前記溝部内に蓄積された電荷を排出するための保護素子を形成し、
　前記溝部の底面に接触するように、前記第２の層に、第１の配線を形成し、
　積層された前記第１の層と前記第２の層に対し、前記第１の層側からエッチングを行い、前記溝部を形成する
　半導体装置の製造方法。
（１５）
　前記第１の層は、半導体層であり、
　前記溝部は、前記半導体層を貫通したビアである
　前記（１４）に記載の半導体装置の製造方法。
（１６）
　前記導電性部材は、コンタクト、ゲート電極、又は第２の配線である
　前記（１５）に記載の半導体装置の製造方法。
（１７）
　前記保護素子は、前記半導体層への接地又はダイオードである
　前記（１５）又は（１６）に記載の半導体装置の製造方法。
（１８）
　前記導電性部材と前記第１の配線とは、電気的に分離されている
　前記（１５）乃至（１７）のいずれかに記載の半導体装置の製造方法。
（１９）
　前記エッチングを行うに際して、前記導電性部材は、前記第１の配線が前記ビアの底面に接触する位置よりも、前記半導体層側の加工表面により近い位置で、前記ビアの側面と接触する
　前記（１５）乃至（１８）のいずれかに記載の半導体装置の製造方法。
（２０）
　前記第１の層は、シリコン基板であり、
　前記第２の層は、層間膜であり、
　前記層間膜に形成される前記第１の配線は、トランジスタと当該トランジスタを保護する保護素子を含む回路に接続される
　前記（１４）乃至（１９）のいずれかに記載の半導体装置の製造方法。
　１００，１００Ａ乃至１００Ｇ　半導体装置，　１１１　シリコン基板，　１１２　層間膜，　１２１　ビア，　１２２　絶縁膜，　１３１－１，１３１－２，１３１－３　第１配線，　１３２　第２配線，　１４１，１４２　コンタクト，　１４３，１４５　ゲート電極，　１４４　コンタクト，　１５１　グランド（GND），　１５２　順方向ダイオード，　１５３　逆方向ダイオード，　１６１　トランジスタ，　１６２　保護ダイオード

Claims (20)

  1. 　第１の層と、
    　前記第１の層と積層される第２の層と、
    　前記第１の層と前記第２の層に形成される溝部の側面に接触する導電性部材と、
    　前記第２の層に形成され、前記溝部の底面に接触する第１の配線と
    　を有し、
    　前記導電性部材は、前記溝部内に蓄積された電荷を排出するための保護素子と接続される
    　半導体装置。
  2. 　前記第１の層は、半導体層であり、
    　前記溝部は、前記半導体層を貫通したビアである
    　請求項１に記載の半導体装置。
  3. 　前記導電性部材は、コンタクト、ゲート電極、又は第２の配線である
    　請求項２に記載の半導体装置。
  4. 　前記保護素子は、前記半導体層への接地又はダイオードである
    　請求項３に記載の半導体装置。
  5. 　前記導電性部材と前記第１の配線とは、電気的に分離されている
    　請求項４に記載の半導体装置。
  6. 　前記導電性部材は、前記第１の配線が前記ビアの底面に接触する位置よりも、加工表面により近い位置で、前記ビアの側面と接触する
    　請求項５に記載の半導体装置。
  7. 　前記導電性部材は、前記ビアの側面の周囲を囲うように形成されるか、又は前記ビアの側面の一部と接触するように形成される
    　請求項５に記載の半導体装置。
  8. 　前記ビアの側面は、絶縁膜により覆われ、前記導電性部材を覆っている
    　請求項５に記載の半導体装置。
  9. 　前記導電性部材は、前記保護素子として、順方向ダイオードと接続され、
    　前記順方向ダイオードは、N型基板又はN型ウェルで、表面の注入層がP型となるダイオードである
    　請求項５に記載の半導体装置。
  10. 　前記導電性部材は、前記保護素子として、逆方向ダイオードと接続され、
    　前記逆方向ダイオードは、P型基板で、表面の注入層がN型となるダイオードである
    　請求項５に記載の半導体装置。
  11. 　前記導電性部材は、前記ゲート電極であり、
    　前記ゲート電極は、所定の注入イオン種からなる注入層、又は所定の金属材料からなる金属層が少なくとも一部に含まれる
    　請求項５に記載の半導体装置。
  12. 　前記導電性部材は、前記第２の配線であり、
    　前記導電性部材は、前記保護素子として、逆方向ダイオードと接続され、
    　前記逆方向ダイオードは、P型基板で、表面の注入層がN型となるダイオードであり、
    　前記絶縁膜は、前記ビアの側面であって、前記第２の配線の領域を少なくとも除いた領域を覆っている
    　請求項８に記載の半導体装置。
  13. 　前記第１の層は、シリコン基板であり、
    　前記第２の層は、層間膜であり、
    　前記層間膜に形成される前記第１の配線は、トランジスタと当該トランジスタを保護する保護素子を含む回路に接続される
    　請求項１に記載の半導体装置。
  14. 　第１の層と第２の層とを積層し、
    　前記第１の層と前記第２の層に形成される溝部の側面に接触するように、前記第２の層に、導電性部材を形成し、
    　前記導電性部材と接続されるように、前記溝部内に蓄積された電荷を排出するための保護素子を形成し、
    　前記溝部の底面に接触するように、前記第２の層に、第１の配線を形成し、
    　積層された前記第１の層と前記第２の層に対し、前記第１の層側からエッチングを行い、前記溝部を形成する
    　半導体装置の製造方法。
  15. 　前記第１の層は、半導体層であり、
    　前記溝部は、前記半導体層を貫通したビアである
    　請求項１４に記載の半導体装置の製造方法。
  16. 　前記導電性部材は、コンタクト、ゲート電極、又は第２の配線である
    　請求項１５に記載の半導体装置の製造方法。
  17. 　前記保護素子は、前記半導体層への接地又はダイオードである
    　請求項１６に記載の半導体装置の製造方法。
  18. 　前記導電性部材と前記第１の配線とは、電気的に分離されている
    　請求項１７に記載の半導体装置の製造方法。
  19. 　前記エッチングを行うに際して、前記導電性部材は、前記第１の配線が前記ビアの底面に接触する位置よりも、前記半導体層側の加工表面により近い位置で、前記ビアの側面と接触する
    　請求項１８に記載の半導体装置の製造方法。
  20. 　前記第１の層は、シリコン基板であり、
    　前記第２の層は、層間膜であり、
    　前記層間膜に形成される前記第１の配線は、トランジスタと当該トランジスタを保護する保護素子を含む回路に接続される
    　請求項１４に記載の半導体装置の製造方法。
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Publication number Priority date Publication date Assignee Title
EP4117030A4 (en) * 2021-05-21 2023-02-08 Changxin Memory Technologies, Inc. SEMI-CONDUCTOR STRUCTURE AND METHOD OF MANUFACTURING IT
CN113506795B (zh) * 2021-05-26 2024-08-27 昆山工研院新型平板显示技术中心有限公司 静电防护结构及显示模组

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216259A (ja) * 1999-01-25 2000-08-04 Nec Corp 半導体装置
JP2006294719A (ja) * 2005-04-07 2006-10-26 Oki Electric Ind Co Ltd 半導体装置
JP2008210952A (ja) * 2007-02-26 2008-09-11 Sanyo Electric Co Ltd 半導体装置の製造方法、シリコンインターポーザの製造方法および半導体モジュールの製造方法
JP2011086850A (ja) * 2009-10-19 2011-04-28 Seiko Epson Corp 半導体装置及び半導体装置の製造方法、回路基板並びに電子機器
JP2016197759A (ja) * 2016-08-25 2016-11-24 ラピスセミコンダクタ株式会社 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6271841B2 (ja) * 2013-02-13 2018-01-31 ラピスセミコンダクタ株式会社 半導体装置、半導体装置の製造方法および半導体装置を搭載したシステム
JP2015216194A (ja) 2014-05-09 2015-12-03 ソニー株式会社 半導体装置およびその製造方法
US10147704B2 (en) * 2016-05-17 2018-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216259A (ja) * 1999-01-25 2000-08-04 Nec Corp 半導体装置
JP2006294719A (ja) * 2005-04-07 2006-10-26 Oki Electric Ind Co Ltd 半導体装置
JP2008210952A (ja) * 2007-02-26 2008-09-11 Sanyo Electric Co Ltd 半導体装置の製造方法、シリコンインターポーザの製造方法および半導体モジュールの製造方法
JP2011086850A (ja) * 2009-10-19 2011-04-28 Seiko Epson Corp 半導体装置及び半導体装置の製造方法、回路基板並びに電子機器
JP2016197759A (ja) * 2016-08-25 2016-11-24 ラピスセミコンダクタ株式会社 半導体装置

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