CN102054835B - 一种用于静电放电的晶闸管 - Google Patents

Abstract

一种用于静电放电的晶闸管，包括：寄生PNP管、寄生NPN管及短沟道MOS管；所述寄生PNP管的发射极连接阳极接线柱，其基极通过N阱的寄生电阻连接阳极接线柱；其集电极连接寄生NPN管的基极，并通过P阱的寄生电阻连接阴极接线柱；所述寄生NPN管的发射极连接阴极接线柱，其集电极通过N阱的寄生电阻连接阳极接线柱；所述短沟道MOS管栅极两边的侧墙分别延伸至N阱和P阱的交界区域的N⁺掺杂区和与该N⁺掺杂区相邻的P⁺掺杂区。本发明通过减小MOS管的栅长，使得在ESD电压较低时，即可将晶闸管导通，进一步降低晶闸管的触发电压。

Description

一种用于静电放电的晶闸管

技术领域

本发明涉及半导体集成电路的保护电路设计领域，尤其是涉及一种用于静电放电的晶闸管。

背景技术

在集成电路芯片的制造、封装和使用过程中，都会出现ESD(Electro StaticDischarge，静电放电)现象。ESD表现为瞬间的高压脉冲，这种瞬间释放的大量电荷极有可能破坏集成电路内部的功能器件。因此，通常在内部电路和外部信号源或电源之间设置一个用于静电放电的晶闸管。

目前，常用的静电保护电路中典型的低触发电压放电单元晶闸管的结构如图1所示，其中，P型衬底上设置有N阱和P阱，N阱内通过离子注入形成N⁺和P⁺掺杂区，分别连接阳极接线柱；P阱内也通过离子注入形成N⁺和P⁺掺杂区，分别连接阴极接线柱；N阱和P阱的交界区域通过离子注入形成N⁺掺杂区，在N阱和P阱的交界区域的N⁺掺杂区和P阱内的N⁺掺杂区之间加入一个NMOS管，该NMOS管栅极两边的侧墙分别延伸至N阱和P阱的交界区域的N⁺掺杂区和P阱内的N⁺掺杂区。

上述晶闸管结构的等效电路图如图2所示，其中，寄生PNP管T1的发射极连接阳极接线柱，其基极通过N阱的寄生电阻Rnw连接阳极接线柱，其集电极连接寄生NPN管T2的基极，并通过P阱的寄生电阻Rpw连接阴极接线柱；所述寄生NPN管T2的发射极连接阴极接线柱，其集电极通过N阱的寄生电阻Rnw连接阳极接线柱；所述短沟道NMOS管的漏极通过N阱的寄生电阻Rnw连接阳极接线柱，其源极通过P阱的寄生电阻Rpw连接阴极接线柱。当在阳极接线柱和阴极接线柱分别施加电压，阳极和阴极间发生ESD事件，该等效反偏二极管在较低的电压下即可击溃，产生的衬底电流通过阱电阻的同时，抬升NPN三极管T2和PNP三极管T1的衬底电位，从而触发PNP三极管T1和NPN三极管T2进而启动晶闸管。

然而，通过发明人研究发现，采用上述结构的晶闸管在某些场合，触发电压仍然过高，例如，对于3.3V器件的栅氧化层击穿电压为10V，而上述结构的晶闸管的触发电压高达8.5V以上，而对于3.3V器件，可以满足误触发要求的触发电压为5.5V，可见，采用上述结构的晶闸管容易发生误触发。

发明内容

本发明解决的问题是提供一种用于静电放电的晶闸管，以进一步降低晶闸管的触发电压。

为解决上述问题，本发明提供一种用于静电放电的晶闸管，包括：寄生PNP管、寄生NPN管及短沟道MOS管；

所述寄生PNP管的发射极连接阳极接线柱，其基极通过N阱的寄生电阻连接阳极接线柱；其集电极连接寄生NPN管的基极，并通过P阱的寄生电阻连接阴极接线柱；

所述寄生NPN管的发射极连接阴极接线柱，其集电极通过N阱的寄生电阻连接阳极接线柱；

所述短沟道MOS管栅极两边的侧墙分别延伸至N阱和P阱的交界区域的N⁺掺杂区和与该N⁺掺杂区相邻的P⁺掺杂区。

优选的，所述短沟道MOS管的栅长为0.13～0.2微米。

优选的，所述短沟道MOS管为短沟道NMOS管或短沟道PMOS管。

优选的，所述与N阱和P阱的交界区域的N⁺掺杂区相邻的P⁺掺杂区位于N阱或P阱内。

与现有技术相比，本发明具有以下优点：

本发明的用于静电放电的晶闸管，在P阱中增加P⁺掺杂区，使得N阱和P阱交界区域加入的MOS管栅极两边的侧墙分别延伸至N阱和P阱的交界区域的N⁺掺杂区和该增加的P⁺掺杂区，减小MOS管的栅长至0.13微米～0.2微米，使得在ESD电压较低时，即可将晶闸管导通，进一步降低晶闸管的触发电压；

除此之外，由于NMOS管栅长的控制精度为0.01微米，因此，通过控制NMOS管栅长在一定范围内精确变化，可得到精确、可控的晶闸管触发电压。

附图说明

图1是现有技术中一种低触发电压放电单元晶闸管的结构示意图；

图2是对应图1中晶闸管的等效电路图；

图3是本发明一种用于静电放电的晶闸管的结构示意图；

图4是本发明另一种用于静电放电的晶闸管的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明实施例做进一步详细的说明。

通常的用于静电放电的晶闸管利用一个PNP三极管和一个NPN三极管互相正反馈形成，也就是利用了CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)的“闩锁效应”原理构建的导通电阻极低的一种晶闸管。普通的SCR利用N阱/P阱反向击穿产生衬底电流从而触发PNP或NPN三极管。由于存在正反馈通路，无论是PNP三极管先触发，还是NPN三极管先触发，另外一个三极管都会随之触发。

LVT-SCR(Low Voltage Triggered Silicon Controlled Rectmer，低触发电压晶闸管)利用了MOS管漏极靠近栅极的PN结低方向击穿电压特性，在普通SCR中加入了一个NMOS管，该晶闸管的结构如图1所示，加入的NMOS管相当于在NPN三极管T2的集电极和基极之间加入了一个低反向击穿电压的反偏二极管，如图2所示。当在阳极接线柱和阴极接线柱分别施加电压，阳极和阴极间发生ESD事件，该等效反偏二极管在较低的电压下即可击溃，产生的衬底电流通过阱电阻的同时，抬升NPN三极管T2和PNP三极管T1的衬底电位，从而触发PNP三极管T1和NPN三极管T2进而启动晶闸管。

由于图1晶闸管结构中，在N阱和P阱交界处形成第一PN节，N阱和P阱的交界区域的N⁺掺杂区与NMOS管形成临近栅极的第二PN节。对于3.3V的NMOS管，所述第二PN节的反向击穿电压一般为8.5～9V，低于所述第一PN节的击穿电压(通常为15V以上)。因此，当正电荷累积在阳极接线柱时，第二PN节先于第一PN节发生雪崩击穿。

对于触发电压为3.3V的LVT-SCR，其NMOS管临近栅极的第二PN结为典型的单边突变N⁺/P^-结，即：N区的掺杂浓度很高，P区的掺杂浓度较低，且，N⁺掺杂区的浓度高于P^-掺杂区至少两个数量级，而单边结的耗尽区宽度主要取决于掺杂浓度较低的一边。通过半导体器件理论可知，在雪崩击穿前第二PN结的临界耗尽区宽度约为0.2微米，且耗尽区主要落在掺杂浓度较低的P阱内。

利用该现象，本发明实施例在第二PN结的附近增加一个P⁺掺杂区，使得N阱和P阱交界区域加入的MOS管栅极两边的侧墙分别延伸至N阱和P阱的交界区域的N⁺掺杂区和该增加的P⁺掺杂区，如图3所示。本发明实施例中，增加的P⁺掺杂区位于P阱中，在该P⁺掺杂区和N阱与P阱的交界区域的N⁺掺杂区形成一个N⁺/P^-/P⁺结，P⁺掺杂区的掺杂浓度高于P阱至少两个数量级，且距离N⁺掺杂区小于0.2微米。当N⁺/P^-结的耗尽区宽度随着反向偏压的升高而扩展到P^-/P⁺边界后，反向偏压提升，但是耗尽区宽度基本保持不变，导致电场迅速抬升至雪崩击穿临界值，N⁺/P^-/P⁺结反向击穿。因此，对于3.3V的LVT-SCR，只要将N⁺掺杂区和P⁺掺杂区之间的P^-掺杂区宽度控制在0.2微米以下，就可以得到低于8.5V的反向击穿电压。并且，如果能够在0.2微米以下精确调控P^-掺杂区宽度，也就是N⁺掺杂区和P⁺掺杂区之间的间距，就可以调节该N⁺/P^-/P⁺结的反向击穿电压。

在CMOS工艺制程中，N⁺掺杂区和P⁺掺杂区的宽度都是通过光罩和离子注入完成的。具体实施时，光罩的图案对准和关键尺寸(CD)控制通常都比较差，N⁺掺杂区和P⁺掺杂区之间间距的控制误差一般大于0.1微米，因此，得不到精确可控的反向击穿电压。

本发明实施例针对逻辑制程双电压、双器件的特点，将LVT-SCR中3.3VMOS的栅长减少到0.13～0.2微米，这是由于，对于0.13微米制程逻辑器件的最小栅长为0.13微米，并且，在栅极的两边分别进行N⁺掺杂区和P⁺掺杂区离子植入。这样，利用栅极进行对准的P^-掺杂区的宽度控制误差仅取决于栅极长度的关键尺寸控制，与其他制程所产生的误差无关，因此，对于栅极长度的控制精度可以达到0.01微米。

本领域技术人员应该理解的是，通过精确调控N阱和P阱交界区域加入的MOS管栅极长度，能够得到精确可控的反向击穿电压。

需要说明的是，本发明实施例中在N阱和P阱交界区域加入的MOS管可以为NMOS管或者PMOS管，本发明对此并不做具体限制，本领域技术人员可根据具体应用情境进行设置。

除此之外，本发明实施例在第二PN结的附近增加的P⁺掺杂区还可以设置于N阱中，如图4所示。该情况下LVT-SCR同前述LVT-SCR的工作原理相类似，在此仅作简单介绍。当在第二PN结的附近增加的P⁺掺杂区设置于N阱中时，在该N⁺掺杂区和N阱与P阱的交界区域的P⁺掺杂区形成一个N⁺/N^-/P⁺结，N⁺掺杂区的掺杂浓度高于N阱至少两个数量级，且距离P⁺掺杂区小于0.2微米。当N^-/P⁺结的耗尽区宽度随着反向偏压的升高而扩展到N^-/N⁺边界后，反向偏压提升，但是耗尽区宽度基本保持不变，导致电场迅速抬升至雪崩击穿临界值，N⁺/N^-/P⁺结反向击穿。因此，对于3.3V的LVT-SCR，只要将N⁺掺杂区和P⁺掺杂区之间的N^-掺杂区宽度控制在0.2微米以下，就可以得到低于8.5V的反向击穿电压。并且，如果能够在0.2微米以下精确调控N^-掺杂区宽度，也就是N⁺掺杂区和P⁺掺杂区之间的间距，就可以调节该N⁺/N^-/P⁺结的反向击穿电压。同样，将本实施例中的LVT-SCR中3.3VMOS的栅长减少到0.13～0.2微米，并且，在栅极的两边分别进行N⁺掺杂区和P⁺掺杂区离子植入。这样，利用栅极进行对准的N^-掺杂区的宽度控制误差仅取决于栅极长度的关键尺寸控制，与其他制程所产生的误差无关。

本领域技术人员可以理解的是，安全范围内较低的触发电压可以进一步增加晶闸管的敏感度和响应速度，因此，能够达到更好的ESD防护效果。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (4)

1.一种用于静电放电的晶闸管，其特征在于，包括：寄生PNP管、寄生NPN管及短沟道MOS管；

所述寄生PNP管的发射极连接阳极接线柱，其基极通过N阱的寄生电阻连接阳极接线柱；其集电极连接寄生NPN管的基极，并通过P阱的寄生电阻连接阴极接线柱；

所述寄生NPN管的发射极连接阴极接线柱，其集电极通过N阱的寄生电阻连接阳极接线柱；

所述短沟道MOS管栅极两边的侧墙分别延伸至N阱和P阱的交界区域的N⁺掺杂区和与该N⁺掺杂区相邻的P⁺掺杂区。

2.根据权利要求1所述的用于静电放电的晶闸管，其特征在于，所述短沟道MOS管的栅长为0.13～0.2微米。

3.根据权利要求1或2所述的用于静电放电的晶闸管，其特征在于，所述短沟道MOS管为短沟道NMOS管或短沟道PMOS管。

4.根据权利要求1或2所述的用于静电放电的晶闸管，其特征在于，所述与N阱和P阱的交界区域的N⁺掺杂区相邻的P⁺掺杂区位于N阱或P阱内。

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