CN104078459B - 静电保护结构及静电保护电路 - Google Patents

Abstract

一种静电保护结构和静电保护电路，所述静电保护结构，包括：位于第一N型阱区的第一区域内的PMOS晶体管，PMOS晶体管的源区和栅极与电源端相连接，PMOS晶体管的漏区与输入输出接口端相连接；位于第一N型阱区的第二区域内的第一基区掺杂区，第一基区掺杂区与外部触发电压调整电路的相连接；位于第一P型阱区的第三区域内的NMOS晶体管，NMOS晶体管的漏区与输入输出接口端相连接，NMOS晶体管的栅极和源区与接地端相连接；位于第一P型阱区的第四区域内的第二基区掺杂区，第二基区掺杂区与外部触发电压调整电路相连接。静电保护结构的静电释放的路径增多，静电释放的效率提高。

Description

静电保护结构及静电保护电路

技术领域

本发明涉及静电保护领域，特别涉及一种静电保护结构和静电保护电路。

背景技术

在集成电路芯片的制作和应用中，随着超大规模集成电路工艺技术的不断提高，目前的CMOS集成电路制作技术已经进入深亚微米阶段，MOS器件的尺寸不断缩小，栅氧化层的厚度越来越薄，MOS器件耐压能力显著下降，静电放电（Electrostatic Discharge，ESD）对集成电路的危害变得越来越显著。因此，对集成电路进行ESD的保护也变得尤为重要。

为了加强对静电的防护能力，大都在芯片的输入输出接口端（I/O pad）连接静电保护电路，静电保护电路是为芯片中的内部电路提供静电电流的放电路径，以避免静电将内部电路击穿。

现有的静电保护电路中常用的器件包括栅极接地的NMOS晶体管、栅极接电源的PMOS晶体管和可控硅整流器（SCR，Silicon Controlled Rectifier）等。由于栅极接地的NMOS晶体管与CMOS工业很好的兼容性，栅接地的NMOS晶体管得到了广泛的应用。

参考图1，图1为现有静电保护电路的结构示意图，NMOS晶体管13的漏极与输入输出接口端15相连接，NMOS晶体管13的栅极和源极与接地端16连接，当输入输出接口端15产生大的静电电压或静电电流时，静电通过NMOS晶体管13中的寄生NPN三极管释放到接地端16，具体请参考图2，图2为图1中NMOS晶体管的剖面结构示意图，包括：半导体衬底100，所述半导体衬底100内具有P阱101，半导体衬底100上具有NMOS晶体管的栅极103，栅极103两侧的P阱101内具有NMOS晶体管的漏区102和源区104，NMOS晶体管的漏区102与输入输出接口端15相连接，NMOS晶体管的源区104和栅极103与接地端16相连接，所述源区104一侧的P阱101内还具有P型掺杂区105，P型掺杂区105与接地端16相连接，P型掺杂区105与源区104之间具有浅沟槽隔离结构106，NMOS晶体管的漏区102构成寄生NPN三极管17的集电区，NMOS晶体管的源区104构成寄生NPN三极管17的发射区，栅极103底部的P阱101构成寄生NPN三极管17的基区，当输入输出接口端15集聚静电电荷时，电流从漏区102经过阱区电阻18流向P型掺杂区105区，使得栅极103底部的P阱101与接地端16之间产生电势差，当电势差大于寄生NPN三极管17的阈值电压时，寄生NPN三极管17呈导通状态，此时电流就从漏区102流向源区104，释放掉输入输出接口端15集聚的静电。

现有的ESD保护电路在进行放电时放电效率较低。

发明内容

本发明解决的问题是提高静电释放的效率。

为解决上述问题，本发明技术方案提供了一种静电保护结构，包括：半导体衬底，所述半导体衬底内具有第一N型阱区和第一P型阱区，所述第一N型阱区包括第一区域和第二区域，所述第一P型阱区包括第三区域和第四区域；位于第一N型阱区的第一区域内的PMOS晶体管，所述PMOS晶体管包括位于第一N型阱区上的栅极和位于栅极两侧第一N型阱区内的源/漏区，PMOS晶体管的源区和栅极与电源端相连接，PMOS晶体管的漏区与输入输出接口端相连接；位于第一N型阱区的第二区域内的第一基区掺杂区，第一基区掺杂区的掺杂类型为N型，第一基区掺杂区与外部触发电压调整电路的相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉低第一基区掺杂区的电位；位于第一P型阱区的第三区域内的NMOS晶体管，所述NMOS晶体管包括位于第一P型阱区上的栅极和位于栅极两侧第一P型阱区内的源/漏区，NMOS晶体管的漏区与输入输出接口端相连接，NMOS晶体管的栅极和源区与接地端相连接；位于第一P型阱区的第四区域内的第二基区掺杂区，所述第二基区掺杂区的掺杂类型为P型，第二基区掺杂区与外部触发电压调整电路相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉高第二基区掺杂区的电位。

可选的，第一基区掺杂区与PMOS的源区以及半导体衬底构成第一PNP型寄生三极管，第一基区掺杂区与PMOS的漏区以及半导体衬底构成第二PNP型寄生三极管；第二基区掺杂区与NMOS晶体管的漏区以及NMOS晶体管的源区构成第一NPN型寄生三极管。

可选的，所述外部触发电压调整电路包括RC耦合回路和反向器电路，所述RC耦合回路包括串联的耦合电容和耦合电阻，耦合电阻的另一端连接至电源端，耦合电容的另一端连接至接地端，RC耦合节点连接至反向器电路，所述反向器电路包括串联的第一反相器、第二反相器和第三反相器，第一反相器的输入端与RC耦合节点相连接，第一反相器的输出端与第二反相器的输入端相连接，第二反相器的输出端与第三反相器的输入端以及第一基区掺杂区相连接，第三反相器的输出端与第二基区掺杂区相连接。

可选的，所述第一反相器、第二反相器和第三反相器为CMOS反相器或TTL反相器。

可选的，所述静电保护结构还包括开关NMOS晶体管，开关NMOS晶体管的漏极与电源端相连接，开关NMOS晶体管的源极与接地端相连接，开关NMOS晶体管的栅极与第一反相器的输出端相连接。

可选的，所述第一N型阱区内还具有第一N型掺杂区，第一N型掺杂区包围所述PMOS晶体管和第一基区掺杂区，第一N型掺杂区与电源端相连接。

可选的，所述第一P型阱区内还具有第一P型掺杂区，第一P型掺杂区包围所述NMOS晶体管和第二基区掺杂区，第一P型掺杂区与接地端相连接。

可选的，所述PMOS晶体管为共用源漏PMOS晶体管，所述共用源漏PMOS晶体管包括位于第一N型阱区内交替间隔分布的若干第一源区和第一漏区，以及位于相邻的第一源区和第一漏区之间的第一N型阱区上的第一栅极，若干第一栅极和第一源区与电源端相连接，若干第一漏区与输入输出接口端相连接，第一基区掺杂区与若干第一源区以及半导体衬底构成若干并联的第一PNP型寄生三极管，第一基区掺杂区与若干第一漏区以及半导体衬底构成若干并联的第二PNP型寄生三极管。

可选的，所述第二区域位于第一栅极向两端延伸的延伸方向上，所述第一基区掺杂区位于第二区域内，第一基区掺杂区沿第一源区和第一漏区分布方向上的长度等于第一源区和第一漏区的分布宽度，第一基区掺杂区的宽度为0.5～5微米。

可选的，第一基区掺杂区中掺杂离子为磷离子、砷离子或锑离子。

可选的，所述NMOS晶体管为共用源漏NMOS晶体管，所述共用源漏NMOS晶体管包括位于第一P型阱区内交替间隔分布的若干第二源区和第二漏区，以及位于相邻的第二源区和第二漏区之间的第一P型阱区上的第二栅极，若干第二源区和第二栅极与接地端相连接，若干第二漏区与输入输出接口端相连接，第二基区掺杂区与若干第二源区和若干第二漏区构成若干第一NPN型寄生三极管。

可选的，所述第四区域位于第二栅极向两端延伸的延伸方向上，所述第二基区掺杂区位于第四区域内，第二基区掺杂区沿第二源区和第二漏区分布方向上的长度等于第二源区和第二漏区的分布宽度，第二基区掺杂区的宽度为0.5～5微米。

可选的，第二基区掺杂区的掺杂离子为硼离子、镓离子或铟离子。

可选的，所述半导体衬底内还具有第二N型阱区和第二P型阱区，第二N型阱区和第二P型阱区位于第一N型阱区和第一P型阱区之间，第一N型阱区、第二P型阱区、第二N型阱区和第一P型阱区在半导体衬底内依次交替分布。

可选的，所述第二P型阱区内具有第二P型掺杂区，第二P型掺杂区与接地端相连接。

本发明还提供一种静电保护电路，包括：PMOS晶体管，PMOS晶体管的源区和栅极与电源端相连接，PMOS晶体管的漏区与输入输出接口端相连接;NMOS晶体管,NMOS晶体管的漏区与输入输出接口端相连接，NMOS晶体管的栅极和源区与接地端相连接;第一PNP型寄生三极管,第一PNP型寄生三极管的发射区与电源端相连接，第一PNP型寄生三极管的集电区通过与接地端连接，第一PNP型寄生三极管的基区与外部触发电压调整电路的相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉低第一PNP型寄生三极管基区的电位；第二PNP型寄生三极管，第二PNP型寄生三极管的发射区与输入输出接口端相连接，第二PNP型寄生三极管的集电区接地端连接，第二PNP型寄生三极管的基区与外部触发电压调整电路的相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉低第二PNP型寄生三极管基区的电位；第一NPN型寄生三极管，第一NPN型寄生三极管的发射区与接地端连接，第一NPN型寄生三极管的集电区与输入输出接口端相连接，第一NPN型寄生三极管的基区与外部触发电压调整电路的相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉高第一NPN型寄生三极管基区的电位。

可选的，所述外部触发电压调整电路包括RC耦合回路和反向器电路，所述RC耦合回路包括串联的耦合电容和耦合电阻，耦合电阻的另一端连接至电源端，耦合电容的另一端连接至接地端，RC耦合节点连接至反向器电路，所述反向器电路包括串联的第一反相器、第二反相器和第三反相器，第一反相器的输入端与RC耦合节点相连接，第一反相器的输出端与第二反相器的输入端相连接，第二反相器的输出端与第三反相器的输入端、第一PNP型寄生三极管的基区以及第二PNP型寄生三极管的基区相连接，第三反相器的输出端与第一NPN型寄生三极管的基区相连接。

可选的，所述第一PNP型寄生三极管为若干并联的第一PNP型寄生三极管，所述第二PNP型寄生三极管为若干并联的第二PNP型寄生三极管，第一NPN型寄生三极管为若干并联的第一NPN型寄生三极管。

与现有技术相比，本发明技术方案具有以下优点：

本发明技术方案的静电保护结构，第一基区掺杂区与PMOS的源区以及半导体衬底构成第一PNP型寄生三极管，第一基区掺杂区与PMOS的漏区以及半导体衬底构成第二PNP型寄生三极管，第二基区掺杂区与NMOS晶体管的漏区以及NMOS晶体管的源区构成第一NPN型寄生三极管，因此当输入输出接口和/或电源端累积静电时，静电通过第一PNP型寄生三极管、第二PNP型寄生三极管或第一NPN型寄生三极管构成的放电通路释放到接地端，增加了静电释放的路径，提高了静电释放的效率，另外，第二基区掺杂区和第一基区掺杂区分别与外部触发电压调整电路相连接，从而通过外部触发电压调整电路控制第一PNP型寄生三极管、第二PNP型寄生三极管和第一NPN型寄生三极管的基区电位，使寄生三极管从被动触发导通变为电路控制导通，加强了对寄生三极管的控制能力。

进一步，所述PMOS晶体管为共用源漏PMOS晶体管，第一基区掺杂区与若干第一源区以及半导体衬底构成若干并联的第一PNP型寄生三极管，第一基区掺杂区与若干第一漏区以及半导体衬底构成若干并联的第二PNP型寄生三极管，当电源端和输入输出接口端集聚了静电电荷时，静电电荷可以通过若干第一PNP型寄生三极管和第二PNP型寄生三极管释放到接地端，增加了静电释放的路径，提高静电释放的效率。

进一步，第一N型阱区的第二区域位于第一栅极向两端延伸的延伸方向上，所述第一基区掺杂区位于第二区域内，第一基区掺杂区沿第一源区和第一漏区分布方向上的长度等于第一源区和第一漏区的分布宽度，第一基区掺杂区的宽度为0.5～5微米，不仅使得第一基区掺杂区的布局面积较小，而且使得第一基区掺杂区与若干第一源区和第一漏区之间的距离相等，第一基区掺杂区与外部触发电压调整电路连接时，使得第一基区掺杂区对各个第一PNP型寄生三极管和第二PNP型寄生三极管的控制能力相同，提高了静电释放的均匀性和静电保护电路的稳定性。

进一步，RC耦合回路和反向器电路的构成的外部触发电压调整电路会拉低第一基区掺杂区的电位和拉升第二基区掺杂区的电位，使得静电保护结构中的寄生晶体管的触发导通不是静电电荷积聚后的被动触发，而是通过外部触发电压调整电路的主动控制寄生晶体管的导通，提高了静电保护结构释放静电的灵敏性。

附图说明

图1～图2为现有技术静电保护电路的结构示意图；

图3～4为本发明实施例静电保护结构的结构示意图；

图5为本发明实施例静电保护电路的结构示意图。

具体实施方式

现有的静电保护电路通过寄生NPN三极管17（参考图2）放电，其放电的路径只有一条，并且寄生NPN三极管导通放电时是被动触发，即要静电电荷在输入输出接口端15积累一定的静电电荷时，电流从漏区102经过阱区电阻18流向P型掺杂区105区，使得栅极103底部的P阱区与接地端16之间产生电势差，当电势差大于寄生NPN三极管17的阈值电压时，将输入输出接口端15积累的静电电荷释放，使得现有静电保护电路的静电释放的效率相对较低。

为解决上述问题，本发明提供了一种静电保护结构，第一N型阱区的第一区域具有的PMOS晶体管，第一N型阱区的第二区域内的具有第一基区掺杂区，第一基区掺杂区的掺杂类型为N型，PMOS的源区和栅极与电源端相连接，PMOS晶体管的漏区与输入输出接口端相连接，第一基区掺杂区与外部触发电压调整电路的输出端相连接；第一P型阱区的第三区域具有NMOS晶体管，第一P型阱区的第四区域内的具有第二基区掺杂区，所述第一基区掺杂区的掺杂类型为P型，NMOS晶体管的漏区与输入输出接口端相连接，NMOS晶体管的栅极和源区与接地端相连接，第二基区掺杂区与外部触发电压调整电路相连接。上述静电保护结构中，第一基区掺杂区与PMOS的源区以及半导体衬底构成第一PNP型寄生三极管，第一基区掺杂区与PMOS的漏区以及半导体衬底构成第二PNP型寄生三极管，第二基区掺杂区与NMOS晶体管的漏区以及NMOS晶体管的源区构成第一NPN型寄生三极管，因此当输入输出接口和/或电源端累积静电时，静电通过第一PNP型寄生三极管、第二PNP型寄生三极管或第一NPN型寄生三极管构成的静电释放通路释放到接地端，增加了静电释放的路径，提高了静电释放的效率。另外，第二基区掺杂区和第一基区掺杂区分别与外部触发电压调整电路相连接，从而通过外部触发电压调整电路控制第一PNP型寄生三极管、第二PNP型寄生三极管和第一NPN型寄生三极管的基区电位，使寄生三极管从被动触发导通变为电路控制导通，加强了对寄生三极管的控制能力，防止集聚的静电不能及时有效的释放。

下面将结合具体的实施例，对本发明的静电保护结构和静电保护电路做详细的介绍。图3为本发明实施例静电保护结构的俯视视角的结构示意图（图3中各端口和外部电路均未示出），图4为图3沿切割线AB方向的结构示意图，图5为本发明实施例静电保护电路的结构示意图。

结合参考图3和图4，所述静电保护结构，包括：

半导体衬底300，所述半导体衬底300内具有第一N型阱区301和第一P型阱区302，所述第一N型阱区301包括第一区域和第二区域，所述第一P型阱区302包括第三区域和第四区域；位于第一N型阱区301的第一区域内的PMOS晶体管，所述PMOS晶体管包括位于第一N型阱区301上的栅极和位于栅极两侧第一N型阱区301内的源区和漏区，PMOS晶体管的源区和栅极与电源端Vdd相连接，PMOS晶体管的漏区与输入输出接口端I/O相连接；位于第一N型阱区301的第二区域内的第一基区掺杂区308，第一基区掺杂区308的掺杂类型为N型，第一基区掺杂区308与外部触发电压调整电路315的第二输出端c端相连接，当电源端Vdd产生瞬时电势差时，所述外部触发电压调整电路315拉低第一基区掺杂区308的电位；位于第一P型阱区302的第三区域内的NMOS晶体管，所述NMOS晶体管包括位于第一P型阱区302上的栅极311和位于栅极311两侧第一P型阱区302内的源区和漏区，NMOS晶体管的漏区与输入输出接口端I/O相连接，NMOS晶体管的栅极和源区与接地端Vss相连接；位于第一P型阱区302的第四区域内的第二基区掺杂区314，所述第二基区掺杂区314的掺杂类型为P型，第二基区掺杂区314与外部触发电压调整电路315的第三输出端d端相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路315拉高第二基区掺杂区314的电位。

具体的，所述半导体衬底300为P型掺杂衬底，所述半导体衬底300的材料可以为单晶硅（Si）、单晶锗（Ge）、或硅锗（GeSi）、碳化硅（SiC）；也可以是绝缘体上硅（SOI），绝缘体上锗（GOI）；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。

第一N型阱区301和第一P型阱区302之间还具有相邻的第二N型阱区304和第二P型阱区303，第一N型阱区301、第二P型阱区303、第二N型阱区304和第一P型阱区302在半导体衬底内依次交替分布，所述第二P型阱区303内具有第二P型掺杂区309（参考图4），第二P型掺杂区309与接地端Vss相连接，所述第二P型掺杂区309作为PMOS晶体管区域静电释放的端口，第二N型阱区304内具有第二N型掺杂区317，第二N型掺杂区317与电源端Vdd相连接，使得第二P型阱区303、第二N型阱区304之间构成的PN结反偏，第二N型阱区304和第二P型阱区303可以防止第一N型阱区301内形成的PMOS晶体管和第一P型阱区302内形成的NMOS晶体管之间发生闩锁效应，从而提高静电保护结构的稳定性。图3中，所述第二P型阱区303、第二N型阱区304和第一P型阱区302位于第一N型阱区301的右边（x轴正方向），在本发明的其他实施例中，所述第二P型阱区303、第二N型阱区304和第一P型阱区302可以位于第一N型阱区301的左边（x轴负方向）、上边（y轴正方向）或下边（y轴负方向）。

第一N型阱区301包括第一区域和第二区域，第二区域与第一区域相邻，第一区域中具有PMOS晶体管，第二区域中具有第一基区掺杂区308，第一基区掺杂区308掺杂类型为N型，第一基区掺杂区308中掺杂离子为磷离子、砷离子或锑离子，第一基区掺杂区308的形成工艺可以与现有的形成NMOS晶体管的源漏区的工艺相兼容，无需进行额外的光刻和注入工艺，以节约制造成本。

所述第一N型阱区301内还具有第一N型掺杂区307，第一N型掺杂区307包围所述PMOS晶体管和第一基区掺杂区308（参考图3），第一N型掺杂区307与电源端Vdd相连接，第一N型掺杂区307连接Vdd时具有隔离和防止闩锁的作用。

所述PMOS晶体管可以为单个PMOS晶体管或者是由多个PMOS晶体管构成的共用源漏PMOS晶体管，本实施例中，所述PMOS晶体管为共用源漏PMOS晶体管，所述共用源漏PMOS晶体管包括位于第一N型阱区301的第一区域内交替间隔分布的若干第一源区305和第一漏区306，第一源区305和第一漏区306的掺杂类型为P型，以及位于相邻的第一源区305和第一漏区306之间的第一N型阱区301上的第一栅极304，若干第一栅极304和第一源区305与电源端Vdd相连接，若干第一漏区306与输入输出接口端I/O相连接，第一基区掺杂区308与若干第一源区305以及半导体衬底300构成若干并联的第一PNP型寄生三极管T1（参考图4，图中仅示出一个第一PNP型寄生三极管），其中，第一基区掺杂区308作为第一PNP型寄生三极管T1的基区，第一源区305作为第一PNP型寄生三极管T1的发射区，半导体衬底300作为第一PNP型寄生三极管T1的集电区；第一基区掺杂区308与若干第一漏区306以及半导体衬底300构成若干并联的第二PNP型寄生三极管T2（图4中仅示出一个第二PNP型寄生三极管），其中，第一基区掺杂区308作为第二PNP型寄生三极管T2的基区，第一漏区306作为第二PNP型寄生三极管T2的发射区，半导体衬底300作为第二PNP型寄生三极管T2的集电区。本发明实施例中，共用源漏PMOS晶体管的若干第一源区305和第一漏区306、第一基区掺杂区308与半导体衬底300之间可以形成若干第一PNP型寄生三极管T1和第二PNP型寄生三极管T2，当电源端Vdd和/或输入输出接口端I/O集聚了静电电荷时，静电电荷可以通过若干第一PNP型寄生三极管T1和第二PNP型寄生三极管T2，经过P型半导体衬底300、第二P型阱区303、第二P型掺杂区309释放到接地端Vss，增加了静电释放的路径，提高静电释放的效率。

本实施例中，第一N型阱区301的第二区域位于第一栅极304向两端延伸的延伸方向（y轴负方向）上（参考图3），所述第一基区掺杂区308位于第二区域内，第一基区掺杂区308沿第一源区305和第一漏区306分布方向上（x轴方向）的长度等于第一源区305和第一漏区306的分布宽度，第一基区掺杂区308的宽度为0.5～5微米，不仅使得第一基区掺杂区308的布局面积较小，而且使得第一基区掺杂区308与若干第一源区305和第一漏区306之间的距离相等，形成的第一PNP型寄生三极管T1和第二PNP型寄生三极管T2的电性参数（包括阈值电压等）比较接近，当第一基区掺杂区308与外部触发电压调整电路315连接第二输出端b端时，使得第一基区掺杂区308（作为第一PNP型寄生三极管T1和第二PNP型寄生三极管T2的基区）对各个第一PNP型寄生三极管T1和第二PNP型寄生三极管T2的控制能力相同，提高了静电释放的均匀性和静电保护电路的稳定性。在本发明的其他实施例中，第一区域和第二区域还可以是其他的排布方式，需要说明的是，第一区域和第二区域不能限制本发明的保护范围。

所述第一P型阱区302包括第三区域和第四区域，第三区域和第四区域相邻，第三区域中具有NMOS晶体管，第四区域中具有第二基区掺杂区314，第二基区掺杂区314的掺杂类型为P型，第二基区掺杂区314中掺杂离子为硼离子、镓离子或铟离子。

所述第一P型阱区内302还具有第一P型掺杂区310，第一P型掺杂区310包围所述NMOS晶体管和第二基区掺杂区314，第一P型掺杂区310与接地端Vss相连接，第一P型掺杂区310具有隔离和防止闩锁的作用。

所述NMOS晶体管可以为单个NMOS晶体管或者是由多个NMOS晶体管构成的共用源漏NMOS晶体管，本实施例中，所述NMOS晶体管为共用源漏NMOS晶体管，所述共用源漏NMOS晶体管包括位于第一P型阱区302的第三区域内交替间隔分布的若干第二源区312和第二漏区313，以及位于相邻的第二源区312和第二漏区313之间的第一P型阱区302上的第二栅极311，若干第二源区312和第二栅极311与接地端Vss相连接，若干第二漏区313与输入输出接口端I/O相连接，第二基区掺杂区314与若干第二源区312和若干第二漏区313构成若干第一NPN型寄生三极管T3，其中，第二基区掺杂区314作为第一NPN型寄生三极管T3的基区，第二源区312作为第一NPN型寄生三极管T3的发射区，第二漏区313作为第一NPN型寄生三极管T3的集电区。当输入输出接口端I/O集聚了静电电荷时，静电电荷可以通过若干第一NPN型寄生三极管T3，经过第一P型阱区302、第一P型掺杂区310释放到接地端，增加了静电释放的路径，提高静电释放的效率。

所述第四区域位于第二栅极311向两端延伸的延伸方向（y轴负方向）上（参考图3），所述第二基区掺杂区314位于第四区域内，第二基区掺杂区314沿第二源区312和第二漏区313分布方向（x轴方向）上的长度等于第二源区312和第二漏区313的分布宽度，第二基区掺杂区314的宽度为0.5～5微米，不仅使得第二基区掺杂区314的布局面积较小，而且使得第二基区掺杂区314与若干第二源区312和第二漏区313之间的距离相等，形成的若干第一NPN型寄生三极管T3电性参数（包括阈值电压等）接近，当第二基区掺杂区314与外部触发电压调整电路315第三输出端d端连接时，使得第二基区掺杂区314对各个第一NPN型寄生三极管T3（参考图4）的控制能力相同，提高了静电释放的均匀性和静电保护电路的稳定性。

请参考图4，所述外部触发电压调整电路315包括RC耦合回路和反向器电路，所述RC耦合回路包括串联的耦合电容C和耦合电阻R1，耦合电阻R1的另一端连接至电源端Vdd，耦合电容C的另一端连接至接地端Vss，RC耦合节点a连接至反向器电路，所述反向器电路包括串联的第一反相器Rv1、第二反相器Rv2和第三反相器Rv3，第一反相器Rv1的输入端与RC耦合节点a相连接，第一反相器Rv1的输出端与第二反相器Rv2的输入端相连接，第二反相器Rv2的输出端（或第二输出端c端）与第三反相器Rv3的输入端以及第一基区掺杂区308相连接，第三反相器Rv3的输出端（或第三输出端d端）与第二基区掺杂区314相连接，当电源端Vdd由于静电的积聚产生瞬时电势差（或者瞬时脉冲）时（或者输入输出接口端I/O积累的静电通过第一漏区306和第一N型掺杂区307构成的寄生二极管传导到电源端Vdd使电源端Vdd产生瞬时电势差时），RC耦合回路和反向器电路的构成的外部触发电压调整电路315会拉低第一基区掺杂区308的电位，触发第一PNP型寄生三极管T1和第二PNP型寄生三极管T2导通，使得电源端Vdd和输入输出接口端I/O集聚的静电电荷经过若干第一PNP型寄生三极管T1、若干第二PNP型寄生三极管T2、P型半导体衬底300、第二P型阱区303、第二P型掺杂区309释放到接地端，同时，外部触发电压调整电路315会拉升第二基区掺杂区314的电位，触发第一NPN型寄生三极管T3导通，使得输入输出接口端I/O集聚的静电电荷，经过通过若干第一NPN型寄生三极管T3，第一P型阱区302、第一P型掺杂区310释放到接地端。因此，本发明实施例的静电保护结构中的寄生晶体管的触发导通不是静电电荷积聚后的被动触发，而是通过外部触发电压调整电路315的主动控制寄生晶体管的导通，提高了静电保护结构释放静电的灵敏性，另外本发明实施例的静电保护结构可以通过若干第一PNP型寄生三极管T1、第二PNP型寄生三极管T2和第一NPN型寄生三极管T3构成的放电路径同时放电，增加了放电的通路，提高了静电释放的效率。

所述第一反相器Rv1、第二反相器Rv2和第三反相器Rv3为CMOS反相器或TTL反相器，本实施例中，所述第一反相器Rv1、第二反相器Rv2和第三反相器Rv3为CMOS反相器。

所述静电保护结构还包括开关NMOS晶体管N2，开关NMOS晶体管N2的漏极与电源端Vdd相连接，开关NMOS晶体管N2的源极与接地端Vss相连接，开关NMOS晶体管N2的栅极与第一反相器Rv1的第一输出端b端相连接，开关NMOS晶体管N2增加了一条从电源端Vdd向接地端Vss放电的路径。

上述静电保护结构构成的静电保护电路请参看图5，包括：PMOS晶体管P1，PMOS晶体管P1的源区和栅极与电源端Vdd相连接，PMOS晶体管P1的漏区与输入输出接口端I/O相连接;NMOS晶体管N1,NMOS晶体管N1的漏区与输入输出接口端I/O相连接，NMOS晶体管N1的栅极和源区与接地端Vss相连接;第一PNP型寄生三极管T1（或者若干并联的第一PNP型寄生三极管）,第一PNP型寄生三极管T1的基区通过第二寄生电阻R2与电源端Vdd相连接，第一PNP型寄生三极管T1的发射区与电源端Vdd相连接，第一PNP型寄生三极管T1的集电区通过第四寄生电阻R4与接地端Vss连接；第二PNP型寄生三极管T2（或者若干并联的第二PNP型寄生三极管），第二PNP型寄生三极管T2的发射区与输入输出接口端I/O相连接，第二PNP型寄生三极管T2的集电区通过第三寄生电阻R3+4与接地端Vss连接；第一NPN型寄生三极管T3（或者若干并联的第一NPN型寄生三极管），第一NPN型寄生三极管T3的基区通过第五寄生电阻R5与接地端Vss连接，第一NPN型寄生三极管T3的发射区与接地端Vss连接，第一NPN型寄生三极管T3的集电区与输入输出接口端I/O相连接；还包括：外部触发电压调整电路，所述外部触发电压调整电路包括RC耦合回路和反向器电路，所述RC耦合回路包括串联的耦合电容C和耦合电阻R1，耦合电阻R1的另一端连接至电源端Vdd，耦合电容C的另一端连接至接地端Vss，RC耦合节点a连接至反向器电路，所述反向器电路包括串联的第一反相器Rv1、第二反相器Rv2和第三反相器Rv3，第一反相器Rv1的输入端与RC耦合节点a相连接，第一反相器Rv1的输出端（或第一输出端b端）与第二反相器Rv2的输入端相连接，第二反相器Rv2的输出端（或第二输出端c端）与第三反相器Rv3的输入端、第一PNP型寄生三极管T1的基区以及第二PNP型寄生三极管T2的基区相连接，第三反相器Rv3的输出端（或第三输出端d端）第一NPN型寄生三极管T3基区相连接；还包括开关NMOS晶体管N2，开关NMOS晶体管N2的漏极与电源端Vdd相连接，开关NMOS晶体管N2的源极与接地端Vss相连接，开关NMOS晶体管N2的栅极与第一反相器Rv1的输出端相连接。

上述电路的工作原理为：当电源端Vdd由于静电的积聚产生瞬时电势差时（或者输入输出接口端I/O积累的静电通过第一漏区306和第一N型掺杂区307构成的寄生二极管传导到电源端Vdd使电源端Vdd产生瞬时电势差），RC回路的耦合作用拉低a点的电位，使得a点为低电平，经过第一反相器Rv1反相，b点（或第一输出端）为高电平，开关NMOS晶体管N2导通，电源端Vdd通过开关NMOS晶体管N2向接地端Vss释放静电；b点高电平经过第二反相器Rv2的反相后，c点（第二输出端）变为低电平，第一PNP型寄生三极管T1和第二PNP型寄生三极管T2导通，电源端Vdd通过第一PNP型寄生三极管T1向接地端Vss释放静电，输入输出接口端I/O通过第二PNP型寄生三极管T2向接地端Vss释放静电；c点变为低电平经过第三反相器Rv2反相后，d点（第三输出端）变为高电平，第一NPN型寄生三极管T3导通，输入输出接口端I/O通过第一NPN型寄生三极管T3向接地端Vss释放静电。

综上，本发明实施例的静电保护结构，第一基区掺杂区与PMOS的源区以及半导体衬底构成第一PNP型寄生三极管，第一基区掺杂区与PMOS的漏区以及半导体衬底构成第二PNP型寄生三极管，第二基区掺杂区与NMOS晶体管的漏区以及NMOS晶体管的源区构成第一NPN型寄生三极管，因此当输入输出接口和/或电源端累积静电时，静电通过第一PNP型寄生三极管、第二PNP型寄生三极管和第一NPN型寄生三极管释放到接地端，增加了静电释放的路径，提高了静电释放的效率，另外，第二基区掺杂区和第一基区掺杂区分别与外部触发电压调整电路相连接，从而通过外部触发电压调整电路控制第一PNP型寄生三极管、第二PNP型寄生三极管和第一NPN型寄生三极管的基区电位，使寄生三极管从被动触发导通变为电路控制导通，加强了对寄生三极管的控制能力。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (18)

1.一种静电保护结构，其特征在于，包括：

半导体衬底，所述半导体衬底内具有第一N型阱区和第一P型阱区，所述第一N型阱区包括第一区域和第二区域，所述第一P型阱区包括第三区域和第四区域；

位于第一N型阱区的第一区域内的PMOS晶体管，所述PMOS晶体管包括位于第一N型阱区上的栅极和位于栅极两侧第一N型阱区内的源/漏区，PMOS晶体管的源区和栅极与电源端相连接，PMOS晶体管的漏区与输入输出接口端相连接；

位于第一N型阱区的第二区域内的第一基区掺杂区，第一基区掺杂区的掺杂类型为N型，第一基区掺杂区与外部触发电压调整电路相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉低第一基区掺杂区的电位；

位于第一P型阱区的第三区域内的NMOS晶体管，所述NMOS晶体管包括位于第一P型阱区上的栅极和位于栅极两侧第一P型阱区内的源/漏区，NMOS晶体管的漏区与输入输出接口端相连接，NMOS晶体管的栅极和源区与接地端相连接；

位于第一P型阱区的第四区域内的第二基区掺杂区，所述第二基区掺杂区的掺杂类型为P型，第二基区掺杂区与外部触发电压调整电路相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉高第二基区掺杂区的电位。

2.如权利要求1所述的静电保护结构，其特征在于，第一基区掺杂区与PMOS的源区以及半导体衬底构成第一PNP型寄生三极管，第一基区掺杂区与PMOS的漏区以及半导体衬底构成第二PNP型寄生三极管；第二基区掺杂区与NMOS晶体管的漏区以及NMOS晶体管的源区构成第一NPN型寄生三极管。

3.如权利要求1所述的静电保护结构，其特征在于，所述外部触发电压调整电路包括RC耦合回路和反向器电路，所述RC耦合回路包括串联的耦合电容和耦合电阻，耦合电阻的另一端连接至电源端，耦合电容的另一端连接至接地端，RC耦合节点连接至反向器电路，所述反向器电路包括串联的第一反相器、第二反相器和第三反相器，第一反相器的输入端与RC耦合节点相连接，第一反相器的输出端与第二反相器的输入端相连接，第二反相器的输出端与第三反相器的输入端以及第一基区掺杂区相连接，第三反相器的输出端与第二基区掺杂区相连接。

4.如权利要求3所述的静电保护结构，其特征在于，所述第一反相器、第二反相器和第三反相器为CMOS反相器或TTL反相器。

5.如权利要求3所述的静电保护结构，其特征在于，所述静电保护结构还包括开关NMOS晶体管，开关NMOS晶体管的漏极与电源端相连接，开关NMOS晶体管的源极与接地端相连接，开关NMOS晶体管的栅极与第一反相器的输出端相连接。

6.如权利要求1所述的静电保护结构，其特征在于，所述第一N型阱区内还具有第一N型掺杂区，第一N型掺杂区包围所述PMOS晶体管和第一基区掺杂区，第一N型掺杂区与电源端相连接。

7.如权利要求1所述的静电保护结构，其特征在于，所述第一P型阱区内还具有第一P型掺杂区，第一P型掺杂区包围所述NMOS晶体管和第二基区掺杂区，第一P型掺杂区与接地端相连接。

8.如权利要求1所述的静电保护结构，其特征在于，所述PMOS晶体管为共用源漏PMOS晶体管，所述共用源漏PMOS晶体管包括位于第一N型阱区内交替间隔分布的若干第一源区和第一漏区，以及位于相邻的第一源区和第一漏区之间的第一N型阱区上的第一栅极，所述若干第一栅极和第一源区与电源端相连接，所述若干第一漏区与输入输出接口端相连接，所述第一基区掺杂区与若干第一源区以及半导体衬底构成若干并联的第一PNP型寄生三极管，所述第一基区掺杂区与若干第一漏区以及半导体衬底构成若干并联的第二PNP型寄生三极管。

9.如权利要求8所述的静电保护结构，其特征在于，所述第二区域位于第一栅极向两端延伸的延伸方向上，所述第一基区掺杂区位于第二区域内，第一基区掺杂区沿第一源区和第一漏区分布方向上的长度等于第一源区和第一漏区的分布宽度，第一基区掺杂区的宽度为0.5～5微米。

10.如权利要求9所述的静电保护结构，其特征在于，第一基区掺杂区中掺杂离子为磷离子、砷离子或锑离子。

11.如权利要求1所述的静电保护结构，其特征在于，所述NMOS晶体管为共用源漏NMOS晶体管，所述共用源漏NMOS晶体管包括位于第一P型阱区内交替间隔分布的若干第二源区和第二漏区，以及位于相邻的第二源区和第二漏区之间的第一P型阱区上的第二栅极，若干第二源区和第二栅极与接地端相连接，若干第二漏区与输入输出接口端相连接，第二基区掺杂区与若干第二源区和若干第二漏区构成若干第一NPN型寄生三极管。

12.如权利要求11所述的静电保护结构，其特征在于，所述第四区域位于第二栅极向两端延伸的延伸方向上，所述第二基区掺杂区位于第四区域内，第二基区掺杂区沿第二源区和第二漏区分布方向上的长度等于第二源区和第二漏区的分布宽度，第二基区掺杂区的宽度为0.5～5微米。

13.如权利要求12所述的静电保护结构，其特征在于，第二基区掺杂区的掺杂离子为硼离子、镓离子或铟离子。

14.如权利要求1所述的静电保护结构，其特征在于，所述半导体衬底内还具有第二N型阱区和第二P型阱区，第二N型阱区和第二P型阱区位于第一N型阱区和第一P型阱区之间，第一N型阱区、第二P型阱区、第二N型阱区和第一P型阱区在半导体衬底内依次交替分布。

15.如权利要求14所述的静电保护结构，其特征在于，所述第二P型阱区内具有第二P型掺杂区，第二P型掺杂区与接地端相连接。

16.一种静电保护电路，其特征在于，包括：PMOS晶体管，PMOS晶体管的源区和栅极与电源端相连接，PMOS晶体管的漏区与输入输出接口端相连接；NMOS晶体管,NMOS晶体管的漏区与输入输出接口端相连接，NMOS晶体管的栅极和源区与接地端相连接；第一PNP型寄生三极管，第一PNP型寄生三极管的发射区与电源端相连接，第一PNP型寄生三极管的集电区与接地端相连接，第一PNP型寄生三极管的基区与外部触发电压调整电路相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉低第一PNP型寄生三极管基区的电位；第二PNP型寄生三极管，第二PNP型寄生三极管的发射区与输入输出接口端相连接，第二PNP型寄生三极管的集电区与接地端相连接，第二PNP型寄生三极管的基区与外部触发电压调整电路相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉低第二PNP型寄生三极管基区的电位；第一NPN型寄生三极管，第一NPN型寄生三极管的发射区与接地端连接，第一NPN型寄生三极管的集电区与输入输出接口端相连接，第一NPN型寄生三极管的基区与外部触发电压调整电路相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉高第一NPN型寄生三极管基区的电位。

17.如权利要求16所述的静电保护电路，其特征在于，所述外部触发电压调整电路包括RC耦合回路和反向器电路，所述RC耦合回路包括串联的耦合电容和耦合电阻，耦合电阻的另一端连接至电源端，耦合电容的另一端连接至接地端，RC耦合节点连接至反向器电路，所述反向器电路包括串联的第一反相器、第二反相器和第三反相器，第一反相器的输入端与RC耦合节点相连接，第一反相器的输出端与第二反相器的输入端相连接，第二反相器的输出端与第三反相器的输入端、第一PNP型寄生三极管的基区以及第二PNP型寄生三极管的基区相连接，第三反相器的输出端与第一NPN型寄生三极管的基区相连接。

18.如权利要求16所述的静电保护电路，其特征在于，所述第一PNP型寄生三极管为若干并联的第一PNP型寄生三极管，所述第二PNP型寄生三极管为若干并联的第二PNP型寄生三极管，第一NPN型寄生三极管为若干并联的第一NPN型寄生三极管。